DE102016203154B4 - Verfahren zum Bilden einer Halbleitervorrichtungsstruktur - Google Patents

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Abstract

Verfahren zum Bilden einer Halbleitervorrichtungsstruktur, umfassend: ein Bereitstellen eines ersten aktiven Gebiets (SOI-A) und eines zweiten aktiven Gebiets (BULK-A) in einem oberseitigen Oberflächenabschnitt eines Substrats (200), wobei das erste und zweite aktive Gebiet (SOI-A, BULK-A) durch wenigstens eine Isolationsstruktur seitlich beabstandet sind; ein Bilden einer ersten Gatestruktur (210A) mit einem ersten Gatedielektrikum (212A) und einem ersten Gateelektrodenmaterial (214A) über dem ersten aktiven Gebiet (SOI-A) und einer zweiten Gatestruktur (220A) mit einem zweiten Gatedielektrikum (222A) und einem zweiten Gateelektrodenmaterial (224A) über dem zweiten aktiven Gebiet (BULK-A), wobei eine Dicke des zweiten Gatedielektrikums (222A) größer ist als eine Dicke des ersten Gatedielektrikums (212A); ein Abscheiden einer ersten Seitenwandabstandshaltermaterialschicht (232A) über den ersten und zweiten Gatestrukturen (210A, 220A); ein Bilden einer ersten Maske (M4A) über dem zweiten aktiven Gebiet (BULK-A), wobei das erste aktive Gebiet (SOI-A) für die weitere Bearbeitung freiliegt; ein anisotropes Ätzen des ersten Seitenwandabstandshaltermaterials (232A), wobei ein erster Seitenwandabstandshalter (231A) auf der ersten Gatestruktur (210A) gebildet wird und oberseitige Oberflächenbereiche in dem ersten aktiven Gebiet (SOI-A) in Ausrichtung zur ersten Maske (M4A) und dem ersten Seitenwandabstandshalter (231A) freiliegen; ein epitaktisches Aufwachsen von erhöhten Source/Drainbereichen (234A) in den freiliegenden oberseitigen Oberflächenbereichen; ein Entfernen der ersten Maske (M4A); ein Bilden einer ersten Abstandshalterstruktur (SP2-A) über der zweiten Gatestruktur (220A); ein Bilden einer zweiten Maske (M7A) über dem ersten aktiven Gebiet (SOI-A), wobei das zweite aktive Gebiet (BULK-A) der weiteren Bearbeitung ausgesetzt ist; ein Durchführen eines Implantationsprozesses (245A) zum Erhöhen eines Dotierstoffniveaus in dem zweiten aktiven Gebiet (BULK-A) in Ausrichtung zur zweiten Gatestruktur (220A) und ersten Abstandshalterstruktur (Sp2-A); ein Entfernen der zweiten Maske (M7A); und ein Austauschen der ersten Abstandshalterstruktur (Sp2-A) durch eine zweite Abstandshalterstruktur (260A) auf der zweiten Gatestruktur (220A), ...

Description

  • HINTERGRUND DER ERFINDUNG
  • 1. GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft im Allgemeinen ein Verfahren zum Bilden von Halbleitervorrichtungsstrukturen und insbesondere die Herstellung von Halbleitervorrichtungsstrukturen für I/O-Anwendungen mit hohen Spannungen.
  • 2. BESCHREIBUNG DES STANDS DER TECHNIK
  • Bemühungen, mehr und mehr Halbleitervorrichtungen auf einen Halbleiterchip zu integrieren und, alternativ, den Leistungsverlust von integrierten Schaltungen zu optimieren, führten zur Herstellung von integrierten Schaltungen mit Schaltungselementen mit kritischen Dimensionen, die in den tiefen Submikrometerbereich reichen, gegenwärtig 22 nm und darunter. Die Verkleinerung von Schaltungselementen, wie z. B. Transistorelemente, etwa MOSFET-Vorrichtungen, zu fortgeschrittenen Skalen führte auf Bedingungen und Problemen, die es zu bewältigen gilt, wie z. B. Kurzkanaleffekte, Tunnelleckströme, Durchbruch des Dielektrikums usw. Die Skalierung von MOSFET-Vorrichtungen begrenzt die mögliche Dicke eines Gatedielektrikums durch eine Obergrenze, an der z. B. eine zuverlässige Steuerung eines Kanalgebiets unterhalb einer Gateelektrode noch aufrecht erhalten wird. Mit abnehmender MOSFET-Größe nimmt die Dicke von Siliziumdioxid, das als Gatedielektrikum verwendet wird, zur Erhöhung der Gatekapazität, und dadurch des Betriebsstroms, ab, wobei z. B. die Leitfähigkeit des Kanalgebiets durch das Gatedielektrikum moduliert wird, das ein ausreichend hohes elektrisches Feld, normalerweise in einem Bereich von 1 MV/cm bis 5 MV/cm, entlang des Kanals aufrecht erhält. Die Skalierung der Dicke eines Gatedielektrikums zu kleineren Dickenwerten legt Bedingungen an die für das elektrische Feld zugelassene Größe fest, die durch einen Wert begrenzt werden, an dem ein elektrischer Durchbruch (insbesondere eine starke Verringerung des Widerstands) des Gatedielektrikums auftritt. Zwar hängt die zulässige Spannung, die an eine Gateelektrode angelegt wird, von der Dicke eines Gatedielektrikums ab, welches Kanal und Gate voneinander trennt, doch legen Spannungswerte, die in bestimmten Anwendungen auftreten, auch Bedingungen an die Dicke des Gatedielektrikums fest.
  • Herkömmliche Transistorvorrichtungen werden hinsichtlich der Dicke des Gatedielektrikums wie folgt unterschieden: Vorrichtungen mit einem dünnen Gatedielektrikum (z. B. eine Dicke bis zu ungefähr 2 nm, wie z. B. mit einer Dicke von ungefähr 1 nm), werden als „SG-Vorrichtungen” bezeichnet, Vorrichtungen mit einem normalen Gatedielektrikum (z. B. eine Dicke in einem Bereich von ungefähr 2 nm bis ungefähr 5 nm, wie z. B. mit einer Dicke von ungefähr 3,5 nm) werden als „EG-Vorrichtungen” bezeichnet und Vorrichtungen mit einem Gatedielektrikum mit relativ großer Dicke (z. B. eine Dicke in einem Bereich von mindestens 5 nm, wie z. B. eine Dicke von ungefähr 6,6 nm) werden als „ZG-Vorrichtungen” bezeichnet. Die zulässigen Spannungswerte, bei denen diese Vorrichtungen betrieben werden können, sind wie folgt: SG-Vorrichtungen können zwischen 0,6 bis 1,2 V betrieben werden, EG-Vorrichtungen können im Bereich von 1,2 bis 1,8 V betrieben werden und ZG-Vorrichtungen können bei über 1,8 V betrieben werden, gemeinhin bei 2,5 V und 3,5 V.
  • SG-Vorrichtungen, EG-Vorrichtungen und ZG-Vorrichtungen werden z. B. in I/O-Anwendungen als I/O-Vorrichtungen eingesetzt, die die I/O-Spannung an I/O-Schnittstellen steuern. Neueste DDR-SDRAM-Vorrichtungen arbeiten z. B. bei einer Spannung von 2,5 V gegenüber 3,3 V für SDRAM und demzufolge verringert DDR-SDRAM den Energieverbrauch gegenüber SDRAM in beträchtlichem Maße. In weiteren gegenwärtigen Abänderungen von DDR-SDRAM wird die Betriebsspannung von 2,5/2,6 V für DDR-SDRAM auf 1,8 V für DDR2, auf 1,5 V für DDR3 und sogar auf 1,05/1,2 V für DDR4 verringert. Dementsprechend wurde für DDR eine größere Energieeffizienz erreicht, was z. B. als Speicher in mobilen Vorrichtungen eingesetzt wird.
  • Hinsichtlich der obigen Diskussion ist z. B. klar, dass neuere Vorrichtungen nicht unbedingt mit Legacy-Systemen kompatibel sind, da in Legacy-Systemen höhere Betriebsspannungen verwendet werden.
  • Dokument US 2014/0 183 642 A1 zeigt einen Prozess, in dem Abstandshalter mit unterschiedlichen Dicken auf einem Substrat neben zwei Gatestrukturen mit unterschiedlich dicken Gatedielektrika gebildet werden, um epitaktisch gewachsene Strukturen neben den zwei Abstandshaltern in der Längsrichtung des Gatekanals mit unterschiedlichem Abstand zu bilden.
  • Aus Dokument US 2014/0 077 310 A1 ist ein Herstellungsverfahren für eine Halbleitervorrichtung bekannt, wobei durch Kombinieren von anisotropem Trockenätzen und isotropem Nassätzen oder isotropem Trockenätzen drei Arten von Seitenwänden mit unterschiedlichen Seitenwandlängen gebildet werden.
  • In Dokument US 2012/0 086 077 A1 ist eine FET-Struktur auf einem Halbleitersubstrat gezeigt, wobei auf dem Halbleitersubstrate Vertiefungen für Source und Drain gebildet werden und Halo-Implantationsgebiete durch den Boden der Vertiefungen für Source und Drain unterhalb des Gatestapels gebildet werden. Die Vertiefungen werden mit einem dotierten Epitaxiematerial aufgefüllt.
  • Dokument US 2005/0 112 817 A1 zeigt ein Verfahren mit einem Bilden einer ersten Halbleitervorrichtung in einem Substrat, die erste Halbleitervorrichtung umfassend eine Gatestruktur, einem Bilden eines Abstandshalters mit einer ersten Dicke an Seitenwänden der Gatestruktur und eine Bilden von erhöhten Source- und Draingebieten seitlich an der Gatestruktur. Weiterhin wird eine zweite Halbleitervorrichtung in dem Substrat gebildet, wobei die zweite Halbleitervorrichtung von der ersten Halbleitervorrichtung elektrisch isoliert ist. Die zweite Halbleitervorrichtung umfasst eine Gatestruktur, einen Abstandshalter auf Seitenwänden der Gatestruktur, wobei der Abstandshalter eine zweite Dicke aufweist, die kleiner ist als die erste Dicke, und ausgenommene Source- und Draingebiete seitlich an der Gatestruktur.
  • In Dokument EP 1 531 496 A2 ist eine Halbleitervorrichtung mit ersten und zweiten Transistorvorrichtungen gezeigt. Die erste Vorrichtung umfasst einen ersten Substratbereich, eine erste Gateelektrode und ein erstes Gatedielektrikum. Das erste Gatedielektrikum ist zwischen dem ersten Substratbereich und der ersten Gateelektrode angeordnet. Die zweite Vorrichtung umfasst einen zweiten Substratbereich, eine zweite Gateelektrode und ein zweites Gatedielektrikum. Das zweite Gatedielektrikum ist zwischen dem zweiten Substratbereich und der zweiten Gateelektrode angeordnet. Das erste Gatedielektrikum umfasst eine erste Schicht mit einer Dielektrizitätskonstante von 8 oder mehr. Entsprechend umfasst das zweite Gatedielektrikum eine zweite Schicht mit einer Dielektrizitätskonstante von 8 oder mehr. Die zweite Schicht weist eine Materialzusammensetzung auf, die sich von der ersten Schicht unterscheidet.
  • Angesichts des vorher gesagten ist es erwünscht, eine Halbleitervorrichtungsstruktur herzustellen, die mit verschiedenen Systemen kompatibel ist und/oder die als eine Schnittstelle zwischen fortschrittlichen Computersystemen und Legacy-Systemen verwendet werden kann. Weiterhin ist es erwünscht, Halbleitervorrichtungsstrukturen mit kointegrierten Vorrichtungen herzustellen, die unterschiedliche Betriebsspannungen unterstützen.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • In einem Aspekt der vorliegenden Erfindung wird ein Verfahren zum Bilden einer Halbleitervorrichtungsstruktur bereitgestellt. Gemäß einigen anschaulichen Ausführungsformen hierin umfasst das Verfahren: ein Bereitstellen eines aktiven Gebiets und eines zweiten aktiven Gebiets in einem oberseitigen Oberflächenabschnitt eines Substrats, wobei die ersten und zweiten aktiven Gebiete durch wenigstens eine Isolationsstruktur seitlich voneinander beabstandet sind, ein Bilden einer ersten Gatestruktur mit einem ersten Gatedielektrikum und einem ersten Gateelektrodenmaterial über dem ersten aktiven Gebiet und einer zweiten Gatestruktur mit einem zweiten Gatedielektrikum und einem zweiten Gateelektrodenmaterial über dem zweiten aktiven Gebiet, wobei eine Dicke des zweiten Gatedielektrikums größer ist als eine Dicke des ersten Gatedielektrikums, und ein Abscheiden eines ersten Seitenwandabstandshaltermaterials über den ersten und zweiten Gatestrukturen, ein Bilden einer ersten Maske über dem zweiten aktiven Gebiet, wobei das erste aktive Gebiet der weiteren Bearbeitung ausgesetzt ist, ein anisotropes Ätzen des ersten Seitenwandabstandshaltermaterials, wobei ein erster Seitenwandabstandshalter an der ersten Gatestruktur gebildet wird und oberseitige Oberflächenbereiche in den ersten aktiven Gebieten in Ausrichtung zu der ersten Maske und dem ersten Seitenwandabstandshalter freigelegt sind, ein epitaktisches Wachsen von erhöhten Source/Draingebieten in den freiliegenden oberseitigen Oberflächenbereichen, ein Entfernen der ersten Maske, ein Bilden einer ersten Abstandshalterstruktur an der zweiten Gatestruktur, ein Bilden einer zweiten Maske über dem ersten aktiven Gebiet, wobei das zweite aktive Gebiet der weiteren Bearbeitung ausgesetzt ist, ein Durchführen eines Implantationsprozesses zum Erhöhen eines Dotierstoffniveaus in dem zweiten aktiven Gebiet in Ausrichtung zur zweiten Gatestruktur und der ersten Abstandshalterstruktur, ein Entfernen der zweiten Maske und ein Austauschen der ersten Abstandshalterstruktur durch eine zweite Abstandshalterstruktur an der zweiten Gatestruktur. Hierbei umfasst die zweite Gatestruktur ferner eine Gatekappe, die entfernt wird, nachdem der Implantationsprozess beendet wurde.
  • KURZE BESCHREIBUNG DER FIGUREN
  • Die Erfindung kann mit Bezug auf die folgende Beschreibung zusammen mit den beiliegenden Figuren verstanden werden, in denen:
  • 1a bis 1x in Querschnittansichten einen Fertigungsprozess zum Bilden einer Halbleitervorrichtungsstruktur gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung schematisch zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Erfindung wird nun mit Bezug auf die beiliegenden Figuren beschrieben. Verschiedene Strukturen, System und Vorrichtungen sind in den Figuren zu Erläuterungszwecken lediglich schematisch dargestellt und die vorliegende Beschreibung soll nicht mit bekannten Details überfrachtet werden. Die beigefügten Figuren sind jedoch beigefügt, um anschauliche Beispiele der vorliegenden Erfindung zu beschreiben und zu erläutern. Der Ausdruck „A über B” ist nicht darauf beschränkt ist, dass A direkt auf B angeordnet ist, insbesondere A und B physikalisch in Kontakt sind.
  • Die vorliegende Erfindung zeigt gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung die Herstellung von Halbleitervorrichtungsstrukturen, wie z. B. einer Mehrzahl von MOSFET- oder MOS-Vorrichtungen, die auf einem Chip integriert sind. Obgleich der Ausdruck „MOS-Vorrichtung” verwendet wird, ist hinsichtlich der Bezugnahme auf MOS-Vorrichtungen zu verstehen, dass keine Beschränkung auf ein Metall-aufweisendes Gatematerial und/oder ein Oxid-aufweisendes Gatedielektrikumsmaterial beabsichtigt ist. Entsprechend kann eine Halbleitervorrichtungsstruktur als wenigstens zwei MOS-Vorrichtungen von einem p-Typ und/oder einem n-Typ umfassend verstanden werden.
  • Halbleitervorrichtungen der vorliegenden Erfindung können Vorrichtungen betreffen, die unter Verwendung fortschrittlicher Technologien gefertigt werden, insbesondere können die Halbleitervorrichtungen mittels Techniken gefertigt werden, die angewendet werden, um Technologieknoten kleiner als 100 nm, beispielsweise kleiner als 50 nm oder kleiner als 35 nm, wie z. B. 22 nm oder weniger, zu erreichen. Nach einer vollständigen Lektüre der vorliegenden Erfindung wird der Fachmann anerkennen, dass gemäß der vorliegenden Erfindung Ground Rules kleiner oder gleich 45 nm, beispielsweise 22 nm oder weniger, angewendet werden können. Die vorliegende Erfindung schlägt Halbleitervorrichtungen vor, die Strukturen minimaler Längendimensionen und/oder Breitendimensionen aufweisen können, die kleiner sind als 100 nm, beispielsweise kleiner als 50 nm oder kleiner als 35 nm oder kleiner als 22 nm. Die vorliegende Erfindung kann z. B. Halbleitervorrichtungen bereitstellen, die unter Verwendung von 45 nm Technologien oder darunter, z. B. 22 nm oder sogar weiter darunter, gefertigt werden können.
  • Die hierin offenbarten Halbleitervorrichtungen können als P-Kanal-MOS-Transistoren oder PMOS-Transistoren und N-Kanal-Transistoren oder NMOS-Transistoren gefertigt sein, beide Typen von Transistoren können mit oder ohne beweglichkeitsverbessernden Spannungsmerkmalen oder verspannungsinduzierenden Merkmalen hergestellt werden. Ein Entwickler von Schaltungen kann verschiedene Typen, unter Verwendung von PMOS- und NMOS-Vorrichtungen, verspannt und unverspannt, mischen und abgleichen, um einen Vorteil aus den besten Eigenschaften von jeden Vorrichtungstyp zu erreichen, wie sie am besten zu der entwickelnden Halbleitervorrichtung passen.
  • Desweiteren können Halbleitervorrichtungen, die hierin offenbart sind, als Bulk-Vorrichtungen und/oder SOI(Silizium-auf-Isolator)-Vorrichtungen ausgebildet sein. Der Ausdruck SOI soll nicht auf Silizium-auf-Isolator-Vorrichtungen beschränkt sein, sondern hierin offenbarte SOI-Vorrichtungen weisen im Gegenteil allgemein eine aktive Halbleiterschicht auf, die auf einer vergrabenen isolierenden Materialschicht angeordnet ist, die wiederum auf einem Basissubstratmaterial angeordnet ist. Gemäß einigen anschaulichen Ausführungsformen hierin kann die aktive Halbleiterschicht Silizium oder Germanium oder Silizium-Germanium und dergleichen umfassen. Die vergrabene isolierende Materialschicht kann ein isolierendes Material, z. B. Siliziumoxid oder Siliziumnitrid, umfassen. Das Basissubstratmaterial kann ein Basismaterial sein, welches als ein Substrat verwendet werden kann, wie im Stand der Technik bekannt ist, z. B. Silizium und dergleichen.
  • Gemäß hierin offenbarten anschaulichen Ausführungsformen, die FDSOI-Substrate verwenden, kann die aktive Halbleiterschicht eine Dicke von ungefähr 20 nm oder weniger aufweisen, während die vergrabene isolierende Materialschicht eine Dicke von ungefähr 145 nm aufweist oder, gemäß fortgeschrittener Techniken, kann die vergrabene isolierende Materialschicht eine Dicke in einem Bereich von 10 bis 30 nm aufweisen. In einigen speziellen anschaulichen Ausführungsformen der vorliegenden Erfindung kann die aktive Halbleiterschicht eine Dicke von ungefähr 3 bis 10 nm aufweisen.
  • Bezüglich einer Orientierung von Kristallebenen des Basissubstratmaterials, ähnlich dem einer gewöhnlichen Siliziumvorrichtung, kann ein SOI-Substrat mit einer Oberfläche verwendet werden, die eine (100)-Fläche aufweist. Zur Verbesserung des Leistungsvermögens einer PMOS-Halbleitervorrichtung kann jedoch eine Oberfläche der PMOS-Halbleitervorrichtung gemäß einer (110)-Fläche verwendet werden. Alternativ kann ein Substrat mit einer Hybridebenenorientierung verwendet werden, dessen Oberfläche eine Mischung aus einer (100)-Fläche und einer (110)-Fläche aufweist. In alternativen Ausführungsformen kann das Basissubstratmaterial bei N-Anreicherungsvorrichtungen und/oder N-Inversionsvorrichtungen vom n-Typ sein (ansonsten von einem p-Typ für P-Anreicherung- und/oder P-Inversion).
  • Der in der Beschreibung verwendete Ausdruck „Halbleitervorrichtungsstruktur” bezieht sich wenigstens auf eine erste Halbleitervorrichtung mit einer ersten Gatestruktur, die über einem ersten aktiven Gebiet eines Substrats gebildet ist, und eine zweite Halbleitervorrichtung, die eine zweite Gatestruktur umfasst, die über einem zweiten aktiven Gebiet des Substrats gebildet ist. Desweiteren kann eine Halbleitervorrichtungsstruktur wenigstens zwei benachbarte Halbleitervorrichtungen umfassen oder alternativ können wenigstens zwei Halbleitervorrichtungen einer Halbleitervorrichtungsstruktur durch wenigstens eine Isolationsstruktur seitlich beabstandet sein, wie z. B. eine Flachgrabenisolation und dergleichen, die in dem Substrat gebildet ist.
  • Gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung kann wenigstens eine der Halbleitervorrichtungen einer Halbleitervorrichtungsstruktur, die unten beschrieben ist, durch eine SG-Vorrichtung oder eine EG-Vorrichtung oder eine ZG-Vorrichtung gebildet werden und es kann wenigstens eine weitere Halbleitervorrichtung umfassend eine SG-Vorrichtung oder eine EG-Vorrichtung oder eine ZG-Vorrichtung gebildet werden. Gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung kann z. B. eine Halbleitervorrichtungsstruktur wenigstens eine SG-Vorrichtung, z. B. können Seitenwandabstandshalter mit einer Dicke von ungefähr 4 nm für eine optimalen Leistung erforderlich sein, mit wenigstens einer ZG-Vorrichtung umfassen, die z. B. Seitenwandabstandshalter mit einer Dicke von ungefähr 10 nm erfordert. Dementsprechend kann gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung eine Kointegration von SG-Vorrichtungen mit Betrieb bei 0,8 V und einer EG-Vorrichtung oder einer ZG-Vorrichtung mit Betrieb bei 3,3 V erfolgen.
  • Mit Bezug auf die 1a bis 1x werden einige anschauliche Ausführungsformen der vorliegenden Erfindung nachstehend ausführlicher erläutert.
  • 1a stellt schematisch eine Halbleitervorrichtungsstruktur in einer frühen Phase während der Fertigung dar. Hierbei kann ein Halbleitersubstratmaterial 200 in mehrere aktive Gebiete unterteilt sein, wie z. B. ein erstes SOI-Gebiet SOI-A, ein erstes Bulkgebiet BULK-A, ein zweites SOI-Gebiet SOI-B und ein zweites Bulkgebiet BULK-B. In jedem der Bulkgebiete, BULK-A und BULK-B kann das Halbleitersubstratmaterial 200 das Substrat darstellen, wobei eine Gatestruktur 220A auf einer oberseitigen Oberfläche 200UA in dem ersten Bulkgebiet BULK-A bereitgestellt ist. In dem zweiten Bulkgebiet BULK-B ist eine Gatestruktur 220B auf einer oberseitigen Oberfläche 200UB des Substrats 200 gebildet. In dem ersten SOI-Gebiet SOI-A ist ein Substrat vom SOI-Typ bereitgestellt, wobei eine aktive Halbleiterschicht 202A über dem Substrat 200 gebildet und eine vergrabene isolierende Materialschicht 201A dazwischen angeordnet ist. Auf dem aktiven Halbleiter 202A ist eine Gatestruktur 210A gebildet. In dem zweiten SOI-Gebiet SOI-B ist eine aktive Halbleiterschicht 202B über dem Substrat 200 gebildet, wobei eine vergrabene isolierende Materialschicht 201B dazwischen angeordnet ist. In dem zweiten SOI-Gebiet SOI-B ist eine Gatestruktur 210B auf der aktiven Halbleiterschicht 202B gebildet.
  • In der in 1a dargestellten Phase kann eine isolierende Materialschicht 232A über dem ersten SOI-Gebiet SOI-A, dem ersten Bulkgebiet BULK-A, dem zweiten SOI-Gebiet SOI-B und dem zweiten Bulkgebiet BULK-B gebildet werden. Gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung können die isolierende Materialschicht 232A und die isolierende Materialschicht 232B aus dem gleichen Material gebildet sein, z. B. einem Nitrid-Material. Gemäß einem speziellen anschaulichen Beispiel kann eine Dicke der isolierenden Materialschicht 232A und der isolierenden Materialschicht 232B in einem Bereich von ungefähr 3 bis 15 nm liegen, beispielsweise in einem Bereich von 5 bis 10 nm, wie etwa bei 8 nm.
  • 1b stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem eine Maske M4A über dem ersten Bulkgebiet BULK-A, dem zweiten SOI-Gebiet SOI-B und dem zweiten Bulkgebiet BULK-B gebildet ist, wobei die Maske M4A das erste Bulkgebiet BULK-A, das zweite SOI-Gebiet SOI-B und das zweite Bulkgebiet BULK-B bedeckt und das erste SOI-Gebiet SOI-A der weiteren Bearbeitung ausgesetzt verbleibt. Die Maske M4A kann gemäß bekannter Maskierungs- bzw. Hartmaskierungstechniken gebildet werden.
  • 1c stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem ein anisotroper Ätzprozess durchgeführt wurde. Gemäß der Darstellung in 1c wird der anisotrope Ätzprozess auf das erste SOI-Gebiet SOI-A angewendet, wobei die isolierende Materialschicht 232A in dem ersten SOI-Gebiet SOI-A anisotrop geätzt wird. Als ein Ergebnis wird der Seitenwandabstandshalter 231A auf der Gatestruktur 210A gebildet.
  • 1d stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem eine Maske M4A (vgl. 1c) gemäß einem Maskenentfernungsprozess entfernt wurde, z. B. einem Masken-Strip-Prozess. Entsprechend kann die Halbleitervorrichtungsstruktur gemäß der Darstellung in 1d die Gatestrukturen 210A, 220A, 210B und 220B aufweisen, die der weiteren Bearbeitung ausgesetzt sind.
  • Anschließend kann ein optionaler Vorreinigungsprozess durchgeführt werden, um oberseitige Oberflächen des ersten SOI-Gebiets SOI-A neben der Gatestruktur 210A in Ausrichtung zum Seitenwandabstandshalter 231A zu reinigen. Das Substrat 200 kann in dem ersten Gebiet BULK-A, dem zweiten SOI-Gebiet SOI-B, und dem zweiten Bulkgebiet BULK-B durch die isolierende Materialschicht 232A und die isolierende Materialschicht 232B geschützt werden. Der Vorreinigungsprozess kann zur Reinigung der freiliegenden Oberflächen USA des Substrats 100 in den ersten und zweiten aktiven Gebieten RX1A, RX2A durchgeführt werden. Der Vorreinigungsprozess kann den Seitenwandabstandshalter 231A beeinflussen, so dass der Seitenwandabstandshalter 231A leicht zurückgeätzt oder getrimmt werden kann. Der Vorreinigungsprozess kann oberseitige Oberflächen des ersten SOI-Gebiets SOI-A neben der Gatestruktur 210A für einen nachfolgenden epitaktischen Aufwachsprozess durch Entfernen von Verunreinigungen von den oberseitigen Oberflächen vorbereiten, wie z. B. Entfernen von Oxid-Material, Sauerstoff und dergleichen.
  • 1e stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem ein epitaktischer Aufwachsprozess durchgeführt wurde und optional isolierende Materialschichten OSA und OSB über dem Substrat 200 gebildet wurden. Gemäß dem epitaktischen Aufwachsprozess werden erhöhte Source/Drainbereiche 234A neben der Gatestruktur 210A in Ausrichtung zu dem Seitenwandabstandshalter 231A gewachsen. Insbesondere kann der Seitenwandabstandshalter 231A einen Abstand zwischen der Gateelektrode 214A und den erhöhten Source/Drainbereichen 234A in dem ersten SOI-Gebiet SOI-A einstellen. Außerhalb des ersten SOI-Gebiets SOI-A kann das Substrat 200 vor dem epitaktischen Aufwachsprozess mittels der isolierenden Materialschicht 232A, 232B geschützt werden. Entsprechend können erhöhte Source/Drainbereiche in dieser Phase der Herstellung lediglich auf dem ersten SOI-Gebiet SOI-A gewachsen werden. Die erhöhten Source/Drainbereiche 234A können während des epitaktischen Aufwachsens in-situ dotiert sein oder können nicht-dotiert verbleiben. Die erhöhten Source/Drainbereiche können durch Aufwachsen eines Halbleitermaterials, wie z. B. Silizium, Siliziumkohlenstoff oder Silizium-Germanium oder dergleichen, gebildet werden.
  • Anschließend kann die optionale isolierende Materialschicht OSA über dem SOI-Gebiet SOI-A und dem Bulkgebiet BULK-A gebildet werden und die isolierende Materialschicht OSB kann über dem SOI-Gebiet SOI-B und dem Bulkgebiet BULK-B gebildet werden. Gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung können die isolierenden Materialschichten OSA und OSB simultan oder sequenziell gebildet werden. Gemäß einigen anschaulichen Ausführungsformen hierin können die isolierenden Materialschichten mittels bekannter Abscheidungsprozesse abgeschieden werden. In einigen speziellen anschaulichen Beispielen können die isolierenden Materialschichten OSA und OSB mittels TEOS und dergleichen durch ein Oxid-Material gebildet werden, wie z. B. Silikonoxid. Die isolierenden Materialschichten OSA und OSB können z. B. eine Dicke in einem Bereich von ungefähr 1 bis 15 nm aufweisen. Die isolierenden Materialschichten OSA und OSB sind optional und sollen die Erfindung nicht beschränken. Entsprechend kann wenigstens eine der isolierenden Materialschichten OSA und OSB in einigen alternativen Ausführungsformen der vorliegenden Erfindung nicht vorgesehen sein.
  • 1f stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem ein Reinigungsprozess (optional, ohne Beschränkung der vorliegenden Erfindung) durchgeführt wurde und eine isolierende Materialschicht 236A über dem ersten SOI-Gebiet SOI-A und dem ersten Bulkgebiet BULK-A gebildet wurde. Weiterhin kann eine isolierende Materialschicht 236B über dem zweiten SOI-Gebiet SOI-B und dem zweiten Bulkgebiet BULK-B gebildet werden. Gemäß einigen anschaulichen Ausführungsformen können die isolierenden Materialschichten 236A und 236B aus dem gleichen isolierenden Material gebildet sein, wie z. B. einem Nitrid-Material, und/oder können sequenziell oder simultan gebildet werden. Gemäß einigen anschaulichen Beispielen herein kann eine Dicke der isolierenden Materialschichten 236A und 236B in einem Bereich von ungefähr 3 bis 15 nm liegen, wie z. B. ein Bereich von ungefähr 5 bis 10 nm, beispielsweise bei ungefähr 6 nm.
  • Obgleich die isolierenden Materialschichten OSA und OSB in den 1g bis 1x nicht explizit dargestellt sind, stellt dies keine Beschränkung der vorliegenden Erfindung dar und die isolierenden Materialschichten können als unterhalb der isolierenden Materialschicht 236A und 236B gebildet verstanden werden. Alternativ können die isolierenden Materialschichten OSA und OSB nicht gebildet sein.
  • 1g stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem eine Maske M5A über dem ersten SOI-Gebiet SOI-A und dem ersten Bulkgebiet BULK-A gebildet wurde. Über dem zweiten Bulkgebiet BULK-B kann eine Maske M5B gebildet sein. Entsprechend können das erste SOI-Gebiet SOI-A, das erste Bulkgebiet BULK-A und das zweite Bulkgebiet BULK-B durch die Masken M5A und M5B bedeckt sein, während das zweite SOI-Gebiet SOI-B, und folglich die Gatestruktur 210B, nicht bedeckt bleiben. Demzufolge ist das zweite SOI-Gebiet SOI-B der weiteren Bearbeitung ausgesetzt.
  • 1h stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem ein anisotroper Ätzprozess durchgeführt wurde. Entsprechend dem anisotropen Ätzprozess werden die isolierenden Materialschichten 236A und 236B anisotrop geätzt, so dass Seitenwandabstandshalter 233B und 231B gebildet werden und die Gatekappe 216B der Gatestruktur 210B freiliegen. Die Seitenwandabstandshalter 231B und 233B stellen eine Seitenwandabstandshalterstruktur Sp1-B der Gatestruktur 210B bereit.
  • 1i stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem die Masken M5A und M5B entfernt wurden und das erste SOI-Gebiet SOI-A, das erste Bulkgebiet BULK-A und das zweite Bulkgebiet BULK-B freigelegt wurden. Die Masken können dann gemäß bekannten Maskenentfernungsprozessen entfernt werden, wie z. B. Masken-Stripping und dergleichen.
  • 1j stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem ein Vorreinigungsprozess zum Reinigen einer oberseitigen Oberfläche der aktiven Halbleiterschicht 202B in dem zweiten SOI-Gebiet SOI-B vor einem epitaktischen Aufwachsprozess durchgeführt wurde, der zum Aufwachsen von erhöhten Source/Drain-Bereichen 234B auf der aktiven Halbleiterschicht 202B in dem zweiten SOI-Gebiet SOI-B neben der Gatestruktur 210B in Ausrichtung zu der Seitenwandabstandshalterstruktur Sp1-B durchgeführt wird.
  • Gemäß einigen anschaulichen Ausführungsformen können die erhöhten Source/Drainbereiche 234B in-situ dotiert sein oder können nicht-dotiert bleiben. Ein geeignetes Material kann gewachsen werden, wenn die erhöhten Source/Drainbereiche 234B gebildet werden, z. B. ein Halbleitermaterial, wie z. B. Silizium, Siliziumkohlenstoff, Silizium-Germanium und dergleichen. Das erste SOI-Gebiet SOI-A, das erste Bulkgebiet BULK-A und das zweite Bulkgebiet BULK-B können während der Vorreinigungs- und epitaktischen Aufwachsprozesse mittels der isolierenden Materialschichten 236A und 236B geschützt sein.
  • 1k stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem eine Maske M6A über dem ersten SOI-Gebiet SOI-A gebildet wurde, wobei die Maske M6A das erste SOI-Gebiet SOI-A bedeckt und das erste Bulkgebiet BULK-A freigelegt lässt. Über dem zweiten SOI-Gebiet SOI-B kann eine Maske M6B gebildet werden, wobei das zweite SOI-Gebiet SOI-B bedeckt wird und das zweite Bulkgebiet BULK-B freigelegt bleibt. Die Masken M6A und M6B können gemäß bekannter Maskierungs- bzw. Hartmaskierungstechniken gebildet werden.
  • 1l stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem ein Ätzprozess in Ausrichtung zu den Masken M6A und M6B durchgeführt wurde. Entsprechend einiger anschaulicher Ausführungsformen kann der Ätzprozess einen anisotropen Ätzprozess umfassen, wobei die isolierenden Materialschichten 232A und 236A in dem ersten Bulkgebiet BULK-A anisotrop geätzt werden, so dass eine Seitenwandabstandshalterstruktur Sp2-A auf der Gatestruktur 220A gebildet wird und die Gatekappe 226A freiliegen. Des Weiteren können die isolierenden Materialschichten 232B und 236B aufgrund des anisotropen Ätzens in dem zweiten Bulkgebiet BULK-B anisotrop geätzt werden, wobei eine Seitenwandabstandshalterstruktur Sp2-B auf der Gatestruktur 220b gebildet wird und die Gatekappe 226b freiliegen kann. Die Seitenwandabstandshalterstruktur Sp2-A kann einen Seitenwandabstandshalter 233A und einen Seitenwandabstandshalter 231A umfassen. Die Seitenwandabstandshalterstruktur Sp2-B kann des Weiteren einen Seitenwandabstandshalter 241B und einen Seitenwandabstandshalter 243B umfassen.
  • 1m stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem die Masken M6A und M6B entfernt wurden. Die Masken M6A und M6B können entsprechend bekannten Maskenentfernungsprozessen entfernt werden.
  • 1n stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem eine Maske M7A über dem ersten SOI-Gebiet SOI-A und eine Maske M7B über dem zweiten SOI-Gebiet SOI-B und dem zweiten Bulkgebiet BULK-B gebildet wurde. Entsprechend liegt das Bulkgebiet durch das erste Gebiet BULK-A für die weitere Bearbeitung frei.
  • Gemäß der Darstellung in 1n wird ein Implantationsprozess 245A zur Erhöhung einer Dotierstoffdichte in dem Substrat 200 in dem ersten Bulkgebiet BULK-A in Ausrichtung zu der Gatestruktur 220A und der Seitenwandabstandshalterstruktur Sp1-A durchgeführt. Gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung kann der Implantationsprozess 245A einen ersten Implantationsschritt mit einer ersten Implantationsdosis und -energie und einem zweiten Implantationsschritt mit einer zweiten Implantationsdosis und -energie umfassen. Hierbei kann die erste Implantationsdosis und -energie kleiner sein als die zweite Implantationsdosis und -energie. Gemäß einigen anschaulichen Beispielen kann der erste Implantationsschritt durchgeführt werden, um LDD-Gebiete mittels einer schrägen Implantation zu bilden, wobei die Dotierstoffdichte in dem Substrat 200 unterhalb der Seitenwandabstandshalterstruktur Sp2-A erhöht wird. Der zweite Implantationsprozess kann senkrecht zu einer Oberfläche UBULK-A des Substrats 200 neben der Gatestruktur 220A orientiert sein, um Source/Drainbereiche bzw. tiefe Source/Drainbereiche entsprechend zu bilden.
  • 1o stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem die Masken M7A und M76 entfernt wurden und eine Maske M8A, die das erste SOI-Gebiet SOI-A und das erste Bulkgebiet BULK-A bedeckt, und eine Maske M8B über dem zweiten SOI-Gebiet SOI-B gebildet werden, wobei die Maske M8B das zweite SOI-Gebiet SOI-B bedeckt. Gemäß den Masken M8A und M8B ist das zweite Bulkgebiet BULK-B der weiteren Bearbeitung ausgesetzt sein.
  • Gemäß der Darstellung in 1o kann ein Implantationsprozess 245B zur Erhöhung einer Dotierstoffdichte in dem Substrat 200 im zweiten Bulkgebiet BULK-B in Ausrichtung zur Gatestruktur 220B und der Seitenwandabstandshalterstruktur Sp2-B durchgeführt werden. Gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung kann der Implantationsprozess 245B einen ersten Implantationsschritt mit einer ersten Implantationsdosis und -energie und einen zweiten Implantationsschritt mit einer zweiten Implantationsdosis und -energie umfassen. Hierbei können die erste Implantationsdosis und -energie kleiner sein als die zweite Implantationsdosis und -energie. Entsprechend einiger anschaulicher Beispiele kann der erste Implantationsschritt durchgeführt werden, um LDD-Bereiche mittels einer schrägen Implantation zu bilden, wobei die Dotierstoffdichte in dem Substrat 200 unterhalb der Seitenwandabstandshalterstruktur Sp2-B erhöht werden kann. Der zweite Implantationsprozess kann senkrecht zu einer Oberfläche UBULK-B des Substrats 200 neben der Gatestruktur 220B orientiert sein, um Source/Drainbereiche und tiefe Source/Drainbereiche entsprechend zu bilden.
  • Die Reihenfolge, in der die Implantationsprozesse 245A und 245B durchgeführt werden, ist für die vorliegende Erfindung nicht beschränkend. Gemäß einigen anschaulichen Ausführungsformen (nicht dargestellt) kann der Implantationsprozess 245B vor dem Implantationsprozess 245A durchgeführt werden.
  • 1p stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem die Masken M8A und M86 entfernt wurden, z. B. durch bekannte Maskenentfernungsprozesse, wie z. B. einem Masken-Stripping. Dementsprechend sind das erste SOI-Gebiet SOI-A, das erste Bulkgebiet BULK-A und das zweite Bulkgebiet BULK-B der weiteren Bearbeitung ausgesetzt.
  • Gemäß der Darstellung in 1q kann ein optionaler Prozess in dieser Phase während der Fertigung durchgeführt werden, wobei der optionale Prozess eine Bildung einer Oxid-Schicht 238A über dem ersten SOI-Gebiet SOI-A und dem ersten Bulkgebiet BULK-A und ein Bilden einer Oxid-Schicht 238B über dem zweiten SOI-Gebiet SOI-B und dem zweiten Bulkgebiet BULK-B umfasst.
  • 1r stellt die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem ein weiterer optionaler Prozess zum Ätzen der abgeschiedenen Oxid-Schichten 238A und 238B durchgeführt wurde und nachdem ein trockener Kappenentfernungsprozess zum Entfernen der Gatekappen 216A, 226A, 216B und 226B durchgeführt wurde, wobei die Gateelektroden 214A, 224A, 214B und 224B der weiteren Bearbeitung ausgesetzt sind. Aufgrund des Ätzens und der trockenen Kappenentfernung können die Seitenwandabstandshalter bzw. Seitenwandabstandshalterstrukturen neben den Gatestrukturen 210A, 220A, 210B und 220B zurückgeätzt oder getrimmt werden. Entsprechend können die Seitenwandabstandshalter bzw. Seitenwandabstandshalterstrukturen auf die Höhe der Gateelektroden 214A, 224A, 214B und 224B zurückgetrimmt werden.
  • 1s stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem ein weiterer optionaler Prozess zum Entfernen von Resten der abgeschiedenen Oxid-Schicht 238A, 238B (vgl. 1q) durchgeführt wurde.
  • Anstelle der optionalen Prozesse, wie oben mit Bezug auf die 1q bis 1s beschrieben ist, kann der Prozess nach der in 1p dargestellten Phase mittels des Prozesses fortgesetzt werden, der mit Bezug auf 1t beschrieben wird, wobei ein DCR („dry cap removal”, z. B. umfassend einen Trockenätzprozess zur Entfernung der Kappe) durchgeführt wird, gegebenenfalls ohne Oxidation.
  • In den Phasen, die in den 1q und 1s dargestellt sind, kann eine optionale Oxidentfernung durchgeführt werden.
  • Als ein Ergebnis des DCR kann die Halbleitervorrichtungsstruktur erhalten werden, die in 1u dargestellt ist, wobei in dieser Phase ein schnelles thermisches Ausheizen (RTA) durchgeführt wird, optional nach „Spacer-Eins-Bildung” (vgl. 247A und 247B in 1u).
  • 1v stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem ein isolierendes Material, z. B. ein Siliziumoxid-Liner(LDEP)-Material abgeschieden wurde, wobei dieses eine Dicke im Bereich von 1–5 nm, beispielsweise ungefähr 3 nm, aufweist. Das isolierende Material kann während des Spacer-Ätzens als Ätzstoppmaterial verwendet werden, wie z. B. ein LEDEP während des Ätzens von Nitridabstandshaltern als Ätzstopp verwendet werden kann.
  • 1w stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung nach Abscheidung eines Abstandshaltermaterials dar. Gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung kann ein Nitridabstandshalter gebildet werden, z. B. Siliziumnitrid, das für einen Spacer „Eins” abgeschieden wurde (DEP). In einigen anschaulichen Ausführungsformen kann das abgeschiedene Abstandshaltermaterial eine Dicke in einem Bereich von ungefähr 10–20 nm aufweisen, beispielsweise ungefähr 15 nm.
  • 1x stellt schematisch die Halbleitervorrichtungsstruktur in einer weiter fortgeschrittenen Phase während der Fertigung dar, nachdem eine OP-Blockmaske (nicht dargestellt) gebildet wurde, ein anisotroper Ätzprozess zur Bildung von Seitenwandabstandshalterstrukturen 260A und 260B an den Gatestrukturen 220A und 220B in den ersten und zweiten Bulkgebieten BULK-A und BULK-B durchgeführt wurde. Weiterhin kann ein optionales schnelles thermisches Ausheizen durchgeführt werden, gefolgt von einem Oxidentfernungsschritt (nicht dargestellt).
  • Gemäß einigen anschaulichen Ausführungsformen umfasst die Bildung der OP-Blockmaske ein Bilden einer Silizidblockmaske, die Nitrid während des Ätzens des Nitridabstandshalters blockiert, so dass kein Nitrid-Material entfernt wird, um Gebiete zu maskieren, in denen keine Silizidierung auftreten soll.
  • In Ausführungsformen, wie oben mit Bezug auf die 1a–1x beschrieben ist, wird eine erste Abstandshalterstruktur, z. B. die Seitenwandabstandshalterstruktur Sp2-A bzw. Sp2-B, in 1l, durch eine zweite Abstandshalterstruktur 260A und 260B ersetzt, die in 1x dargestellt ist. Hierbei kann das Ersetzen ein Durchführen einer Sequenz aus Ätzungen umfassen, wobei insgesamt Oxid- und Nitrid-Schichten der Abstandshalterstruktur Sp1-A, Sp2-B entfernt werden. Die durch das anisotrope Ätzen der isolierenden Materialschicht 232A bzw. 232B gebildeten Seitenwandabstandshalter können teilweise entfernt werden, um eine dünne Schicht, beispielsweise einen Liner aus Nitrid-Material, zu belassen, der Seitenwände der Gatestruktur bedeckt, wie in 1u und folgende schematisch dargestellt ist. Anschließend kann die Seitenwandabstandshalterstruktur 260A und 260B gebildet werden, wie in 1x dargestellt ist.
  • Aufgrund der LDD-Bildung, wie mit Bezug auf die Implantationsprozesse 245A und 245B erläutert ist, kann eine Immunität gegenüber heißen Ladungsträgern der Bulk-Halbleitervorrichtungen erreicht werden.
  • Ein Prozess, der zu der in 1l dargestellten Halbleitervorrichtungsstruktur führt, kann in einigen anschaulichen Ausführungsformen der vorliegenden Erfindung eine Bildung einer ersten Abstandshalterstruktur (vgl. Sp2-A und/oder Sp2-B) umfassen, umfassend ein Abscheiden einer Oxid-Schicht und einer Nitrid-Schicht über wenigstens einem aktiven Gebiet über einem Bulk-Substrat (z. B. BULK-A und/oder BULK-B), wie etwa in 1f dargestellt ist, ein Bilden einer Maske auf möglichen SOI-Gebieten (z. B. SOI-A, SOI-B), wie z. B. gemäß den Masken M6A und M6B in 1k dargestellt ist, wobei das aktive Gebiet bzw. die aktiven Gebiete über dem Bulk als freiliegend verbleibt bzw. verbleiben, und ein anisotropes Ätzen der freiliegenden abgeschiedenen Oxid- und Nitrid-Schichten, wobei die erste Abstandshalterstruktur gebildet wird und oberseitige Oberflächenbereiche des Bulk-Substrats in Ausrichtung zur Maske und der entsprechend gebildeten ersten Abstandshalterstruktur freiliegen.
  • In anschaulichen Ausführungsformen, wie oben mit Bezug auf die 1a–1x beschrieben ist, ist ein Prozess einer Kointegration von Gatestrukturen mit einem relativ dicken Gatedielektrikum (z. B. die Gatestrukturen 220A und 220B) gezeigt, wobei eine Vorrichtung mit hoher Vdd (von ungefähr 2,5–3,3 V) zusammen mit Nieder-Vdd-Vorrichtungen in der SOI-Technologie, insbesondere FDSOI, bereitgestellt wird. Zum Beispiel können SOI-, möglicherweise FDSOI-, Vorrichtungen (z. B. Gatestrukturen 210A und 210B) gefertigt werden und es kann ein maskiertes Epi auf ZG-Bulkvorrichtungen (N-/P-Epi, z. B. mittels des ersten Bulkgebiets Bulk-A und zweiten Bulkgebiets Bulk-B; ein erstes Bulkgebiet Bulk-A ist von einem n-Typ und ein zweites Bulkgebiet Bulk-B ist von einem p-Typ oder umgekehrt) aufgewachsen werden. Optional können Abstandshalter von wenigstens einer Bulk-ZG-Gatekappe durch ein maskiertes Trockenätzen entfernt werden, während Seitenwandabstandshalter nicht beeinflusst werden. Des Weiteren werden Bulkvorrichtungsanschlüsse (optional mit zusätzlichen HALO-Implantationen) implantiert, möglicherweise mit einer LDD-Bildung für eine bessere Immunität gegenüber heißen Ladungsträgern.
  • Entsprechend anschaulicher Ausführungsformen der vorliegenden Erfindung werden die Gatekappen mittels einer trockenen Kappenentfernung entfernt und es kann ein schnelles thermisches Ausheizen (RTA) zum Ausheilen der Anschlüsse durchgeführt werden, optional vor einer Silizidierung.
  • Gemäß einigen anschaulichen Ausführungsformen können ein OP-Liner und ein Abstandshalter abgeschieden und geätzt werden, um eine Silizidierung zu ermöglichen. Die Halbleitervorrichtung kann ferner gemäß herkömmlichen Techniken bearbeitet werden, insbesondere POR.
  • Gemäß einigen anschaulichen Ausführungsformen der vorliegenden Erfindung, wie oben beschrieben ist, können verschiedene isolierende Materialschichten durch ein Oxid-Material und/oder ein Nitrid-Material gebildet werden. Dies stellt keine Beschränkung der vorliegenden Erfindung dar und wenigstens eine der verschiedenen isolierenden Materialschichten kann ein low-k-Material umfassen, wie z. B. SiBCN, SiOCN, SiCN und dergleichen.
  • Gemäß anschaulichen Ausführungsformen der vorliegenden Erfindung werden keine substanziell neuen und riskanten Schritte eingesetzt, die für die Zuverlässigkeit der Vorrichtung ein mögliches Risiko bereitstellen. Weiterhin werden Durchbruchprobleme von Abstandshaltern durch ZG-Vorrichtungen auf einem Bulk gelöst.
  • Der ZG-Prozess kann in einen POR als ein separates Modul eingesetzt werden, während Prozesse zur Herstellung von Vorrichtungen mit einem dünnen Oxid nicht geändert werden.
  • Gemäß einigen anschaulichen Ausführungsformen, wie oben mit Bezug auf die 1a–1x beschrieben ist, wird eine Kointegration von Vorrichtungen ohne in-situ-dotierte erhöhte Source/Drainbereiche auf FDSOI in Hartmaskentechniken ermöglicht. Weiterhin kann der eine Prozess, wie mit Bezug auf wenigstens eine anschauliche Ausführungsform beschrieben ist, modular sein und lediglich einige separate Maskierungen erfordern. Wenigstens einige der oben mit Bezug auf die 1a–1x beschriebenen Prozesse können eine Front-up-Annäherung für die Kointegration von erhöhten Vdd-Vorrichtungen in 22 nm-FDSOI-Techniken und jenseits davon darstellen.
  • Gemäß einigen anschaulichen Ausführungsformen zeigt die vorliegende Erfindung eine Bildung von SOI- und/oder Bulkvorrichtungen, mit unterschiedlichen Dicken des Gatedielektrikums von SG-Vorrichtungen auf SOI. Gemäß einigen anschaulichen Ausführungsformen wird eine Kointegration mit in-situ-dotierten und epitaktisch gewachsenen Source/Drainbereichen auf SOI und implantierten Verbindungen auf Bulk gezeigt.
  • Gemäß anschaulichen Ausführungsformen zeigt die vorliegende Erfindung eine Bildung von Vorrichtungen auf SOI mit unterschiedlich dickem Dielektrikum, insbesondere relativ großen Dicken für Dielektrika, und epitaktisch gewachsenen Source/Drainbereichen, insbesondere eine Bildung von Vorrichtungen auf SOI mit dickem Oxid und Vdd bei ungefähr 1,8 V, und auf Bulk mit Vdd größer als 1,8 V, jedoch unterschiedlichen Anschlüssen. Weitere Ausführungsformen zeigen einen hinsichtlich der Komplexizität optimierten möglichen Prozessfluss. Im Prozess erfolgt eine späte Entfernung der Gatekappe, um eine Dotierung und einen Eintritt von Dotierstoffen durch den Gatestapel während der Implantation von Source/Drain zu verhindern. Optional können OP-Abstandshalter anstelle von geätzten n-/p-Abstandshaltern für die Implantation von Bulkvorrichtungen verwendet werden, wie oben mit Bezug auf einige Ausführungsformen hinsichtlich der 1a–1x beschrieben ist.

Claims (8)

  1. Verfahren zum Bilden einer Halbleitervorrichtungsstruktur, umfassend: ein Bereitstellen eines ersten aktiven Gebiets (SOI-A) und eines zweiten aktiven Gebiets (BULK-A) in einem oberseitigen Oberflächenabschnitt eines Substrats (200), wobei das erste und zweite aktive Gebiet (SOI-A, BULK-A) durch wenigstens eine Isolationsstruktur seitlich beabstandet sind; ein Bilden einer ersten Gatestruktur (210A) mit einem ersten Gatedielektrikum (212A) und einem ersten Gateelektrodenmaterial (214A) über dem ersten aktiven Gebiet (SOI-A) und einer zweiten Gatestruktur (220A) mit einem zweiten Gatedielektrikum (222A) und einem zweiten Gateelektrodenmaterial (224A) über dem zweiten aktiven Gebiet (BULK-A), wobei eine Dicke des zweiten Gatedielektrikums (222A) größer ist als eine Dicke des ersten Gatedielektrikums (212A); ein Abscheiden einer ersten Seitenwandabstandshaltermaterialschicht (232A) über den ersten und zweiten Gatestrukturen (210A, 220A); ein Bilden einer ersten Maske (M4A) über dem zweiten aktiven Gebiet (BULK-A), wobei das erste aktive Gebiet (SOI-A) für die weitere Bearbeitung freiliegt; ein anisotropes Ätzen des ersten Seitenwandabstandshaltermaterials (232A), wobei ein erster Seitenwandabstandshalter (231A) auf der ersten Gatestruktur (210A) gebildet wird und oberseitige Oberflächenbereiche in dem ersten aktiven Gebiet (SOI-A) in Ausrichtung zur ersten Maske (M4A) und dem ersten Seitenwandabstandshalter (231A) freiliegen; ein epitaktisches Aufwachsen von erhöhten Source/Drainbereichen (234A) in den freiliegenden oberseitigen Oberflächenbereichen; ein Entfernen der ersten Maske (M4A); ein Bilden einer ersten Abstandshalterstruktur (SP2-A) über der zweiten Gatestruktur (220A); ein Bilden einer zweiten Maske (M7A) über dem ersten aktiven Gebiet (SOI-A), wobei das zweite aktive Gebiet (BULK-A) der weiteren Bearbeitung ausgesetzt ist; ein Durchführen eines Implantationsprozesses (245A) zum Erhöhen eines Dotierstoffniveaus in dem zweiten aktiven Gebiet (BULK-A) in Ausrichtung zur zweiten Gatestruktur (220A) und ersten Abstandshalterstruktur (Sp2-A); ein Entfernen der zweiten Maske (M7A); und ein Austauschen der ersten Abstandshalterstruktur (Sp2-A) durch eine zweite Abstandshalterstruktur (260A) auf der zweiten Gatestruktur (220A), wobei die zweite Gatestruktur (220A) ferner eine Gatekappe (226A) umfasst, und wobei die Gatekappe (226A) nach Abschluss des Implantationsschritts (245A) entfernt wird.
  2. Verfahren nach Anspruch 1, wobei der Implantationsprozess (245A) einen ersten Schritt eines Implantierens von Dotierstoffen mit einer ersten Implantationsdosis und -energie, und einen zweiten Schritt eines Implantierens von Dotierstoffen mit einer zweiten Implantationsdosis und -energie umfasst, wobei die erste Implantationsdosis und -energie niedriger sind als die zweite Implantationsdosis und -energie.
  3. Verfahren nach Anspruch 2, wobei der erste Schritt des Implantierens von Dotierstoffen eine schräge Implantation darstellt und der zweite Schritt des Implantierens von Dotierstoffen bezüglich einer Normalenrichtung einer oberseitigen Oberfläche der ersten und zweiten aktiven Gebiete (SOI-A, BULK-A) orthogonal ist.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei das Bilden der ersten Abstandshalterstruktur (Sp2-A) umfasst: ein Abscheiden einer Oxid-Schicht (OSA) und einer Nitrid-Schicht (236A) über den ersten und zweiten aktiven Gebieten; ein Bilden einer dritten Maske (M6A) auf dem ersten aktiven Gebiet (SOI-A), wobei das zweite aktive Gebiet (BULK-A) der weiteren Bearbeitung ausgesetzt wird; und ein anisotropes Ätzen der abgeschiedenen Oxid- und Nitrid-Schichten (OSA, 236A) und des ersten Seitenwandabstandshaltermaterials (232A) über der zweiten Gatestruktur (220A), wobei die erste Abstandshalterstruktur (Sp2-A) gebildet wird und oberseitige Oberflächenbereiche in dem zweiten aktiven Gebiet (BULK-A) in Ausrichtung zur dritten Maske (M6A) und ersten Abstandshalterstruktur (Sp2-A) freiliegen.
  5. Verfahren nach Anspruch 4, wobei die erste Abstandshalterstruktur (Sp2-A) die erste Seitenwandabstandshaltermaterialschicht (232A) und die Oxid- und Nitrid-Schichten (OSA, 236A) umfasst, und wobei das Austauschen der ersten Abstandshalterstruktur (Sp2-A) umfasst: ein Durchführen einer Sequenz aus Ätzungen, wobei insgesamt die Oxid- und Nitrid-Schichten (OSA, 236A) entfernt werden und die erste Seitenwandabstandshaltermaterialschicht (232A) teilweise entfernt wird, so dass ein Liner (247A) verbleibt, der Seitenwände der zweiten Gatestruktur (220A) bedeckt; ein Abscheiden einer Nitrid-Materialschicht (251A) und einer Oxid-Materialschicht (249A), die jeweils eine vorbestimmte Dicke aufweisen; ein Ätzen der abgeschiedenen Nitrid- und Oxid-Materialschichten (251A, 249A), um die zweite Seitenwandabstandshalterstruktur (260A) zu bilden.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei eine Dicke der ersten Seitenwandabstandshaltermaterialschicht (232A) kleiner ist als eine Dicke der zweiten Seitenwandabstandshalterstruktur (260A).
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Substrat (200) in dem ersten aktiven Gebiet (SOI-A) derart konfiguriert ist, dass es eine aktive Halbleiterschicht (202A), ein vergrabenes isolierendes Material (201A) und ein Halbleitersubstratmaterial (200) umfasst, wobei das vergrabene isolierende Material (201A) zwischen der aktiven Halbleiterschicht (202A) und dem Halbleitersubstratmaterial (200) angeordnet ist, und wobei die zweite Gatestruktur (220A) auf einer oberseitigen Oberfläche des Halbleitersubstratmaterials (200) gebildet ist, welches in dem zweiten aktiven Gebiet (BULK-A) freiliegt.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei das epitaktische Aufwachsen der erhöhten Source/Drainbereiche (234A) konfiguriert ist, um in-situ dotierte erhöhte Source/Drainbereiche (234A) zu bilden.
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