DE102005046978B4 - Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung durch Bilden eines Kontaktätzstoppschichtstapels mit unterschiedlich modifizierter innerer Verspannung - Google Patents

Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung durch Bilden eines Kontaktätzstoppschichtstapels mit unterschiedlich modifizierter innerer Verspannung Download PDF

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Abstract

Durch teilweises Entfernen einer Ätzstoppschicht und einer Beschichtung, die eine Ätzselektivität zu der Ätzstoppschicht aufweist, vor der Ausbildung einer ersten Kontaktätzstoppschicht kann ein verbesserter Spannungsübertragungsmechanismus in einem Integrationsschema zum Erzeugen einer Verformung mittels Kontaktätzstoppschichten bereitgestellt werden. Somit kann ein Halbleiterbauelement mit unterschiedlichen Transistortypen bereitgestellt werden, wobei ein hohes Maß an Metallsilizidintegrität sowie ein äußerst effizienter Spannungsübertragungsmechanismus erreicht wird.

Description

  • Die vorliegende Erfindung betrifft die Herstellung von Feldeffekttransistoren mit einem Kanalgebiet mit einer spezifizierten intrinsischen Vertormung, um die Ladungsträgerbeweglichkeit zu verbessern.
  • Die Herstellung integrierter Schaltungen erfordert das Ausbilden einer großen Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsplan. Im Allgemeinen werden mehrere Prozesstechnologien gegenwärtig praktiziert, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie gegenwärtig der vielversprechendste Ansatz auf Grund der überlegenen Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder die Leistungsaufnahme und/oder die Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Einsatz der CMOS-Technologie werden Millionen komplementärer Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren auf einem Substrat mit einer kristallinen Halbleiterschicht gebildet. Ein MOS-Transistor, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, umfasst sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Sourcegebiete mit einem leicht dotierten Kanalgebiet, das zwischen dem Drain- und dem Sourcegebiet angeordnet ist, gebildet sind. Die Leitfähigkeit des Kanalgebiets, d. h. die Stromtreiberfähigkeit des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet ausgebildet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Ausbilden eines leitenden Kanals auf Grund des Anliegens einer geeigneten Steuerspannung an der Gateelektrode hängt im Wesentlichen von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine vorgegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen den Source- und Draingebieten ab, der auch als Kanallänge bezeichnet wird. Somit beeinflusst in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unterhalb der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufbauen zu können, die Leitfähigkeit des Kanalgebiets im Wesentlichen das Verhalten der MOS-Transistoren. Somit wird auf Grund der Reduzierung der Kanallänge und damit verknüpft der Verringerung des Kanalwiderstand die Kanallänge zu einem wichtigen Entwurfskriterium zum Erreichen einer Verbesserung der Arbeitsgeschwindigkeit der integrierten Schaltungen.
  • Die Reduzierung der Transistorabmessungen geht jedoch mit einer Reihe damit verknüpfter Probleme einher, die es zu lösen gilt, um nicht die durch das stetige Reduzieren der Kanallänge von MOS-Transistoren gewonnenen Vorteile aufzuheben. Ein wesentliches Problem in dieser Hinsicht ist die Entwicklung verbesserter Photolithographie- und Ätzstrategien, um zuverlässig und reproduzierbar Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode der Transistoren, für jede neue Schaltungsgeneration zu schaffen. Ferner sind äußerst anspruchsvolle Dotierstoffprofile in der vertikalen Richtung sowie in der lateralen Richtung in den Drain- und Source-Gebieten erforderlich, um einen geringen Schicht- und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit zu gewährleisten. Des weiteren repräsentiert auch die vertikale Position der PN-Übergänge in Bezug auf die Gateisolationsschicht ein wesentliches Entwurfskriterium im Hinblick auf die Steuerung der Leckströme, da das Reduzieren der Kanallänge auch das Reduzieren der Tiefe der Drain- und Sourcegebiete in Bezug auf die Grenzfläche erfordert, die durch die Gateisolationsschicht und das Kanalgebiet gebildet ist, wodurch anspruchsvolle Implantationsverfahren erforderlich sind. Gemäß anderer Lösungsvorschläge werden epitaktisch gewachsene Gebiete mit einem spezifizierten Versatz zu der Gateelektrode, die auch als erhöhte Drain- und Sourcegebiete bezeichnet werden, gebildet, um damit eine erhöhte Leitfähigkeit der erhöhten Drain- und Sourcegebiete zu gewährleisten, wobei gleichzeitig ein flacher PN-Übergang in Bezug auf die Gateisolationsschicht beibehalten wird.
  • Da die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, einen großen Aufwand für die Anpassung und möglicherweise die Neuentwicklung von Prozesstechniken erfordert, die die zuvor genannten Prozessschritte betreffen, wurde auch vorgeschlagen, das Bauteilverhalten der Transistorelemente durch Erhöhen der Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge zu verbessern. Im Prinzip können mindestens zwei Mechanismen in Kombination oder separat angewendet werden, um die Beweglichkeit der Ladungsträger in dem Kanalgebiet zu erhöhen. Zunächst kann die Dotierstoffkonzentration in dem Kanalgebiet reduziert werden, um damit Streuereignisse für die Ladungsträger zu verringern und damit die Leitfähigkeit zu erhöhen. Das Reduzieren der Dotierstoffkonzentration in dem Kanalgebiet beeinflusst jedoch deutlich die Schwellwert- bzw. Einsetzspannung des Transistorelements, wodurch eine Reduzierung der Dotierstoffkonzentration wenig attraktiv ist, sofern nicht andere Mechanismen entwickelt werden, um eine gewünschte Schwellwertspannung einzustellen. Des weiteren kann die Gitterstruktur in dem Kanalgebiet modifiziert werden, beispielsweise durch Erzeugen einer Zugverformung oder einer Druckverformung, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen, wobei abhängig von der Größe der Zugverformung, ein Anstieg in der Beweglichkeit von bis zu 120% erreicht werden kann, was sich wiederum direkt in einem entsprechenden Zuwachs in der Leitfähigkeit ausdrückt. Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern. Daher wird in einigen konventionellen Lösungsansätzen beispielsweise eine Silizium/Germanium-Schicht oder Silizium-Kohlenstoff-Schicht in oder unter dem Kanalgebiet vorgesehen, um damit darin eine Zugverformung oder Druckverformung zu erzeugen. Obwohl das Transistorverhalten deutlich durch das Einbauen von verformungserzeugenden Schicht in oder unter dem Kanalgebiet verbessert werden kann, muss ein hoher Aufwand betrieben werden, um das Herstellen entsprechender Schichten in die konventionelle und gut erprobte CMOS-Technologie mit einzubauen. Beispielsweise müssen zusätzliche epitaktische Wachstumsverfahren entwickelt und in den Prozessablauf mit integriert werden, um die germanium- oder kohlenstoffenthaltenden Spannungsschichten an geeigneten Positionen in oder unterhalb des Kanalgebiets auszubilden. Somit wird die Prozesskomplexität deutlich erhöht, wodurch auch die Produktionskosten und die Möglichkeit für eine Verringerung der Produktionsausbeute ansteigen.
  • In anderen Vorgehensweisen wird eine Verspannung in einer Ätzstoppschicht, die auf den Transistoren erforderlich ist, um einen Kontaktätzprozess zu steuern, angewendet, um eine Verformung in den Kanalgebieten der Transistoren zu erzeugen, wobei eine Druckverformung in dem p-Kanaltransistor erzeugt wird, während eine Zugverformung in dem n-Kanaltransistor geschaffen wird. Jedoch kann dieser konventionelle Ansatz, obwohl wesentliche Leistungsvorteile erreicht werden, einige Nachteile mit sich bringen, die teilweise die Vorteile aufwiegen, die durch die verbesserte Verformungstechnologie erreicht werden, wie dies mit Bezug zu den 1a bis 1d beschrieben ist. In Bezug auf die 1a bis 1b wird auf die Offenlegungsschrift DE 10 2004 052 578 A1 hingewiesen, die diesbezüglichen nachveröffentlichten Stand der Technik mit älterem Zeitrang offenbart.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 150 mit einem ersten Transistor 100n und einem zweiten Transistor 100p. Die Transistoren 100n, 100p repräsentieren unterschiedliche Transistorarten, etwa einen n-Kanaltransistor und einen p-Kanaltransistor. Obwohl die Transistoren 100n und 100p sich in ihrer Leitfähigkeitsart unterscheiden, sind der Einfachheit halber die gezeigten Transistoren von im Wesentlichen der gleichen Konfiguration und somit werden entsprechende Komponenten der Transistoren 100n, 100p durch die gleichen Bezugszeichen bezeichnet, wobei beachtet werden sollte, dass typischerweise dotierte Gebiete in einem der Transistoren 100n, 100p invers zu dem anderen Transistor dotiert sind. Das Halbleiterbauelement 150 umfasst ein Substrat 101 mit einer darauf gebildeten isolierenden Schicht 102, die eine vergrabene Siliziumdioxidschicht, eine Siliziumnitridschicht, und dergleichen sein kann, an die sich eine kristalline Halbleiterschicht 103 oder aktive Schicht anschließt, die eine Siliziumschicht sein kann. Der erste und der zweite Transistor 100n, 100p können voneinander durch eine Isolationsstruktur 120 getrennt sein, die beispielsweise in Form einer flachen Grabenisolation vorgesehen sein kann. Der erste und der zweite Transistor 100n, 100p umfassen ferner eine Gateelektrodenstruktur 105 mit einem Halbleiterbereich 106, etwa einem Polysiliziumbereich, und einen metallenthaltenden Bereich 108, der beispielsweise in Form eines Metallsilizids vorgesehen ist. Die Gateelektrodenstruktur 105 umfasst ferner eine Gateisolationsschicht 107, die die Gateelektrodenstruktur 105 von einem Kanalgebiet 104 trennt, das wiederum lateral geeignet dotierte Source- und Drain-Gebiete 111 trennt, die entsprechende Erweiterungsgebiete 114 enthalten. Ferner können Metallsilizidgebiete 112 in den Drain- und Sourcegebieten 111 ausgebildet sein. Ein Abstandselement 110 ist benachbart zu den Seitenwänden der Gateelektrodenstruktur 105 ausgebildet und davon durch eine Beschichtung 109 getrennt. Der zweite Transistor 100p kann im Wesentlichen die gleiche Konfiguration aufweisen, wobei das Kanalgebiet 104 und die Drain- und Sourcegebiete 111 unterschiedliche Dotierstoffe im Vergleich zu den entsprechenden Gebieten des Transistors 100n aufweisen.
  • Des weiteren umfasst das Halbleiterbauelement 150 eine erste Beschichtung oder Ätzstoppschicht 118 und eine zweite oder Kontaktätzstoppschicht 116, die über der ersten Ätzstoppschicht 118 gebildet ist. Die Kontaktätzstoppschicht 116 ist typischerweise aus Siliziumnitrid aufgebaut, die eine spezifische innere Verspannung aufweist, wohingegen die Ätzstoppschicht 118 aus einem anderen Material, etwa Siliziumdioxid hergestellt ist, das eine hohe Ätzselektivität in Bezug auf einen Ätzprozess zum Entfernen eines Teils der Schicht 116 besitzt, wie dies später beschrieben ist. Eine Dicke der Ätzstoppschicht 118, die als 118a bezeichnet ist, ist deutlich kleiner im Vergleich zu einer Dicke 116a der Kontaktätzstoppschicht, um mögliche nachteilige Auswirkungen der Ätzstoppschicht 118 in Bezug auf die Spannungsübertragungseffizienz von der Kontaktätzstoppschicht 116 in das Kanalgebiet des Transistors 100p zu reduzieren, wenn die Kontaktätzstopppschicht 118 so gebildet ist, dass sie eine Druckspannung aufweist. Ferner umfasst das Halbleiterbauelement 150 eine weitere Ätzstoppschicht 117, die auf der Kontaktätzstoppschicht gebildet ist, und die aus Siliziumdioxid hergestellt sein kann.
  • Ein typischer konventioneller Prozessablauf zur Herstellung des Halbleiterbauelements 150, wie es in 1a gezeigt ist, kann die folgenden Prozesse umfassen. Das Substrat 101 und die Transistoren 100n, 100p können gemäß gut etablierter Prozessverfahren hergestellt werden, zu denen beispielsweise gut etablierte Grabenisolationstechniken zur Herstellung der Isolationsstrukturen 120 gehören, an die sich eine Sequenz zur Bildung und Strukturierung eines Gateisolationsmaterials und eines Gateelektrodenmaterials mittels moderner Abscheide- und/oder Oxidations-, Photolithographie- und Ätztechniken anschließt. Danach können Implantationssequenzen und dazwischenliegend Abstandselementsfertigungsverfahren ausgeführt werden, um die entsprechenden Drain- und Sourcegebiete 111 mit den Erweiterungen 114 auf der Grundlage eines oder mehrerer Abstandselemente, etwa des Abstandselements 110, zu bilden. Schließlich werden die Metallsilizidgebiete 108 und 112 auf der Grundlage gut etablierter Prozesstechniken gebildet. Anschließend wird die erste Ätzstoppschicht 118 durch Abscheiden von Siliziumdioxid auf der Grundlage von beispielsweise einer plasmaunterstützten CVD (chemische Dampfabscheidung) hergestellt. Anschließend wird die Kontaktätzstoppschicht 116 beispielsweise in Form einer Siliziumnitridschicht abgeschieden, wobei die intrinsische Spannung der Schicht 116 eingestellt werden kann, indem ein oder mehrere der Abscheideparameter, etwa die Gasmischung, die Abscheiderate, die Temperatur und der Ionenbeschuss während des Abscheideprozesses gemäß bekannter Verfahren gesteuert werden. Beispielsweise kann eine kompressive Spannung bzw. Druckspannung bis zu ungefähr 1,5 GPa auf der Grundlage gut etablierter Prozessrezepte erhalten werden. Danach wird die Ätzstoppschicht 117 als eine Siliziumdioxidbeschichtung abgeschieden.
  • 1b zeigt schematisch das Bauelement 150 mit einer darauf ausgebildeten Lackmaske 140, wobei die Lackmaske 140 den Transistor 100p abdeckt, während der Transistor 100n und die entsprechenden Bereiche der Schichten 118, 116 und 117 freigelegt sind. Des weiteren wird ein Ätzprozess 160 angewendet, um die freiliegenden Bereiche der Schicht 117 und 116 zu entfernen. Zu diesem Zwecke kann der Ätzprozess 160 einen ersten Ätzschritt aufweisen, um durch die Ätzstoppschicht 117 auf der Grundlage eines nasschemischen Prozesses, beispielsweise mit verdünnter Flusssäure (HF) oder auf der Grundlage eines Plasmaätzprozesses, zu ätzen. Danach wird der Ätzprozess 160 auf der Grundlage einer Ätzchemie fortgesetzt, die ein gewünschtes hohes Maß an Selektivität in Bezug auf die Kontaktätzstoppschicht 116 und die Ätzstoppschicht 118 aufweist.
  • 1c zeigt schematisch das Halbleiterbauelement 150 nach dem Ende des Ätzprozesses 160 und nach dem Entfernen der Lackmaske 140. Ferner können Reinigungsprozesse ausgeführt sein, um Materialreste zu verringern, die von den vorhergehenden Prozessen stammen. Somit umfasst das Bauelement 150 die erste Ätzstoppschicht 118 über dem Transistor 100n, so dass ein unerwünschter Materialverlust oder eine Erosion der darunter liegenden Metallsilizidgebiete 108 und 112 während des vorhergehenden Abtragens des Schichtbereichs 117 effizient unterdrückt werden kann. Andererseits umfasst der zweite Transistor 100p den verbleibenden Bereich der Kontaktätzstoppschicht 116 mit der intrinsischen Druckspannung, wodurch eine entsprechende Druckverformung in dem Kanalgebiet 104 des Transistors 100p hervorgerufen wird.
  • 1d zeigt schematisch das Bauelement 150 in einer weiter fortgeschrittenen Fertigungsphase, wobei eine zweite Kontaktätzstoppschicht 119 über dem Bauelement gebildet ist, die eine intrinsische Zugspannung aufweist. Die zweite Kontaktätzstoppschicht 119 ist typischerweise aus Siliziumnitrid aufgebaut, das unter spezifizierten Prozessbedingungen gebildet ist, um damit die gewünschte Zugverformung darin herzustellen. Ferner weist das Halbleiterbauelement 150 darauf ausgebildet eine Lackmaske 170 auf, die den ersten Transistor 100n abdeckt und den zweiten Transistor 100p freilässt und damit auch die entsprechenden darüber ausgebildeten Schichten 119, 117, 116 und 118. Um nachteilige Auswirkungen der Druckspannung der zweiten Kontaktätzstoppschicht 119 auf den p-Kanaltransistor 100p zu reduzieren und um im Wesentliche identische Bedingungen während eines Kontaktätzvorganges in einem weiter fortgeschrittenen Fertigungsstadium zu erreichen, wobei die erste und die zweite Kontaktätzstoppschicht 116 und 119 als Ätzstoppschichten verwendet werden, wird das Bauelement 150 einem Ätzprozess 180 unterzogen, der so gestaltet ist, dass der Bereich der zweiten Kontaktätzstoppschicht 119, der nicht von der Lackmaske 170 bedeckt wird, entfernt wird. Da gut bekannte selektive Ätzrezepte zum Ätzen von Siliziumnitrid selektiv zu Siliziumioxid verfügbar sind, kann die zweite Kontaktätzstoppschicht 119, die über dem Transistor 100p gebildet ist, zuverlässig ohne übermäßigen Schaden an der ersten Kontaktätzstoppschicht 116 auf Grund der Anwesenheit der Ätzstoppschicht 117 entfernt werden. Somit kann der nicht entfernte Teil der Schicht 119 für eine Zugverformung in dem Transistor 100n sorgen, während die erste Kontaktätzstoppschicht 116 weiterhin für die gewünschte Druckverformung in dem Kanalgebiet des Transistors 100p sorgt.
  • Jedoch muss in äußerst größenreduzierten Transistorelementen der Spannungsübertragungsmechanismus äußerst effizient sein, um damit die gewünschte Druckverformung oder Zugverformung in den entsprechenden Kanalgebieten zu erreichen. Daher kann die verbleibende Ätzstoppschicht 118, die äußerst vorteilhaft bei der Vermeidung einer unerwünschten Metallsiliziderosion ist, jedoch deutlich die Spannungsübertragung in die entsprechenden Kanalgebiete verringern, wodurch die konventionelle Technik weniger effizient ist.
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die eine effektive Verformungstechnologie in den Kanalgebieten unterschiedlicher Transistortypen ermöglicht, indem unterschiedlich verspannte Kontaktätzstoppschichten vorgesehen werden, während zumindest ein Transistorelement während eines selektiven Ätzprozesses zum Entfernen eines unerwünschten Teils einer Kontaktätzstoppschicht geschützt ist, während der andere Transistor direkt eine entsprechende Kontaktätzstoppschicht ohne übermäßige Materialerosion in den Metallsilizidgebieten empfangen kann. Folglich kann insgesamt die Spannungsübertragung von den Kontaktätzstoppschichten zu den entsprechenden Kanalgebieten im Vergleich zu dem konventionellen Prozessablauf, wie er zuvor beschrieben ist, verbessert werden, während gleichzeitig ein hohes Maß an Bauteilintegrität in Bezug auf die Metallsiliziderosion beibehalten werden kann. Mit Bezug zu den 2a bis 2h und den 3a bis 3g werden nunmehr Verfahren, die den Ausführungsbeispielen der Patentanmeldung US 2003/0181005 A1 ähnlich sind, beschrieben, um das Verständnis der vorliegenden Erfindung zu erleichtern.
  • 2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 250 mit einem ersten Transistorelement 200n und einem zweiten Transistorelement 200p. Die Transistorelemente 200n, 200p können unterschiedliche Transistorarten repräsentieren, etwa einen n-Kanaltransistor und einen p-Kanaltransistor, oder Transistoren der gleichen oder unterschiedlichen Art, die an sehr verschiedenen Chippositionen oder Substratpositionen vorgesehen sind. Beispielsweise repräsentiert der Transistor 200n einen n-Kanaltransistor und der zweite Transistor 200p kann einen p-Kanaltransistor repräsentieren, die so ausgebildet sind, um ein komplementäres Transistorpaar zu bilden. Obwohl die Transistoren 200n und 200p sich voneinander in Größe, Leitfähigkeitsart, Position, Funktion und dergleichen unterscheiden können, sind der Einfachheit halber die Transistoren so gezeigt, dass sie im Wesentlichen die gleiche Konfiguration besitzen und entsprechende Komponenten der Transistoren 200n, 200p sind mit den gleichen Bezugszeichen belegt.
  • Das Halbleiterbauelement 250 umfasst ein Substrat 201 mit einer darauf ausgebildeten isolierenden Schicht 202, wenn ein SOI-Bauteil betrachtet wird, in Form einer vergrabenen Siliziumdioxidschicht, einer Siliziumnitridschicht, und dergleichen, woran sich eine kristalline Halbleiterschicht 203 anschließt, die einen beträchtlichen Anteil an Silizium aufweisen kann und damit auch als eine siliziumbasierte Schicht bezeichnet wird, da die große Mehrheit an integrierten Schaltungen mit komplexen Logikschaltungen auf der Basis von Silizium hergestellt ist. Es sollte jedoch beachtet werden, dass die Halbleiterschicht 203 aus einem beliebigen geeigneten Halbleitermaterial entsprechend den Entwurfserfordernissen hergestellt sein kann. In anderen Fällen repräsentiert das Substrat 201 ein Vollsubstrat ohne die isolierende Schicht 202. Der erste und der zweite Transistor 200n, 200p können voneinander durch eine Isolationsstruktur 220 getrennt sein, die beispielsweise in Form einer flachen Grabenisolation vorgesehen sein kann. Der erste und der zweite Transistor 200n, 200p umfassen ferner eine Gateelektrodenstruktur 205 mit einem Halbleiterbereich 206, etwa einem Polysiliziumbereich, und einen metallenthaltenden Bereich 208, der beispielsweise in Form eines Metallsilizids vorgesehen sein kann. Die Gateelektrodenstruktur 205 umfasst ferner eine Gateisolationsschicht 207, die die Gateelektrodenstruktur 205 von einem Kanalgebiet 204 trennt, das wiederum lateral geeignet dotierte Source- und Draingebiete 211 trennt, die entsprechende Erweiterungsgebiete 214 enthalten können, wobei Metallsilizidgebiete 212 in den Drain- und Sourcegebieten 211 ausgebildet sein können. Eine Abstandselementsstruktur 210 ist benachbart zu den Seitenwänden der Gateelektrodenstruktur 205 ausgebildet und kann eine oder mehrere Beschichtungen 209 aufweisen.
  • Der zweite Transistor 200p kann im Wesentlichen die gleiche Konfiguration aufweisen, wobei das Kanalgebiet 204 und die Drain- und Sourcegebiete 211 unterschiedliche Dotierstoffe im Vergleich zu den entsprechenden Gebieten des Transistors 200n aufweisen können, wenn der erste und der zweite Transistor 200n, 200p Transistorelemente unterschiedlicher Leitfähigkeitsart repräsentieren.
  • Ein typischer Prozessablauf zur Herstellung des Halbleiterbauelements 250, wie es in 2a gezeigt ist, kann im Wesentlichen die gleichen Prozesse umfassen, wie sie zuvor mit Bezug zu 1a beschrieben sind und daher können diese gemäß gut etablierter Prozessverfahren gebildet werden, die hierin nicht im Detail beschrieben sind, um nicht unnötig die Prinzipien der vorliegenden Erfindung zu verdunkeln.
  • 2b zeigt schematisch das Halbleiterbauelement 250 in einer weiter fortgeschrittenen Fertigungsphase. Eine erste Ätzstoppschicht 218 ist auf dem ersten und zweiten Transistor 200n, 200p gebildet und ferner ist eine Lackmaske 240 vorgesehen, die den ersten Transistor 200n abdeckt, während der zweite Transistor 200p, d. h. der exponierte Teil der darauf ausgebildeten ersten Ätzstoppschicht 218, freiliegend bleibt. Wie zuvor mit Bezug zu der ersten Ätzstoppschicht 118 (siehe 1a) erläutert ist, können beliebige geeignete Abscheideverfahren, etwa die plasmaunterstützte CVD, eingesetzt werden, um die erste Ätzstoppschicht 218 mit einer geeigneten Dicke und Materialzusammensetzung zu bilden, so dass diese eine moderat hohe Ätzselektivität zu einer Konaktätzstoppschicht besitzt, die noch auf dem Bereich der ersten Ätzstoppschicht, der von der Lackmaske 240 bedeckt ist, herzustellen ist. In anschaulichen Ausführungsformen kann die erste Ätzstoppschicht 218 aus Siliziumdioxid mit einer Dicke von ungefähr 5 bis 30 nm gebildet sein. In anderen Fällen können Siliziumoxinitrid und andere Materialzusammensetzungen verwendet werden, solange eine ausreichende Ätzselektivität in Bezug auf das Material der nachfolgend gebildeten Kontaktätzstoppschicht erreicht wird. Die Lackmaske 240 kann auf der Grundlage einer Lithographiemaske gebildet werden, wie sie auch für die Herstellung entsprechender Drain- und Sourcegebiete für den ersten und den zweiten Transistor 200n, 200p angewendet wird, so dass kein zusätzlicher Entwurfsaufwand erforderlich ist. Das Bauelement 250 wird einem Ätzprozess 260 zum selektiven Entfernen des freiliegenden Bereichs der ersten Ätzstoppschicht 218 unterzogen. Beispielsweise können gut etablierte nasschemische oder Trockenätzverfahren eingesetzt werden, wobei eine moderat hohe Ätzrate erreicht wird, die in Verbindung mit der reduzierten Schichtdicke der ersten Ätzstoppschicht 218 für eine hohe Ätzselektivität in Bezug auf die darunter liegenden Metallsilizidgebiete 208 und 212 bereitstellen können, wodurch eine Materialerosion auf einem sehr geringen Niveau gehalten wird. Beispielsweise kann der nasschemische Ätzprozess auf der Basis verdünnter Flusssäure angewendet werden, wenn die erste Ätzstoppschicht 218 aus Siliziumdioxid aufgebaut ist. Da die erste Ätzstoppschicht 218 äußerst gleichförmig in dieser Phase der Herstellung ist, verläuft der Ätzprozess 260 ebenso äußerst gleichförmig, wodurch ebenso zu einem reduzierten Materialverlust in den Gebieten 208 und 212 beigetragen wird. Danach wird die Lackmaske 240 entfernt und es können Reinigungsprozesse aufgeführt werden, um Kontaminationsstoffe und Materialreste von dem freigelegten Transistor 200p zu entfernen, bevor eine Kontaktätzstoppschicht abgeschieden wird.
  • 2c zeigt schematisch das Bauelement 250 in einer weiter fortgeschrittenen Fertigungsphase, in der eine erste Kontaktätzstoppschicht 216 über dem ersten und dem zweiten Transistor 200n, 200p und eine zusätzliche zweite Ätzstoppschicht 217 auf der ersten Kontaktstoppschicht 216 gebildet ist. z. B. sind die erste Kontaktätzstoppschicht 216 und die Ätzstoppschicht 218 aus unterschiedlichen Materialien hergestellt, so dass diese ein gewünschtes hohes Maß an Ätzselektivität in Bezug auf einen Ätzprozess zeigen, der später beschrieben wird. In einer Ausführungsform ist die erste Kontaktätzstoppschicht 216 aus Siliziumnitrid aufgebaut, während die erste Ätzstoppschicht 218 aus Siliziumdioxid aufgebaut ist. Ferner besitzt die erste Kontaktätzstoppschicht 216 eine spezifizierte intrinsische Spannung oder eine spezifizierte Art einer Spannung, d. h. kompressiv oder ziehend, die in geeigneter Weise ausgewählt wird, um ein gewünschtes Maß an Verformung in dem Kanalgebiet 204 des zweiten Transistors 200p zu erzeugen. Beispielsweise kann die Kompaktätzstoppschicht 216 eine spezifizierte Druckspannung aufweisen, wenn der zweite Transistor 200p einen p-Kanaltransistor repräsentiert. Wie gezeigt ist, ist eine Dicke 218a der ersten Ätzstoppschicht 218 kleiner als eine Dicke 216a der ersten Kompaktätzstoppschicht 216, wobei die Dicke ausreichend ist, um im Wesentlichen eine Materialerosion während eines nachfolgenden Ätzprozesses zu vermeiden oder zu mindest deutlich zu reduzieren, wobei dennoch eine moderat hohe Effizienz der Spannungsübertragung gewährleistet ist. Beispielsweise kann die Dicke 216a im Bereich von ungefähr 20 bis 80 nm für äußerst größenreduzierte Halbleiterbauelemente mit einer Gatelänge, d. h. in 2a die horizontale Abmessung der Gateelektrode 206, von ungefähr 100 nm oder weniger betragen. z. B. liegt die Gatelänge der Transistoren 200n, 200p bei ungefähr 50 nm oder sogar weniger, so dass ein hohes Maß an Integrität der Metallsilizidgebiete 208, 212 sowie eine effiziente Spannungstragung ein wichtiger Faktor sind. Es sollte beachtet werden, dass eine beliebige geeignete Materialkombination für die Schichten 218, 216 verwendet werden kann, solange eine gewünschte Ätzselektivität erreicht wird, während dennoch die gewünschte Größe an intrinsischer Spannung bereitgestellt wird. Beispielsweise können amorpher Kohlenstoff, Siliziumkarbid und dergleichen in Verbindung mit Siliziumdioxid und/oder Siliziumnitrid angewendet werden, um damit eine geeignete spannungserzeugende Kontaktätzstoppschicht in Verbindung mit einer darunter liegenden Ätzstoppschicht bereitzustellen.
  • Die zweite Ätzstoppschicht 217, die über der ersten Kontaktätzstoppschicht 216 ausgebildet ist, kann aus einem beliebigen geeigneten Material aufgebaut sein, das eine gewünschte hohe Ätzselektivität zu einer weiteren Kontaktätzstoppschicht besitzt, die noch zu bilden ist, wie dies später beschrieben ist. In anschaulichen Ausführungsformen kann die zweite Ätzstoppschicht 217 aus Siliziumdioxid, Siliziumnitrid und dergleichen aufgebaut sein, abhängig von dem für die nachfolgend gebildete Kontaktätzstoppschicht verwendeten Material.
  • 2d zeigt schematisch das Halbleiterbauelement 250 in einem weiter fortgeschrittenen Herstellungsstadium. Eine weitere Lackmaske 241 ist über dem Bauelement 250 ausgebildet, um damit das erste Transistorelement 200n freizulegen, d. h. die Schichtbereiche, die darauf ausgebildet sind, während das zweite Transistorelement 200p, d.h., die darauf ausgebildeten Schichtbereiche, abgedeckt sind. Ferner unterliegt das Bauelement 250 einem weiteren Ätzprozess 261, der als ein beliebig geeigneter Ätzprozess gestaltet ist, der auch andere Ätzschritte, nasschemische Ätzschritte oder trockenchemische Ätzschritte zum effizienten Entfernen des freiliegenden Bereichs der Schicht 217 vor dem eigentlichen Hauptätzschritt zum Entfernen des freigelegten Bereichs der Ätzkontaktstoppschicht 216 beinhalten kann. Geeignete Ätzrezepte sind im Stand der Technik gut bekannt und können zum Entfernen der Schicht 216 verwendet werden, während der Prozess 261 auf der Grundlage der Ätzstoppschicht 218 gesteuert werden kann, wodurch eine unerwünschte Materialerosion in den empfindlichen Metallsilizidgebieten 208 und 212 vermieden wird.
  • 2e zeigt schematisch das Halbleiterbauelement 250 mit einer darauf ausgebildeten zweiten Kontaktätzstoppschicht 219, die so ausgebildet ist, dass diese eine spezifizierte zweite Art an intrinsischer Spannung, beispielsweise eine Zugspannung, aufweist, wenn der erste Transistor 200n einen n-Kanaltransistor repräsentiert. Hinsichtlich der Materialzusammensetzung der zweiten Ätzkontaktstoppschicht 219 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu der Schicht 216 erläutert sind, wobei vorteilhafterweise beide Schichten 216 und 219 aus einem Material hergestellt sind, das im Wesentlichen die gleichen Ätzeigenschaften im Hinblick auf ein Zwischenschichtdielektrikumsmaterial aufweist, das über den Schicht 216 und 219 später gebildet wird. In dem Beispiel kann die zweite Kontaktätzstoppschicht 219 in Form einer Siliziumnitridschicht vorgesehen werden, die durch plasmaunterstütztes CVD auf der Grundlage von Prozessparametern gebildet wurde, um damit gewünschte Art und Größe der intrinsischen Verspannung zu bilden. Wie zuvor erläutert sind, sind entsprechende Rezepte für das Abscheiden von Siliziumnitrid mit einer intrinsischen Spannung im Bereich von 1,5 GPa an Druckspannung bis ungefähr 1,5 GPa an Zugspannung im Stand der Technik gut etabliert.
  • 2f zeigt schematisch das Bauelement 250 in einem weiter fortgeschrittenen Herstellungsstadium, wobei eine Lackmaske 242 über dem Bauteil 250 ausgebildet ist, um damit das erste Transistorelement 200n abzudecken, wobei das zweite Transistorelement 200p, d. h. die darauf ausgebildeten Schichtbereiche, freigelegt sind. Ferner unterliegt das Bauelement 250 einem Ätzprozess 262, der ein plasmabasierter Ätzprozess sein kann, um den freiliegenden Bereich der zweiten Kontaktätzstoppschicht 219 zu entfernen. Auf Grund des Vorsehen der zweiten Ätzstoppschicht 217, kann der Ätzprozess 262 zuverlässig gesteuert werden, wobei gut etablierte Prozessrezepte angewendet werden können, um in zuverlässiger Weise den Ätzprozess 262 auf oder innerhalb der Ätzstoppschicht 217 anzuhalten. Danach kann die Lackmaske 242 entfernt werden.
  • 2g zeigt schematisch das Halbleiterbauelement 250 nach dem Ende der zuvor beschriebenen Prozesssequenz. Folglich ist der zweite Transistor 200p, der in dem Beispiel einen p-Kanaltransistor repräsentiert, direkt mit der ersten Kontaktätzstopschicht 216 in Berührung, wodurch ein verbesserter Spannungsübertragungsme chanismus in das entsprechende Kanalgebiet 204 erreicht wird, um darin eine Druckverformung zu erzeugen. Der erste Transistor 200n, der in diesem Beispiel einen n-Kanaltransistor repräsentiert, weist darüber ausgebildet die zweite Kontaktätzstoppschicht 219 auf, die eine Zugspannung aufweist, wobei die erste Ätzstoppschicht 218 zwischen sensitiven Bauteilbereichen ausgebildet ist, etwa den Metallsilizidgebieten 208 und 212, wodurch eine unerwünschte Materialerosion während des zuvor durchgeführten Ätzprozesses 261 (siehe 2d) reduziert wird. Somit kann ein äußerst effizienter Spannungsübertragungsmechanismus in Verbindung mit einem hohen Maß an Bauteilintegrität erreicht werden. Danach kann der Fertigungsprozess gemäß gut etablierter Verfahren fortgesetzt werden, um ein Zwischenschichtdielektrikumsmaterial und entsprechende Kontaktöffnungen darin auszubilden.
  • 2h zeigt schematisch das Halbleiterbauelement 250 mit einem Zwischenschichtdielektrikum 221, das über der ersten und der zweiten Kontaktätzstoppschicht 216, 219 gebildet ist, wodurch ein erster dielektrischer Schichtstapel gebildet wird, und mit Kontaktbereichen 222, die in dem Zwischenschichtdielektrikum 221 und den Kontaktätzstoppschichten 219, 216 und der Ätzstoppschicht 218 ausgebildet sind, die damit einen zweiten dielektrischen Schichtstapel in dem ersten Transistorelement 200n bilden.
  • Ein typischer Prozessablauf zur Herstellung des Bauelements 250, wie es in 2h gezeigt ist, kann die folgenden Prozesse umfassen. Das Zwischenschichtdielektrikum 221 kann in Form von Siliziumdioxid auf der Grundlage von Abscheideverfahren, etwa plasmaunterstütztem CVD aus TEOS und/oder mittels superatmosphärischem CVD auf der Grundlage von TEOS und/oder einem CVD mit Unterstützung eines hochdichten Plasmas abgeschieden werden, um eine Siliziumdioxidschicht zu bilden, die zuverlässig den ersten und den zweiten Transistor 200n, 200p umschließt. Danach kann die Oberfläche des Zwischenschichtdielektrikums 221 beispielsweise durch chemisch-mechanisches Polieren und dergleichen eingeebnet werden, und entsprechende Kontaktöffnungen 222 können dann auf der Grundlage gut etablierter Ätzrezepte hergestellt werden. Zu diesem Zweck kann eine selektive anisotrope Ätzchemie angewendet werden, um durch das Zwischenschichtdielektrikum 221 auf der Grundlage einer entsprechend gestalteten Lackmaske (nicht gezeigt) zu ätzen, wobei die zweite Kontaktätzstoppschicht 219 für den Transistor 200n und die erste Konaktätzstoppschicht 216 für den Transistor 200p zuverlässig die Ätzfront an den Gateelektroden 205 und nachfolgend an den Drain- und Sourcegebieten 211 anhalten. Da nach kann die Ätzchemie geändert werden, um die Materialien der entsprechenden Kontaktätzstoppschichten 219, 216 zu entfernen, wobei nicht notwendigerweise ein hohes Maß an Selektivität zu der darunter liegenden Ätzstoppschicht 218 in dem ersten Transistor 200n erforderlich ist. Nach dem Ende des Ätzprozesses können die Öffnungen 222 mit einem geeigneten leitenden Material auf der Grundlage gut etablierter Prozessrezepte gefüllt werden.
  • Während in den 2a2h in einem speziellen Beispiel der Prozess für das Bauelement 250 so beschrieben ist, dass dieses einen p-Kanaltransistor mit einem verbesserten Leistungsverhalten auf Grund eines verbesserten Spannungsübertragungsmechanismus aufweist, während der entsprechende n-Kanaltransistor eine verbesserte Integrität des Metallsilizids zeigt, wird mit Bezug zu den 3a bis 3g ein entsprechender Prozessablauf dargestellt, in welchem das Leistungsverhalten eines n-Kanaltransistors verbessert wird, indem eine Kontaktätzstoppschicht direkt darauf angeordnet wird, die eine Zugspannung aufweist. In den 3a bis 3g werden die gleichen Bezugszeichen verwendet, um die gleichen Komponenten zu beschreiben, mit Ausnahme einer führenden „3" anstelle einer führenden „2", und daher wird eine detaillierte Beschreibung dieser Komponenten weggelassen.
  • In 3a umfasst damit das Halbleiterbauelement 350 den p-Kanaltransistor 300p und den n-Kanaltransistor 300n, die gemäß den gleichen Prozessen hergestellt sein können, wie sie zuvor beschrieben sind.
  • 3b zeigt das Bauelement 350 während des selektiven Entfernens der ersten Ätzstoppschicht 318 über dem n-Kanaltransistor 300n.
  • 3c zeigt schematisch das Bauelement 350 mit der ersten Kontaktätzstoppschicht 316, wobei im Gegensatz zu dem vorhergehenden Beispiel, die Schicht 316 eine intrinsische Zugspannung aufweisen kann, um damit eine entsprechende Zugverformung in den n-Kanaltransistor 300n zu erzeugen.
  • 3d zeigt schematisch das selektive Entfernen des Teils der Schicht 316 mit der Zugspannung des p-Kanaltransistors 300p und das Entfernen der Schicht 317.
  • 3e zeigt schematisch das Halbleiterbauelement 350 mit der darauf ausgebildeten zweiten Kontaktätzstoppschicht 319, die nunmehr eine Druckspannung aufweisen kann.
  • In 3f unterliegt das Bauelement 350 dem plasmabasierten Ätzprozess 362 zum Entfernen des freigelegten Bereichs der Schicht 319 mit der Druckspannung.
  • 3d zeigt schließlich das Bauelement 350, wobei der p-Kanaltransistor 300p darauf ausgebildet den Schichtbereich 319 mit der Druckspannung aufweist, während der n-Kanaltransistor 300n die Kontaktätzstoppschicht 316 mit der Zugspannung direkt darauf ausgebildet aufweist, um damit das Leistungsverhalten des Transistors 300n zu verbessern.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine alternative Technologie, die das Erzeugen einer unterschiedlichen Verformung in verschiedenen Transistorelementen ermöglicht, während im Wesentlichen die zuvor genannten Probleme vermieden oder zumindest deren Auswirkungen reduziert werden.
  • Im Allgemeinen richtet sich die vorliegende Erfindung an eine Technik, die das Erzeugen einer gewünschten Verformung in den Kanalgebieten von Transistorelementen ermöglicht, indem unterschiedliche spannungshervorrufende Kontaktätzstoppschichten über den entsprechenden Transistorelementen vorgesehen werden, wobei ein hohes Maß an Integrität der Metallsilizidgebiete beibehalten wird, während dennoch ein verbesserter Spannungstransfermechanismus bereitgestellt wird, indem zumindest ein Transistor direkt mit der entsprechenden Kontaktätzstoppschicht in Kontakt ist.
  • Die Aufgabe der vorliegenden Erfindung wird durch ein Verfahren gemäß dem Anspruch 1 gelöst.
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlich aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a bis 1d schematisch Querschnittsansichten eines typischen konventionellen Halbleiterbauelements mit einem komplementären Transistorpaar während diverser Fertigungsphasen zeigen, wobei die Verformung in den entsprechenden Kanalgebieten unterschiedlich erzeugt wird, indem entsprechende Kontaktätzstoppschichten mit unterschiedlicher intrinsischer Spannung gebildet werden;
  • 2a bis 2h schematisch Querschnittsansichten eines Halbleiterbauelements mit zwei Transistorelementen in diversen Fertigungsphasen zeigen, wobei unterschiedlich verformte Kanalgebiete ohne übermäßige Beschädigung von Metallsilizidgebieten gebildet werden, während ein äußerst effizienter Spannungsübertragungsmechanismus bereitgestellt wird;
  • 3a bis 3g schematisch Querschnittsansichten eines Halbleiterbauelements während diverser Fertigungsphasen zeigen;
  • 4a bis 4e schematisch Querschnittsansichten eines Halbleiterbauelements zeigen, in welchem ein äußerst effizienter Spannungsübertragungsmechanismus sowohl für n- als auch für p-Transistoren gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung bereitgestellt wird.
  • Es sollte auch beachtet werden, dass, obwohl die vorliegende Erfindung besonders vorteilhaft für Transistorelemente ohne weitere zusätzliche spannungsinduzierenden Komponenten ist, etwa zusätzliche Epitaxieschichten, die in oder neben den entsprechenden Kanalgebieten ausgebildet sind, die vorliegende Erfindung auch mit derartigen zusätzlichen verformungserzeugenden Techniken kombiniert werden kann. Es sollte ferner beachtet werden, dass in der folgenden Beschreibung anschaulicher Ausführungsformen auf Transistorelemente Bezug genommen wird, die in Form von SOI-Bauelementen mit konventioneller Architektur, d. h. ohne erhöhte Drain- und Sourcegebiete bereitgestellt werden. Wie aus dem Folgenden hervorgehen wird, kann die vorliegende Erfindung auch auf Transistorelemente angewendet werden, die auf Halbleitervollsubstraten oder SOI-Substraten gebildet sind und die Erfindung kann auch vorteilhaft auf Transistorarchitekturen mit erhöhten Drain- und Sourcegebieten angewendet werden.
  • Mit Bezug zu den 4a bis 4g werden anschauliche Ausführungsformen der vorliegenden Erfindung detailliert beschrieben, wobei ein äußerst effizienter Spannungstransfermechanismus für beide Arten an Transistoren vorgesehen werden kann, wobei dennoch ein hohes Maß an Metallsilizidintegrität beibehalten wird.
  • In 4a umfasst das Halbleiterbauelement 450 zwei Transistorelemente 400n, 400p, die im Wesentlichen den gleichen Aufbau aufweisen können, wie dies zuvor mit Bezug zu den Transistorelementen 100n, 100p, 200n, 200p und 300n, 300p beschrieben ist, und daher wird eine detaillierte Beschreibung der entsprechenden Komponenten weggelassen, wobei beachtet werden sollte, dass die entsprechenden Komponenten mit den gleichen Bezugszeichen belegt sind, mit Ausnahme einer führenden „4" anstelle einer führenden „3, 2, 1". Anders als in den zuvor beschriebenen Beispielen umfasst das Halbleiterbauelement 450 eine Beschichtung 428, die auf dem ersten und dem zweiten Transistor 400n; 400p gebildet ist, wobei die Beschichtung 428 eine erste Art Spannung, beispielsweise eine Zugspannung oder eine Druckspannung, abhängig von den Prozesserfordernissen, aufweist. Die Beschichtung 428 kann beispielsweise aus Siliziumnitrid mit einer Dicke von ungefähr 5 bis 50 nm und mit einer gewünschten Größe der Spannung hergestellt sein. Auf der Beschichtung 428 ist eine erste Ätzstoppschicht 418 ausgebildet, die ähnlich sein kann wie die Ätzstoppschichten 118, 218 und 318, wie sie zuvor beschrieben sind. Beispielsweise kann die Ätzstoppschicht 418 aus Siliziumdioxid mit einer Dicke im Bereich von 5 bis 30 nm aufgebaut sein. Die Beschichtung 428 und die Ätzstoppschicht 418 können gemäß gut etablierter Prozessrezepte hergestellt werden, wie dies auch zuvor mit Bezug zu den Ätzstoppschichten und den Kontaktätzstoppschichten beschrieben ist.
  • 4b zeigt schematisch das Halbleiterbauelement 450 in einem weiter fortgeschrittenen Herstellungsstadium, in welchem ein Bereich der Beschichtung 428 und ein Teil der ersten Ätzstoppschicht 418 selektiv über dem zweiten Transistor 400p auf der Grundlage eines Ätzprozesses 460 und einer geeignet gestalteten Ätzmaske 440 entfernt werden. Der Ätzprozess 460 kann als ein zweistufiger Prozess zum selektiven Entfernen der Schicht 418, beispielsweise auf der Grundlage einer verdünnten Flusssäure, gestaltet sein, wenn die Schicht 418 aus Siliziumdioxid aufgebaut ist, woran sich ein selektiver Ätzprozess zum Entfernen der Beschichtung 428 anschließt. Auf Grund der reduzierten Dicke der Beschichtung 428 und der Möglichkeit des Anwendens äußerst selektiver nasschemischer Ätzrezepte trägt das Entfernen des Schichtbereichs 428 nicht übermäßig zu einer Materialbeeinträchtigung in den entsprechenden Metallsilizidgebieten 408 und 412 bei, ähnlich wie dies in den zuvor beschriebenen Ausführungsformen im Hinblick auf den entsprechenden Ätzprozess 260 und 360 der Fall ist.
  • 4c zeigt schematisch das Bauelement 450 nach der Herstellung einer ersten Kontaktätzstoppschicht 416 mit einer spezifizierten zweiten Art an innerer Spannung, die sich von der ersten Art an innerer Spannung, die durch die Beschichtung 428 hervorgerufen wird, unterscheidet. Beispielsweise kann die Beschichtung 428 eine innere Zugspannung aufweisen, während die erste Kontaktätzstoppschicht 416 eine Druckspannung aufweisen kann, wenn das zweite Transistorelement 400p einen p-Kanaltransistor repräsentiert. In anderen Fällen kann die Beschichtung 428 eine Druckspannung enthalten und die Kontaktätzstoppschicht 416 kann eine Zugspannung aufweisen, wenn der erste Transistor 400p einen n-Kanaltransistor repräsentiert. Hinsichtlich der Ausbildung der Schichten 416 und einer entsprechenden Ätzstoppschicht 417 gelten die gleichen Kriterien, wie sie zuvor in Bezug auf die entsprechenden Komponenten beschrieben sind.
  • 4d zeigt schematisch das Bauelement 450 während eines Ätzprozesses 461 auf der Grundlage einer entsprechenden Lackmaske 441 zum Entfernen eines Teils der ersten Kontaktätzstoppschicht 416 über dem ersten Transistor 400n. Dabei liefert die Ätzstoppschicht 418 einen zuverlässigen Stopp für den Ätzprozess 461, wie dies zuvor auch beschrieben ist.
  • 4e zeigt schematisch das Bauelement 450 während eines weiteren Ätzprozesses 461a, der so gestaltet ist, das der freiliegende Bereich der ersten Ätzstoppschicht 418 auf der Grundlage eines beliebigen geeigneten und gut etablierten Rezepts enffernt wird, wobei das Rezept auf einem nasschemischen oder einem plasmabasierten Prozess beruhen kann. Somit kann die Beschichtung 428 im Wesentlichen vollständig durch den Ätzprozess 461a freigelegt werden, wobei ein hohes Maß an Ätzselektivität erreicht werden kann, um damit eine unerwünschte Materialbeeinträchtigung der darunter liegenden Metallsilizidgebiete 408 und 412 zu vermeiden oder deutlich zu reduzieren. Danach kann die Lackmaske 441 enffernt werden, wobei vorteilhafterweise eine Materialerosion, die möglicherweise durch Lackentfernungsprozesse hervorgerufen werden kann, zuverlässig auf Grund des Vorhandenseins der Beschichtung 428 unterdrückt werden kann.
  • 4f zeigt schematisch das Halbleiterbauelement 450 mit einer darauf ausgebildeten zweiten Kontaktätzstoppschicht 419, die die gleiche Art an intrinsischer Spannung wie die Beschichtung 428 aufweist. In einer anschaulichen Ausführungsform wird die zweite Kontaktätzstoppschicht 419 aus dem gleichen Material wie die Beschichtung 428 hergestellt, so dass beide Schichten in Kombination als die zweite Kontaktätzstoppschicht in der nachfolgenden Bearbeitungssequenz dienen. Für diesen Zweck kann die Schicht 419 auf der Grundlage gut etablierter Rezepte abgeschieden werden, wobei die Schichtdicke an die Dicke der Beschichtung 428 angepasst werden kann, um damit in Kombination eine Solldicke für die zweite Kontaktätzstoppschicht im Wesentlichen zu erreichen.
  • 4g zeigt schematisch das Bauelement 450 während eines Ätzprozesses 462 auf der Grundlage einer Lackmaske 442, um einen Teil der zweiten Kontaktätzstoppschicht 419 über dem zweiten Transistor 400p zu entfernen.
  • Folglich sind der erste Transistor 400n und der zweite Transistor 400p direkt mit den entsprechenden verformungserzeugenden Schichten in Kontakt, wodurch der Spannungsübertragungsmechanismus für beide Transistoren deutlich verbessert wird. Ferner wird auf Grund der zuvor beschriebenen Prozesssequenz ein hohes Maß an Metallsilizidintegrität beibehalten, wodurch zusätzlich zu einem verbesserten Transistorverhalten beigetragen wird, insbesondere wenn äußerste größenreduzierte Transisistorstrukturen betrachtet werden.
  • Anschließend kann der Herstellungsprozess, wie in den 2g und 2h beschrieben, fortgesetzt werden.
  • Es gilt also: Die vorliegende Erfindung stellt eine verbesserte Technik zum Erzeugen einer unterschiedlichen Verformung in unterschiedlichen Transistorarten auf der Grundlage entsprechend gestalteter Kontaktätzstoppschichtstapel bereit, wobei ein hohes Maß an Metallsilizidintegrität erreicht werden kann. Zu diesem Zweck wird eine Opferätzstoppschicht gebildet und diese wird von einem oder beiden Transistoren entfernt, um damit einen direkten Kontakt der verformungserzeugenden Schicht zumindest in einem Transistor zu ermöglichen, wobei in einer anschaulichen Ausführungsform die Opferätzstoppschicht vollständig entfernt werden kann, wodurch ein deutlich verbesserter Spannungsübertragungsmechanismus bereitgestellt wird.

Claims (7)

  1. Verfahren mit: selektivem Bilden einer Beschichtung (428) mit einer ersten Art intrinsischer Spannung auf einem ersten Transistorelement (400N), während ein zweites Transistorelement (400P) freigelegt bleibt; selektives Bilden einer ersten Ätzstoppschicht (418) auf der Beschichtung (428), während das zweite Transistorelement (400P) freigelegt bleibt, wobei die Ätzstoppschicht (418) eine Ätzselektivität zur Beschichtung (428) aufweist; Bilden einer ersten Kontaktätzstoppschicht (416) über dem ersten und dem zweiten Transistorelement (400P), wobei die erste Kontaktätzstoppschicht (416) eine zweite Art einer intrinsischen Spannung, die sich von der ersten Art unterscheidet, aufweist; selektives Entfernen eines Bereichs der ersten Kontaktätzstoppschicht (416), der über dem ersten Transistorelement (400N) ausgebildet ist, unter Anwendung der ersten Ätzstoppschicht (418) als einen Ätzstopp; Entfernen der ersten Ätzstoppschicht (418) unter Ausnutzung der Ätzselektivität zur Beschichtung (428); Bilden einer zweiten Kontaktätzstoppschicht (419) über dem ersten Transistorelement (400N), wobei die zweite Kontaktätzstoppschicht (419) die erste Art intrinsischer Spannung aufweist; und Ausführen eines Kontaktätzvorganges, wobei die erste Kontaktätzstoppschicht (416) und die zweite Kontaktätzstoppschicht (419) als Ätzstopp dienen.
  2. Verfahren nach Anspruch 1, das ferner umfasst: Bilden einer zweiten Ätzstoppschicht (417) vor dem Bilden der zweiten Kontaktätzstoppschicht (419) und wobei Bilden einer zweiten Kontaktätzstoppschicht (419) über dem ersten Transistorelement (400N) Bilden einer zweiten Kontaktätzstoppschicht (419) über dem ersten und dem zweiten Transistor element und selektives Entfernen eines Bereichs der zweiten Kontaktätzstoppschicht (419) über dem zweiten Transistorelement unter Verwenden der zweiten Ätzstoppschicht (417) als ein Ätzstopp umfasst.
  3. Verfahren nach Anspruch 1, wobei selektives Bilden der Beschichtung (428) und der ersten Ätzstoppschicht (418) umfasst: Abscheiden der Beschichtung (428) mit der ersten Art intrinsischer Spannung, Abscheiden der ersten Ätzstoppschicht (418) auf der Beschichtung (428), Bilden einer Maskenschicht, die das erste Transistorelement (400N) bedeckt und das zweite Transistorelement (400P) freiliegend lässt und Entfernen eines nicht maskierten Bereichs der Beschichtung (428) und der ersten Ätzstoppschicht (418).
  4. Verfahren nach Anspruch 1, wobei das erste Transistorelement (400N) ein p-Kanaltransistor und das zweite Transistorelement (400P) ein n-Kanaltransistor ist.
  5. Verfahren nach Anspruch 4, wobei die erste Art intrinsischer Spannung eine Druckspannung ist.
  6. Verfahren nach Anspruch 1, wobei das erste Transistorelement (400N) ein n-Kanaltransistor und das zweite Transistorelement (400P) ein p-Kanaltransistor ist.
  7. Verfahren nach Anspruch 6, wobei die erste Art intrinsischer Spannung eine Zugspannung ist.
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Publication number Priority date Publication date Assignee Title
US7541234B2 (en) * 2005-11-03 2009-06-02 Samsung Electronics Co., Ltd. Methods of fabricating integrated circuit transistors by simultaneously removing a photoresist layer and a carbon-containing layer on different active areas
US8178436B2 (en) * 2006-12-21 2012-05-15 Intel Corporation Adhesion and electromigration performance at an interface between a dielectric and metal
DE102007004824A1 (de) 2007-01-31 2008-08-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Verspannungsübertragung in einem Zwischenschichtdielektrikum durch Verwendung einer zusätzlichen Verspannungsschicht über einer Schicht mit dualer Verspannung in einem Halbleiterbauelement
DE102007030058B3 (de) * 2007-06-29 2008-12-24 Advanced Micro Devices, Inc., Sunnyvale Technik zur Herstellung eines dielektrischen Zwischenschichtmaterials mit erhöhter Zuverlässigkeit über einer Struktur, die dichtliegende Leitungen aufweist
JP5309619B2 (ja) 2008-03-07 2013-10-09 ソニー株式会社 半導体装置およびその製造方法
DE102008021565B4 (de) * 2008-04-30 2012-07-12 Advanced Micro Devices, Inc. Verfahren zum selektiven Entfernen eines Abstandshalters in einem dualen Verspannungsschichtverfahren
CN102376644A (zh) * 2010-08-19 2012-03-14 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN103545188B (zh) * 2012-07-13 2017-03-08 中国科学院微电子研究所 半导体器件制造方法
US9209174B2 (en) * 2013-02-15 2015-12-08 Globalfoundries Inc. Circuit element including a layer of a stress-creating material providing a variable stress and method for the formation thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030181005A1 (en) * 2002-03-19 2003-09-25 Kiyota Hachimine Semiconductor device and a method of manufacturing the same
US20050214998A1 (en) * 2004-03-26 2005-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Local stress control for CMOS performance enhancement
DE102004052578A1 (de) * 2004-10-29 2006-05-11 Advanced Micro Devices, Inc., Sunnyvale Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6575172B1 (en) * 2000-09-26 2003-06-10 Marion Crosby Disposable nail polish removal pad with handle
US6573172B1 (en) 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US7022561B2 (en) * 2002-12-02 2006-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device
US8008724B2 (en) * 2003-10-30 2011-08-30 International Business Machines Corporation Structure and method to enhance both nFET and pFET performance using different kinds of stressed layers
DE102005046977B4 (de) * 2005-09-30 2015-02-05 Advanced Micro Devices, Inc. Verfahren zum Erzeugen einer unterschiedlichen mechanischen Verformung mittels Kontaktätzstoppschichtstapels mit einer dazwischen liegenden Ätzstoppschicht
US7528029B2 (en) * 2006-04-21 2009-05-05 Freescale Semiconductor, Inc. Stressor integration and method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030181005A1 (en) * 2002-03-19 2003-09-25 Kiyota Hachimine Semiconductor device and a method of manufacturing the same
US20050214998A1 (en) * 2004-03-26 2005-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Local stress control for CMOS performance enhancement
DE102004052578A1 (de) * 2004-10-29 2006-05-11 Advanced Micro Devices, Inc., Sunnyvale Technik zum Erzeugen einer unterschiedlichen mechanischen Verformung in unterschiedlichen Kanalgebieten durch Bilden eines Ätzstoppschichtstapels mit unterschiedlich modifizierter innerer Spannung

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