DE102006009225B4 - Herstellung von Silizidoberflächen für Silizium/Kohlenstoff-Source/Drain-Gebiete - Google Patents

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Abstract

Verfahren zum Herstellen einer Halbleiterstruktur mit:
Bilden einer Vertiefung benachbart zu einer Gateelektrode eines Transistors;
Bilden einer Silizium/Kohlenstoffschicht in der Vertiefung, die eine Zugverformung in dem Kanalgebiet des Transistors hervorruft;
Bilden einer Silizium Deckschicht auf der Silizium/Kohlenstoffschicht; und
Umwandeln der Deckschicht in eine Kobalt-silizidschicht.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter Schaltungen und betrifft dabei die Herstellung einer Halbleiterstruktur mit Source/Drain-Gebieten für Feldeffekttransistoren mit verformtem Kanal und die nachfolgende Herstellung von silizidierten Schichten auf diesen Source/Drain-Gebieten, wobei die Source/Drain-Gebiete aus einem Material hergestellt sind, das eine Zugverformung in dem Kanalgebiet erzeugt, nämlich Silizium/Kohlenstoff.
  • Beschreibung des Stands der Technik
  • Die Herstellung integrierter Schaltungen erfordert das Herstellen einer großen Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer spezifizierten Schaltungsanordnung. Im Allgemeinen werden eine Vielzahl von Prozesstechnologien gegenwärtig eingesetzt, wobei für komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen, die CMOS-Technologie gegenwärtig der vielversprechendste Ansatz auf Grund der überlegenen Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung der CMOS-Technologie werden Millionen von Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark dotierter Drain- und Source-Gebiete mit einem invers dotierten Kanalgebiet gebildet werden, das zwischen dem Drain-Gebiet und dem Source-Gebiet angeordnet ist. Die Leitfähigkeit des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird durch eine Gateelektrode gesteuert, die über dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei der Ausbildung eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene Ausdehnung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwi schen dem Source-Gebiet und dem Drain-Gebiet ab, der auch als Kanallänge bezeichnet wird. Somit bestimmt in Verbindung mit der Fähigkeit, rasch einen leitenden Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung an die Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets im Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit wird durch die Verringerung der Kanallänge – und damit verknüpft die Reduzierung des Kanalwiderstands – die Kanallänge zu einem wesentlichen Entwurfskriterium zum Erreichen einer Zunahme der Arbeitsgeschwindigkeit der integrierten Schaltungen.
  • Die ständige Reduzierung der Transistorabmessungen zieht jedoch eine Reihe von damit verknüpften Problemen nach sich, die es zu lösen gilt, um nicht ungewollt die Vorteile aufzuheben, die durch das ständige Reduzieren der Kanallänge von MOS-Transistoren erreicht werden. Ein wichtiges Problem in dieser Hinsicht ist die Entwicklung moderner Photolithographie- und Ätzverfahren, um in zuverlässiger und reproduzierbarer Weise Schaltungselemente mit kritischen Abmessungen, etwa die Gateelektrode der Transistoren, für jede neue Bauteilgeneration herzustellen. Ferner sind äußerst anspruchsvolle Dotierstoffprofile in vertikaler Richtung sowie auch in lateraler Richtung in den Drain- und Source-Gebieten erforderlich, um den geringen Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer gewünschten Kanalsteuerbarkeit bereitzustellen. Des weiteren ist die vertikale Position der PN-Übergänge in Bezug auf die Gateisolationsschicht ebenso ein wichtiges Entwurfskriterium im Hinblick auf die Steuerung der Leckströme. Somit erfordert das Reduzieren der Kanallänge für gewöhnlich auch eine Verringerung der Tiefe der Drain- und Source-Gebiete in Bezug auf die Grenzfläche, die zwischen der Gateisolationsschicht und dem Kanalgebiet ausgebildet ist, wodurch anspruchsvolle Implantationsverfahren erforderlich sind. Gemäß anderer Vorgehensweisen werden epitaktisch gewachsene Gebiete mit einem spezifizierten Versatz zu der Gateelektrode gebildet, die als erhöhte Drain- und Source-Gebiete bezeichnet werden, um eine erhöhte Leitfähigkeit dieser erhöhten Drain- und Source-Gebiete zu erreichen, wobei gleichzeitig ein flacher PN-Übergang in Bezug auf die Gateisolationsschicht beibehalten wird.
  • Da die ständige Größenreduzierung der kritischen Abmessungen, d. h. der Gatelänge der Transistoren, die Anpassung und möglicherweise die Neuentwicklung äußerst komplexer Prozessverfahren im Hinblick auf die zuvor genannten Prozessschritte erforderlich macht, wurde vorgeschlagen, die Kanalleitfähigkeit der Transistorelemente auch durch Vergrößern der Ladungsträgerbeweglichkeit in dem Kanalgebiet für eine vorgegebene Kanallänge zu verbessern, wodurch die Möglichkeit geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar ist mit dem Voranschreiten zu einer künftigen Technologie, wobei viele der zuvor genannten Prozessanpassungen, die mit der Bauteilgrößenreduzierung verknüpft sind, vermieden oder zumindest hinausgeschoben werden können. Ein effizienter Mechanismus zum Vergrößern der Ladungsträgerbeweglichkeit ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise eine Zugspannung oder eine Druckspannung angewendet wird, um eine entsprechende Verformung in dem Kanalgebiet zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen bzw. Löcher führt. Beispielsweise erhöht das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit von Elektronen, wobei abhängig von der Größe und der Richtung der Zugverformung eine Zunahme der Beweglichkeit von 50% oder mehr erreicht werden kann, was sich wiederum direkt in einem entsprechenden Anstieg der Leitfähigkeit ausdrückt. Andererseits kann eine Druckverformung in dem Kanalgebiet die Beweglichkeit von Löchern erhöhen, wodurch die Möglichkeit zur Verbesserung der Leistung von p-Transistoren geschaffen wird. Die Einführung von Verspannungs- oder Verformungstechniken in den Ablauf der Herstellung integrierter Schaltungen ist ein äußerst vielversprechender Ansatz für künftige Bauteilgenerationen, da beispielsweise verformtes Silizium als eine „neue" Art an Halbleitermaterial betrachtet werden kann, das die Herstellung schneller leistungsstarker Halbleiterbauelemente ermöglicht, ohne dass teure Halbleitermaterialien und Fertigungsverfahren erforderlich sind.
  • Um folglich eine Verspannung in der Kristallstruktur des Kanalgebiets zu erzeugen, werden unterschiedliche Lösungen vorgeschlagen, etwa die Herstellung einer Silizium/Germanium-Schicht oder einer Silizium/Kohlenstoff-Schicht in oder unter dem Kanalgebiet, so dass die Verspannung durch die Fehlanpassung des Gitterabstands zwischen den unterschiedlichen Schichten erzeugt wird, oder die Herstellung von darüber liegenden Schichten, Abstandselementen, und dergleichen, die eine innere Verspannung besitzen und damit eine mechanische Verformung in dem Kanalgebiet erzeugen. In anderen Lösungen wird eine verformte Silizium/Germanium-Schicht oder eine Silizium/Kohlenstoff-Schicht in den Drain- und Source-Gebieten des Transistors gebildet, so dass die verformten Drain/Source-Gebiete eine uniaxiale Verformung erzeugen, die sich in das benachbarte Siliziumkanalgebiet überträgt. Obwohl die Herstellung eingebetteter verformter Schichten in den Drain- und Source- Gebieten einen hohen Leistungszuwachs ermöglicht, können andere Prozesse durch das Vorhandensein von nicht-Siliziummaterial beeinflusst werden.
  • Beispielsweise ist ein typischer Prozess während der Herstellung von MOS-Transistoren die Silizidierung der Drain- und Source-Gebiete. Während des Silizidierungsprozesses wird ein Metall in das Silizium eingeführt, um den Widerstand zwischen einem Kontaktmetall und den Source/Drain-Gebieten zu verringern.
  • Um die MOS-Transistoren mit Source/Drain-Gebieten zu silizidieren, kann ein deutlicher Anteil an nicht-Siliziumatomen in den Source/Drain-Gebieten den Prozessablauf negativ beeinflussen. Beispielsweise kann die Herstellung von Kobaltsilizid in Anwesenheit von Kohlenstoff schwierig sein und kann zu einer unzuverlässigen Silizium/Metallverbindung führen.
  • Angesichts der zuvor beschriebenen Situation besteht ein Bedarf für eine neue Lösung, um die Herstellung von Silizidschichten in Source/Drain-Gebieten mit nicht-Siliziummaterial wie Kohlenstoff, zu ermöglichen.
  • Die Patentanmeldung US 2005/0170594 A1 offenbart ein Verfahren zur Herstellung einer Transistorstruktur mit verformtem Kanal, das umfasst: Vertiefen der Oberfläche des Substrats und Füllen der Vertiefung mit Halbleitermaterial mit einer Gitterkonstante, die unterschiedlich von der des Substrats ist.
  • Überblick über die Erfindung
  • Gemäß der vorliegenden Erfindung umfasst ein Verfahren zum Herstellung einer Halbleiterstruktur das Bilden einer Vertiefung benachbart zu einer Gateelektrode eines Transistors und das Bilden einer Silizium/Kohlenstoffschicht in der Vertiefung, die eine Zugverformung in dem Kanalgebiet des Transistors erzeugt. Das Verfahren umfasst ferner das Bilden einer Silizium Deckschicht auf der Silizium/Kohlenstoffschicht und das Umwandeln der Deckschicht in eine Kobaltsilizidschicht.
  • Gemäß einer Alternative der vorliegenden Erfindung umfasst ein Transistorelement ein verformtes Kanalgebiet und Source/Drain-Gebiete, die in einer kristallinen Halbleiterschicht ausgebildet sind, die ferner eine erste und eine zweite Schicht aufweist, wobei die erste Schicht eine Silizium/Kohlenstoffschicht ist und eine Zugverformung in dem verformten Kanalgebiet auf Grund einer Gitterfehlanpassung zwischen der ersten Schicht und dem Kanalgebiet erzeugt. Die zweite Schicht umfasst ein Kobaltsilizid.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Vorteile, Aufgaben und Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1 schematisch eine Querschnittsansicht eines Transistorelements mit einem Kanalgebiet mit Zugverformung und einer Silizidschicht über den Source/Drain-Gebieten gemäß einer anschaulichen Ausführungsform der vorliegenden Erfindung zeigt;
  • 2a bis 2e schematisch den Fertigungsprozess einer Silizidschicht für ein Transistorelement mit einem Kanalgebiet mit Zugverformung zeigen, wobei die Source/Drain-Gebiete aus Silizium/Kohlenstoff hergestellt sind gemäß anschaulicher Ausführungsformen der vorliegenden Erfindung;
  • 3 schematisch eine Querschnittsansicht eines Transistorelements gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, wobei eine Zwischenschicht zwischen der Silizidschicht und der Silizium/Kohlenstoff-Schicht vorgesehen ist; und
  • 4 schematisch eine Querschnittsansicht eines Transistorelements gemäß einer Ausführungsform der vorliegenden Erfindung zeigt, wobei der Transistorkanal eine Zugverformung aufweist, die durch die Source/Drain-Gebiete hervorgerufen wird, die vollständig in die aktive Schicht des Transistorelements eingebettet sind.
  • Detaillierte Beschreibung
  • Obwohl die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist, wie sie in der folgenden detaillierten Beschreibung sowie in den Zeichnungen dargestellt sind, sollte es selbstverständlich sein, dass die folgende detaillierte Beschreibung sowie die Zeichnungen nicht beabsichtigen, die vorliegende Erfindung auf die speziellen anschaulichen offenbarten Ausführungsformen einzuschränken, sondern die beschriebenen anschaulichen Ausführungsformen stellen lediglich beispielhaft die diversen Aspekte der vorliegenden Erfindung dar, deren Schutzbereich durch die angefügten Patentansprüche definiert ist.
  • Silizidoberflächen werden im Allgemeinen auf den Source/Drain-Gebieten von MOS-Transistoren hergestellt, um die elektrischen Eigenschaften zwischen den Source/Drain-Gebieten des Transistors und dem Metallkontakt zu verbessern. Silizidoberflächen sind Metall/Halbleiter-Verbindungsoberflächen mit einem geringen Widerstand im Vergleich zu Halbleitermaterialien. Standardmäßige Metalle, die für die Herstellung von silizidierten Oberflächen verwendet werden, sind die Gruppe VIII-Metalle (Pt, Pd, Co, Ni) und Ti, die in die Halbleiterschichten eindringen und zu Siliziden PtSi, Pd2Si, CoSi2, NiSi2 und TiSi2 führen. Auf Grund ihres geringen Widerstandes sind Titansilizid (TiSi2) und Kobaltsilizid (CoSi2) die zwei am häufigsten eingesetzten Materialien für Silizidprozesse. Die Silizidierung kann ein kritischer Prozess ein, der zu nicht stabilen Verbindungen führen kann. Dies gilt insbesondere, wenn nicht-Siliziummaterialien in der Halbleiterschicht vorhanden sind. Beispiele können Silizium/Kohlenstoff oder Silizium/Germanium sein, die häufig für die Herstellung von Source/Drain-Gebieten in MOS-Transistoren mit verformten Kanal eingesetzt werden. Es wird hier eine Transistorstruktur und ein Verfahren zur Herstellung desselben bereitgestellt, die die Herstellung von Silizidoberflächen auch in problematischen Fällen ermöglichen. In einer speziellen Ausführungsform gemäß der vorliegenden Erfindung wird die Herstellung von Kobaltsilizid über Silizium/Kohlenstoff-Gebieten erreicht. Gegenwärtig ist kein Verfahren für die Herstellung von Kobaltsilizid in Silizium/Kohlenstoff-Gebieten verfügbar. Die Technologie gemäß der vorliegenden Erfindung kann auch vorteilhafterweise auf andere Silidmaterialien angewendet werden, etwa Nickel, Platin oder andere der zuvor genannten Metalle, die die gleichen Probleme auf Silizium/Kohlenstoff, Silizium/Germanium oder anderen Siliziumverbindungsoberflächen ergeben.
  • Im Allgemeinen betrifft die vorliegende Erfindung ein Transistorelement mit einem Kanalgebiet mit Zugverformung und eine silizidierte Schicht in dem Source/Drain-Gebiet, um die Kontakteigenschaften des Transistorelements zu verbessern, und ferner betrifft die Erfindung ein Verfahren zur Herstellung des Transistorelements. In einigen Ausführungsformen betrifft die vorliegende Erfindung NMOS-Transistoren, wobei das Siliziumkanalgebiet unter einer Zugspannung liegt, um damit die Elektronenbeweglichkeit in dem Kanal zu verbessern. Die Zugspannung wird durch die Source- und Drain-Gebiete in einer uniaxialen Weise erzeugt. Die Source- und Drain-Gebiete besitzen zumindest teilweise eine unterschiedliche Gitterkonstante im Vergleich zu dem Kanalgebiet. In einigen anschaulichen Ausführungsformen weisen die Drain/Source-Gebiete verformtes Silizium/Kohlenstoffmaterial auf, das die Herstellung einer Zugverspannung in dem Siliziumkanalgebiet hervorruft. Standardmäßige Verfahren, die für die Herstellung silizidierter Source/Drain-Gebiete angewendet werden, beinhalten das Abscheiden einer Metallschicht, beispielsweise Kobalt, woran sich eine schnelle thermische Reaktionsbehandlung anschließt, die eine Metall-Halbleiter-Verbindung, etwa CoSix hervorruft. Diese Technik kann unter Umständen nicht effizient in dem vorliegenden Falle von Silizium/Kohlenstoff-Source/Drain-Gebieten auf Grund der Ausbildung unstabiler Verbindungen eingesetzt werden, wodurch die korrekte Silizidierung der Oberflächen verhindert wird. Um dieses Problem zu lösen, wird eine Siliziumdeckschicht selektiv über den Source/Drain-Gebieten abgeschieden und wird dann in Silizid umgewandelt, wobei in einer Ausführungsform die Deckschicht im Wesentlichen vollständig während der Silizidierung aufgebraucht wird.
  • Dies wird durch Abscheiden einer Kobaltschicht auf der Siliziumdeckschicht erreicht, woran sich eine schnelle thermische Reaktionsbehandlung anschließt, die eine Metall-Halbleiter-Verbindung aus der Kobaltschicht und der Siliziumdeckschicht bildet. Die Herstellung der Deckschicht und der nachfolgende Silizidierungsprozess beeinflussen im Wesentlichen die mechanischen Eigenschaften der eingebetteten Silizium/Kohlenstoff-Schicht in den Source/Drain-Gebieten nicht, so dass der Spannungsübertrag zwischen den Source/Drain-Gebieten und dem Kanalgebiet selbst nach dem Silizidierungsprozess effizient bleibt.
  • Obwohl die vorliegende Erfindung äußerst vorteilhaft im Zusammenhang mit Si/C-Verformungsschichten und Kobalt/Silizium-Verbindungen ist, kann die Anwendung einer Deckschicht für die Herstelldung von silizidierten Oberflächen entsprechend der vorliegenden Erfindung auch für beliebige Oberflächen eingesetzt werden, in denen die direkte Herstellung silizidierter Oberflächen problematisch ist.
  • In den folgenden weiteren anschaulichen Ausführungsformen wird die vorliegende Erfindung detaillierter in Bezug auf NFET-Transistoren und deren zugehörigen Herstellungsverfahren beschrieben. Die Transistorstrukturen gemäß den unterschiedlichen Ausführungsformen sind in den 1, 3 und 4 und der Fertigungsprozess in den 2a bis 2h beschrieben.
  • 1 zeigt schematisch eine Querschnittsansicht eines MOS-Transistors 100 gemäß der vorliegenden Erfindung. Ein aktives Gebiet 103 und ein Teil der Source/Drain-Gebiete 104, 105 besitzen eine unterschiedliche Gitterkonstante, so dass ein Verformungsfeld 110 sich von den Source/Drain-Gebieten zum dem Kanalgebiet 111 zwischen dem Source und dem Drain erstreckt. Der Einfachheit halber sind die Drain/Source-Gebiete mit einem epitaktisch gewachsenen Material ohne eine Dotierstoffkonzentration gezeigt. Das gleiche gilt für Erweiterungsgebiete, die typischerweise in der Nähe des Kanalgebiets 111 gebildet sind. In einer speziellen Ausführungsform der vorliegenden Erfindung ist ein Teil der Source/Drain-Gebiete 104, 105 aus Silizium mit einem hohen Dotierungsanteil an Kohlenstoff hergestellt, und das aktive Gebiet 103 ist aus Silizium aufgebaut, so dass eine Zugverformung in dem Kanalgebiet 111 erzeugt wird. Der Anteil an Kohlenstoff in dem Silizium kann 1% oder höher sein. Der Kanal ist unter Zugverformung auf Grund des Verformungsübertrags aus den Source/Drain-Gebieten in das Kanalgebiet. Bereiche der Source/Drain-Gebiete können einer Verformung unterliegen, und diese Verformung wird dann in das Kanalgebiet übertragen. Die Verformung in Teilen der Source/Drain-Gebiete kann durch das Vorhandensein von Kohlenstoffatomen in der Gitterstruktur hervorgerufen werden, oder kann durch den Gitterversatz erzeugt werden, der zwischen dem aktiven Siliziumgebiet 103 und dem Silizium/Kohlenstoff besteht, das in Teilen der Source/Drain-Gebiete vorhanden ist, oder kann durch eine Kombination beider Effekte erreicht werden. Alternativ können die Bereiche der Source/Drain-Gebiete auf einer entspannten Pufferschicht (in der Fig. nicht gezeigt) ausgebildet sein, die zwischen dem aktiven Gebiet 103 und den Source/Drain-Gebieten angeordnet ist, so dass die Source/Drain-Gebiete nicht einer Verformung unterliegen. Die Verformung wird in diesem Falle in dem Kanalgebiet durch die Gitterfehlanpassung an der Grenzfläche zwischen Teilen der Source/Drain-Gebiete und des Kanalgebiets hervorgerufen.
  • Das aktive Gebiet 103 wird auf dem Substrat 101, 102 gebildet. Es sollte beachtet werden, dass das Substrat 101 einschließlich der isolierenden Schicht 102, die aus Siliziumdioxid, Siliziumnitrid oder einem anderen geeigneten Isoliermaterial aufgebaut sein kann, ein SOI- artiges Substrat repräsentieren kann, wobei der Begriff als ein allgemeiner Begriff für ein Substrat zu betrachten ist, das zumindest einen isolierenden Bereich aufweist, über welchem eine kristalline Halbleiterschicht ausgebildet ist, die für die Herstellung von Transistorelementen darin geeignet ist. Das Transistorbauelement 100 umfasst eine Gateelektrode 106, die von dem aktiven Gebiet 103 durch eine Gateisolationsschicht 107 getrennt ist. Ein silizidierte Schicht 108 ist auf den Source- und Drain-Gebieten ausgebildet, um einen besseren Kontakt zwischen den Source/Drain-Gebieten und dem Metall zu ergeben. In einer speziellen Ausführungsform bildet gemäß der vorliegenden Erfindung, wie dies in 1 dargestellt ist, die silizidierte Schicht erhöhte Source/Drain-Gebiete. Abhängig von den Prozessstrategien kann auch ein geeignetes Metallsilizidgebiet (nicht gezeigt) in der Gateelektrode 106 ausgebildet sein, das die gleiche oder eine unterschiedliche Zusammensetzung im Vergleich zu den Silizidgebieten 108 aufweisen kann.
  • Ein typischer Prozess zur Herstellung des Halbleiterbauelements 100, wie es in 1 gezeigt ist, kann die folgenden Prozesse, die in den 2a bis 2h gezeigt sind, umfassen.
  • Das Substrat 101 mit der isolierenden Schicht 102, wenn eine SOI-Architektur betrachtet wird, erhält eine geeignete Halbleiterschicht, etwa eine undotierte oder vordotierte kristalline Siliziumschicht, wobei die Siliziumschicht durch Scheibenverbundtechniken oder andere gut etablierte Verfahren zur Bereitstellung von SOI-Substraten hergestellt werden kann. Anschließend wird eine geeignete dielektrische Schicht durch Oxidation und/oder Abscheidung gebildet, woran sich das Abscheiden eines Gateelektrodenmaterials, etwa Polysilizium oder vordotiertes Polysilizium anschließt, was durch CVD-Verfahren bei geringem Druck bewerkstelligt werden kann. Danach wird eine Deckschicht 114 auf der Oberseite des Gateelektrodenmaterials 106 gebildet, wobei die Deckschicht 114 auch als eine ARC-(antireflektierende)Schicht für eine nachfolgend ausgeführte Lithographie dienen kann. Die Deckschicht 114 kann aus einem geeigneten Material, etwa Siliziumnitrid, Siliziumoxinitrid, und dergleichen aufgebaut sein. Ferner kann die Deckschicht zusätzlich oder alternativ als eine Hartmaske während der nachfolgenden Ätzprozesse dienen.
  • Danach wird die Abstandsschicht 115 auf der Grundlage von beispielsweise plasmaunterstützter CVD mit einer erforderlichen Dicke abgeschieden, die im Wesentlichen einen gewünschten Versatz für Vertiefungen bestimmt, die in dem aktiven Gebiet 103 zu bilden sind, um darin ein geeignetes Halbleitermaterial zum Erhalten der gewünschten Verfor mung in dem Kanalgebiet 111 herzustellen. Eine Dicke der Abstandssicht 115 kann gemäß den Bauteilerfordernissen, beispielsweise im Bereich von ungefähr 15 bis 300 Angstrom oder einem anderen geeigneten Wert eingestellt werden, der für einen Versatz einer Vertiefung erwünscht wird, die benachbart zu der Gateelektrode 106 zu bilden ist. Nach dem Abscheiden der Abstandsschicht 115 wird das Halbleiterbauelement 100 einem selektiven anisotropen Ätzprozess 116 unterzogen, um damit die Abstandshalterschicht 115 von horizontalen Bereichen des Bauelements 100 zu entfernen. Entsprechende geeignete anisotrope Ätzrezepte sind im Stand der Technik gut etabliert und werden typischer Weise auch für die Herstellung von Seitenwandabstandshaltern eingesetzt, die für die Implantation und damit für die Ausbildung geeigneter lateraler Dotierstoffprofile von Transistorelementen verwendet werden.
  • 2b zeigt schematisch das Halbleiterbauelement 100 nach dem Ende des anisotropen Ätzprozesses 116, wodurch die Abstandselemente 117 an Seitenwänden der Gateelektrode 106 zurückbleiben. Wie zuvor erläutert ist, wird die entsprechende Breite der Abstandshalter 117 im Wesentlichen durch die Dicke der Schicht 115 und damit durch das entsprechende Abscheiderezept zur Herstellung der Abstandsschicht 115 bestimmt. Folglich ist die Gateelektrode 106 durch ein dielektrisches Material eingekapselt, um damit die Gateelektrode 106 während nachfolgender Ätz- und epitaktischer Wachstumsprozesse zur Herstellung einer eingebetteten verformten Halbleiterschicht in dem Transistor 100 zu schützen.
  • 2c zeigt schematisch das Halbleiterbauelement 100 während eines anisotropen Ätzprozesses, der als 118 bezeichnet ist, während dem eine entsprechende Vertiefung 119 benachbart zu der Gateelektrode 106 gebildet wird. Der anisotrope Ätzprozess 118 kann so gestaltet sein, dass dieser eine hohe Selektivität zwischen dem Material, etwa Silizium des aktiven Gebiets 103, und den Materialien der Abstandshalter 117 und der Deckschicht 114 aufweist. Beispielsweise sind äußerst selektive anisotrope Ätzprozesse mit einer moderaten Selektivität zwischen Silizium, Siliziumdioxid und Siliziumnitrid gut im Stand der Technik etabliert. Auf diese Weise wird lediglich das Siliziummaterial des aktiven Gebiets 103 weggeätzt, während die Deckschicht 114 und der laterale Abstandshalter 117 von dem Ätzprozess 118 nicht beeinflusst werden.
  • Als nächstes wird das Bauelement 100 für einen nachfolgenden eptiaktischen Wachstumsprozess vorbereitet, in welchem eine geeignete Halbleiterverbindung abgeschieden wird, um einen verformten Bereich unter der Gateelektrode 106 zu schaffen. Somit können geeignete gut etablierte Reinigungsprozesse ausgeführt werden, um Kontaminationsstoffe von freiliegenden Siliziumoberflächen innerhalb der Vertiefung 119 zu entfernen. Danach wird eine geeignete Abscheideatmosphähre auf der Grundlage gut etablierter Rezepte erzeugt, wobei in einer Ausführungsform die Abscheideatmosphäre so gestaltet wird, dass das Abscheiden eines Silizium/Kohlenstoffmaterials in Gang gesetzt wird. Die Abscheidung kann durch CVD-Verfahren erreicht werden, in denen insbesondere ein selektiver epitaktischer Aufwachsprozess (SEG) eingesetzt wird. Beim selektiven epitaktischen Wachsen von Silizium tritt ein Wachstum lediglich auf den freiliegenden Siliziumbereichen eines Siliziumsubstrats auf, wobei der Gitterabstand des darunter liegenden Substrats angenommen wird. Das SEG von Silizium auf Siliziumoberflächen ist ein Prozess, wobei die Anhaftung und das Wachstum des Materials auf Siliziumdioxid und Siliziumnitrid im Wesentlichen vermieden wird. Durch Anwenden dieser Technik in der vorliegenden Erfindung ist es möglich, Silizium/Kohlenstoff in der Vertiefung 119 aufzuwachsen, während im Wesentlichen keine Anhaftung oder kein Wachstum an der Deckschicht 114 und den lateralen Abstandselementen 117 stattfindet. Es sollte beachtet werden, dass während des Ätzprozesses 118 für den Hohlraum und während des nachfolgenden epitaktischen Wachstumsprozesses die PFET-Bereiche der integrierten Schaltungen durch eine Hartmaske auf der Grundlage gut etablierter Verfahren abgedeckt sein können.
  • 2d zeigt schematisch das Halbleiterbauelement 100 nach dem Ende des selektiven epitaktischen Wachstumsprozesses, wobei epitaktisch gewachsene Halbleiterschichten 120 in der Vertiefung 119 abgeschieden wurden. In einer anschaulichen Ausführungsform repräsentieren die Halbleiterschichten 120 verformtes Halbleitermaterial, etwa Silizium/Kohlenstoff. Beispielsweise kann ungefähr 1 Atomprozent Kohlenstoff oder mehr in dem Silizium/Kohlenstoff-Material vorgesehen sein, wodurch ein zugverformtes Gitter in den Schichten 120 gebildet wird, das auch eine entsprechende uniaxiale Zugverformung in dem entsprechenden Kanalgebiet 111 hervorruft, die als 110 bezeichnet ist und die unter der Gateelektrode 106 angeordnet ist. Es sollte beachtet werden, dass das Bereitstellen von Silizium/Kohlenstoff äußerst vorteilhaft im Hinblick auf das Erzeugen von Zugverformung in einem NMOS-Transistor ist. In anderen Ausführungsformen können jedoch andere Halbleiterverbindungen abgeschieden werden.
  • Als nächstes ist nach der Herstellung von Teilen der Source/Drain-Gebiete durch selektives epitaktisches Aufwachsen eine Silizidschicht in einer späteren Phase zu bilden, um den elektrischen Widerstand zwischen dem Transistorelement der Metallverbindung zu verringern. Um die Ausbildung einer geeigneten Silizidschicht zu ermöglichen, wird eine Halbleiterdeckschicht 121 auf Bereichen des Source/Drain-Gebiets gebildet, wie in 2d gezeigt ist. In einer speziellen Ausführungsform ist die Deckschicht eine Siliziumschicht. Die Abscheidung wird durch CVD insbesondere unter Anwendung des selektiven epitaktischen Aufwachsens durchgeführt, wie dies auch für den Teil der Source/Drain-Gebiete der Fall ist, so dass im Falle von Silizium die Deckschicht 121 lediglich auf dem Source/Drain-Gebiet gebildet wird und im Wesentlichen kein Wachstum auf den lateralen Abstandselementen 117 und der Deckschicht 114 erfolgt. Auf diese Weise kann der Prozess ohne Verwendung einer Maske ausgeführt werden. Die Silizium/Kohlenstoffbereiche der Source/Drain-Gebiete und der Deckschicht 121 können in-situ gewachsen werden. Ferner kann das Source/Drain-Gebiet sowie die Deckschicht in-situ dotiert werden.
  • Danach wird die Deckschicht 114 auf der Gateelektrode und dem Seitenwandabstandshalter 117 entfernt. Dazu können gut etablierte äußerst selektive Ätzprozesse ausgeführt werden, beispielsweise auf der Grundlage heißer Phosphorsäure, wenn die Abstandshalter 117 und die Deckschicht 114 im Wesentlichen aus Siliziumnitrid aufgebaut sind.
  • 2e zeigt schematisch das Halbleiterbauelement 100 in einem weiter fortgeschrittenen Stadium, wobei ein erster Abstandshalter 124 und ein zweiter Abstandshalter 125 an Seitenwänden der Gateelektrode 106 ausgebildet sind. In einigen Ausführungsformen können die Abstandshalter 124, 125 für die nachfolgende Herstellung von Drain- und Source-Gebieten und Erweiterungsgebieten durch Ionenimpiantation verwendet werden. Wie zuvor erläutert ist, sind dotierte Gebiete der Einfachheit halber nicht gezeigt.
  • Danach wird eine Metallschicht auf der Deckschicht 121 abgeschieden. In einer speziellen Ausführungsform kann die Metallschicht eine Kobaltmetallschicht sein. Die Metallschicht kann mit einer Dicke zwischen ungefähr 30 bis 300 Angstrom unter Anwendung von Sputter-Verfahren, CVD-Techniken oder einer anderen geeigneten Abscheidetechnik aufgebracht werden. Anschließend wird ein erster schneller Ausheizprozess für die abgeschiedene Metallschicht durchgeführt, wodurch eine Schicht aus silizidiertem Metall geschaffen wird. Danach kann das nicht reagierte Metall von der Oberfläche entfernt werden, indem ein selektiver Ätzprozess angewendet wird, und schließlich wird ein zweiter schneller thermischer Ausheizprozess an der abgeschiedenen Metallschicht ausgeführt, wodurch eine Silizidschicht mit geringem Widerstand geschaffen wird. Wenn die Metallschicht eine Kobaltschicht ist, ist die schließlich erzeugte silizidierte Schicht aus einer Silizium/Kobalt-Verbindung CoSix aufgebaut. In einer speziellen Ausführungsform ist erfindungsgemäß die Halbleiterdeckschicht 121 eine „Opferschicht" und wird im Wesentlichen vollständig in eine Silizidschicht umgewandelt.
  • Während des Silizidierungsprozesses wird typischerweise auch eine Silizidschicht auf der Oberseite der Gateelektrode gebildet, um damit die elektrischen Eigenschaften des Bauelements zu verbessern. In einigen Ausführungsformen kann die Herstellung einer Silizidschicht auf der Gateelektrode vermieden werden und kann in einer späteren Phase gebildet werden. Diese ist möglich, indem die Deckschicht 114, die in 2d gezeigt ist, beibehalten wird, so dass die Metallschicht keine Silizidschicht bildet und entfernt werden kann.
  • 3 zeigt schematisch eine alternative Ausführungsform eines Transistorelements 200 gemäß der vorliegenden Erfindung mit Source/Drain-Gebieten, die drei unterschiedliche Schichten aufweisen. Die Struktur der vorliegenden Ausführungsform ist ähnlich zu der in 1 gezeigten Struktur. Das aktive Gebiet 203 ist auf dem Substrat 201, 202 gebildet. Das Substrat 201 und die isolierende Schicht 202, die aus Siliziumdioxid, Siliziumnitrid oder einem anderen geeigneten isolierenden Material aufgebaut ist, repräsentiert ein SOI-artiges Substrat. Das aktive Gebiet 203 und Bereiche der Source/Drain-Gebiete 220 besitzen die gleiche Kristallstruktur aber jeweils eine andere Gitterkonstante, so dass ein Verformungsfeld 210 sich von dem Source- und Drain-Gebieten zu dem Kanalgebiet 211 zwischen dem Source und dem Drain erstreckt. In einer speziellen Ausführungsform sind Teile der Source/Drain-Gebiete 204, 205 aus dotiertem Silizium mit hohem Kohlenstoffanteil aufgebaut und das aktive Gebiet 203 ist aus Silizium hergestellt, so dass eine Zugverformung in dem Kanalgebiet 211 erzeugt wird.
  • Eine silizidierte Schicht 208 ist auf einer Halbleiterschicht gebildet, die auf Teilen der Source/Drain-Gebiete ausgebildet ist. Die Halbleiterschicht ist vorzugsweise eine dotierte Siliziumschicht. In dieser Ausführungsform umfassen die Source/Drain-Gebiete drei unter schiedliche Schichten und sind ebenso wie die in der 1 gezeigten Ausführungsform erhöhte Gebiete.
  • Die vorliegende Ausführungsform besitzt den Vorteil, dass die zwischen der Silizidierungsschicht 208 und dem verformten Gebiet der Sourc/Drain-Gebiete angeordnete Halbleiterschicht verhindern kann, das unerwünschte Erhebungen von der Silizidschicht in die untere Schicht eindringen und möglicherweise in das aktive Gebiet vordingen, was zu einer Fehlfunktion des Transistorelements führen könnte.
  • Ein typischer Prozess zur Herstellung des Halbleiterbauelements 200, wie es in 3 gezeigt ist, ist ähnlich zu den Prozess, der für das Transistorelement 100 in den 2a bis 2e beschrieben ist. Die Unterschiede liegen in der Herstellung der Silizidschicht. Gemäß der vorliegenden Ausführungsform ist die Menge der Metallschicht, die auf der Deckschicht abgeschieden wird, nicht ausreichend, um die Deckschicht selbst vollständig in Silizid umzuwandeln. Auf diese Weise verbleibt eine Zwischenschicht zwischen der Silizidschicht und dem Rest der Source/Drain-Gebiete. In einer speziellen Ausführungsform ist die Metallschicht eine Kobaltschicht.
  • 4 zeigt schematisch eine alternative Ausführungsform eines Transistorelements 300 gemäß der vorliegenden Erfindung, wobei auch die Silizidschicht in der Vertiefung 319 (in der Fig. nicht gezeigt) aufgewachsen ist. Die Struktur der vorliegenden Ausführungsform ist ähnlich zu der in 1 gezeigten Struktur. Das aktive Gebiet 303 ist auf dem Substrat 301, 302 gebildet. Das Substrat 301 und die isolierende Schicht 302, die aus Siliziumdioxid, Siliziumnitrid oder einem anderen geeigneten isolierenden Material aufgebaut sein kann, repräsentiert ein SOI-artiges Substrat. Das aktive Gebiet 303 und Bereiche der Source/Drain-Gebiete 320 besitzen eine andere Kristallstruktur, so dass ein Verformungsfeld 310 sich von Teilen der Source- und Draingebiete zu dem Kanalgebiet 311 zwischen dem Source und Drain erstreckt. In einer speziellen Ausführungsform sind Bereiche der Source/Drain-Gebiete 304, 305 aus Silizium mit einem hohen Kohlenstoffdotieranteil gebildet, und das aktive Gebiet 303 ist aus Silizium hergestellt, so dass eine Zugverformung in dem Kanalgebiet 311 erzeugt wird.
  • Gemäß den vorliegenden Ausführungsformen füllen die verformten Schichten 304, 305 die Vertiefung 319 (in der Figur nicht gezeigt) nicht vollständig. Auf den Schichten 304, 305 wird dann eine Silizidschicht gebildet, die die Vertiefung vollständig füllt. Ein typischer Prozess zur Herstellung des Halbleiterbauelements 300, wie es in 4 gezeigt ist, ist ähnlich zu dem Prozess, wie er für das Transistorelement 100 in den 2a bis 2e beschrieben ist. Der Unterschied liegt in der Herstellung der Vertiefung, d. h. insbesondere in der Tiefe der Vertiefung, und bei der Herstellung der Silizium/Kohlenstoff-Schicht und der Silizidschicht, so dass die Deckschicht in der Vertiefung abgeschieden werden kann, so dass diese dann vollständig durch die Deckschicht gefüllt ist. Unter Kenntnis der Silizidierungsrate ist es dann möglich, ausreichend Metallmaterial abzuscheiden, so dass die Deckschicht vollständig in Silizid umgewandelt wird. In einer speziellen Ausführungsform wirist erfindungsgemäß die Deckschicht einee Siliziumschicht und die Metallschicht ist Kobalt.
  • Es gilt also: Die vorliegende Erfindung richtet sich im Allgemeinen an eine Technik zur Herstellung silizidierter Schichten für Feldeffekttransistoren, wobei die Source/Drain-Gebiete aus Silizium hergestellt sind, die eine gewisse Menge an Kohlenstoff aufweisen, beispielsweise Si:C mit einem Kohlenstoffanteil von ungefähr 1% oder höher, was gegenwärtig schwierig ist, da der Kohlenstoff die Silizidierung mit Kobalt verhindert. Im Falle von Si:C (dotiertes Silizium mit hohem C-Anteil, das in den Source/Drain-Gebieten von NFET-Transistoren eingebettet ist, wird das Si:C epitaktisch durch CVD (chemische Dampfabscheide) Prozesse aufgebracht. Die vorliegende Erfindung betrifft eine Si-Deckschicht, die in-situ nach der Si:C-Abscheidung mit einer Dicke aufgewachsen wird, die in einigen Ausführungsformen der gewünschten Siliziddicke entspricht. In diesen Ausführungsformen ist die Si-Deckschicht eine „Opferschicht und wird im Wesentlichen vollständig verbraucht, um nach dem Prozess Silizid zu bilden. Die mechanischen Eigenschaften der eingebetteten Si:C-Schicht werden im Wesentlichen durch die Si-Deckschicht nicht beeinträchtigt. Die Verformungsübertragung in das Kanalgebiet wird dennoch in einer äußerst effizienten Weise beibehalten. Ferner können sowohl Si:C als auch die Si-Deckschicht in-situ dotiert abgeschieden werden, wodurch ein geringer Kontakt- und Erweiterungswiderstand sichergestellt sind.

Claims (18)

  1. Verfahren zum Herstellen einer Halbleiterstruktur mit: Bilden einer Vertiefung benachbart zu einer Gateelektrode eines Transistors; Bilden einer Silizium/Kohlenstoffschicht in der Vertiefung, die eine Zugverformung in dem Kanalgebiet des Transistors hervorruft; Bilden einer Silizium Deckschicht auf der Silizium/Kohlenstoffschicht; und Umwandeln der Deckschicht in eine Kobalt-silizidschicht.
  2. Verfahren nach Anspruch 1, wobei die Deckschicht durch selektives epitaktisches Aufwachsen gebildet wird.
  3. Verfahren nach Anspruch 1, wobei die Halbleiterschicht in der Vertiefung durch selektives epitaktisches Aufwachsen gebildet wird.
  4. Verfahren nach Anspruch 1, wobei die Halbleiterschicht in der Vertiefung und die Deckschicht in-situ aufgewachsen werden.
  5. Verfahren nach Anspruch 1, wobei die Deckschicht durch Abscheiden einer Siliziumschicht gebildet wird.
  6. Verfahren nach Anspruch 1, wobei das Bilden der silizidierten Schicht das Abscheiden einer Metallschicht umfasst.
  7. Verfahren nach Anspruch 6, wobei sich das Abscheiden der Metallschicht eine schnelle thermische Ausheizung anschließt.
  8. Verfahren nach Anspruch 6, wobei die Metallschicht eine Kobaltschicht ist.
  9. Verfahren nach Anspruch 1, wobei die Deckschicht in-situ dotiert ist.
  10. Verfahren nach Anspruch 1, wobei die silizidierte Schicht in-situ dotiert ist.
  11. Verfahren nach Anspruch 1, wobei die Silizium/Kohlenstoff-Schicht ungefähr 1 Atomprozent Kohlenstoff oder mehr enthält.
  12. Transistorelement mit: einem verformten Kanalgebiet; und Source/Drain-Gebieten, die in einer kristallinen Halbleiterschicht ausgebildet sind und eine erste und eine zweite Schicht aufweisen, wobei die erste Schicht eine Silizium/Kohlenstoffschicht ist und eine Zugverformung in dem Kanalgebiet auf Grund der Gitterfehlanpassung zwischen der ersten Schicht und dem Kanalgebiet erzeugt, und wobei die zweite Schicht eine Kobaltsilizidschicht ist.
  13. Transistorelement nach Anspruch 12, wobei die Source/Drain-Gebiete erhöhte Gebiete sind.
  14. Transistorelement nach Anspruch 12, wobei der Anteil an Kohlenstoff in der ersten Schicht 1% oder höher ist.
  15. Transistorelement nach Anspruch 12, wobei die zweite Schicht eine amorphe Struktur aufweist.
  16. Transistorelement nach Anspruch 12, wobei der Transistor ein n-Feldeffekttransistor ist.
  17. Transistorelement nach Anspruch 12, wobei die Source/Drain-Gebiete eine dritte Schicht aufweisen, die zwischen der ersten und der zweiten Schicht angeordnet ist.
  18. Transistorelement nach Anspruch 17, wobei die dritte Schicht eine Siliziumschicht ist.
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