CN106158929B - 一种超结半导体器件的外延片及其制作方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000003989 dielectric material Substances 0.000 claims abstract description 52
- 239000013078 crystal Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000000407 epitaxy Methods 0.000 claims abstract description 10
- 238000005530 etching Methods 0.000 claims description 55
- 238000001312 dry etching Methods 0.000 claims description 11
- 238000001039 wet etching Methods 0.000 claims description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 7
- 239000007788 liquid Substances 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 230000005684 electric field Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000003085 diluting agent Substances 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 229910017604 nitric acid Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241001270131 Agaricus moelleri Species 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
Abstract
本发明涉及半导体制作领域，尤其涉及一种超结半导体器件的外延片及其制作方法，包括：依次设置的衬底和漂移区，所述衬底由第一导电类型外延层形成，所述漂移区由第一导电类型的半导体单晶片形成；所述漂移区内包括：间隔设置的沟槽，所述沟槽侧壁设置有第二导电类型的第二柱，所述第二柱为外延形成的；所述沟槽内设置有第三柱，所述第三柱为第一介电材料；所述沟槽外的第一导电类型的半导体单晶片构成第一柱，所述第一柱、所述第二柱和所述第三柱的侧壁均不垂直于所述衬底，所述第一柱与所述第二柱任意深度的体积比保持不变。本发明解决了由于深槽侧壁倾斜导致电荷失衡的问题。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种超结半导体器件的外延片及其制作方法。
背景技术
沟槽型垂直双扩散场效应晶体管(VDMOS)的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
传统功率金属氧化物半导体场效应晶体管(MOSFET)通常采用VDMOS结构，为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，这带来的直接后果是导通电阻急剧增大。超结MOSFET采用交替的P-N结构替代传统功率器件中单一导电类型材料作为电压维持层，在漂移区中引入了横向电场，使得漂移区在较小的关断电压下即可完全耗尽，达到提高击穿电压并降低导通电阻的目的。
超结器件利用交替的N柱和P柱进行电荷补偿，使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，要达到理想的效果，其前提条件就是电荷平衡。因此，超结技术制作工艺的关键如何制作电荷平衡的N柱和P柱。
目前，超结结构的制作方法主要有多次外延和注入技术、深槽刻蚀和填槽技术。其中，深槽刻蚀和填槽技术是在单晶片上生长一定厚度的N型外延层，在外延层上刻蚀深槽，然后在深槽中进行P型外延。由于工艺上的限制，实际刻蚀出的深槽侧壁不能完全垂直于衬底，而是存在一定的倾斜度，在超结器件中，这种倾斜会导致电荷的失衡，从而进一步导致击穿电压下降。
发明内容
本发明为解决深槽刻蚀制作超结器件的外延片时，由于深槽侧壁倾斜导致电荷失衡的问题，提供一种超结半导体器件的外延片及其制作方法。
本发明方法包括：
一种超结半导体器件的外延片，包括：
依次设置的衬底和漂移区，所述衬底由第一导电类型外延层形成，所述漂移区由第一导电类型的半导体单晶片形成；
所述漂移区内包括：间隔设置的沟槽，所述沟槽侧壁设置有第二导电类型的第二柱，所述第二柱为外延形成的；所述沟槽内设置有第三柱，所述第三柱为第一介电材料；所述沟槽外的第一导电类型的半导体单晶片构成第一柱，所述第一柱、所述第二柱和所述第三柱的侧壁均不垂直于所述衬底，所述第一柱与所述第二柱任意深度的体积比保持不变。
较佳地，所述第一柱的掺杂浓度×所述第一柱的体积＝2×所述第二柱的掺杂浓度×第二柱的体积。
较佳地，所述第一介电材料为氧化物。
一种超结半导体器件的外延片制造方法，包括：
刻蚀第一导电类型半导体单晶片的一个表面形成交替相邻的多个沟槽和多个台面，所述台面对应的第一导电类型的半导体单晶片构成第一柱；
生长第二导电类型的外延层，覆盖所述沟槽以及所述台面的表面；
利用第二介电材料填满所述沟槽；
湿法刻蚀将所述第二介电材料完全刻蚀掉，并刻蚀掉部分第二导电类型的外延层，在所述沟槽的侧壁形成第二导电类型的第二柱，所述第二柱的侧壁不垂直于底部，所述第一柱与所述第二柱任意深度的体积比保持不变；
利用第一介电材料填满所述沟槽，形成第三柱；
在所述表面上生长第一导电类型的外延层，所述第一导电类型的外延层作为所述外延片的衬底。
进一步地，所述刻蚀第一导电类型半导体单晶片的一个表面形成交替相邻的多个沟槽和多个台面，具体包括：
利用干法刻蚀在所述第一导电类型半导体单晶片的所述表面刻蚀深槽，形成交替相邻的多个沟槽和多个台面。
较佳地，所述利用第一介电材料填满所述沟槽之后，还包括：
干法刻蚀去除所述表面上的第二导电类型的外延层和/或第二介电材料。
进一步地，所述湿法刻蚀将所述第二介电材料完全刻蚀掉，并刻蚀掉部分第二导电类型的外延层，具体包括：
将光刻胶覆盖所述台面和所述第二导电类型外延层，在所述第二介电材料上形成刻蚀窗口，利用刻蚀单晶硅的速率大于刻蚀介电材料的速率的刻蚀液进行湿法刻蚀，将所述第二介电材料完全刻蚀掉，并刻蚀掉部分第二导电类型的外延层。
较佳地，所述刻蚀液刻蚀所述单晶硅的速率大于刻蚀所述第二介电材料的速率10倍以上。
进一步地，所述利用第一介电材料填满所述沟槽之后，还包括：
较佳地，所述第一介电材料和所述第二介电材料均为氧化物。
本发明实施例提供的超结半导体器件的外延片及其制作方法，利用湿法刻蚀不同物质的速率不同，刻蚀出具有一定斜率的第二柱侧壁，使得第二柱和第一柱任意深度的体积比保持不变，由于第二柱是外延生成的，第一柱是半导体单晶片形成的，两者均为掺杂浓度均匀的柱体，控制第二柱的掺杂浓度和侧壁的倾斜度，不仅可以保证第一柱和第二柱总的离子掺杂量相等，使得总的电荷平衡，也保证了任意深度第一导电类型离子和第二导电类型离子都相等，使得任何位置的第一导电类型离子和第二导电类型离子都保持平衡，防止器件被击穿；另外，本发明实施例将外延层作为衬底，将单晶片作为上层，在单晶片的表面进一步制作超结器件，超结器件的外延片对漂移区的内部结构要求较高，对衬底的要求较低，由于单晶片比外延内部缺陷少，将外延层作为衬底，更容易控制外延片的制作以满足工艺上的要求。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一中用于超结器件的外延片的结构示意图；
图2为本发明实施例一中用于超结器件的外延片的制作方法流程的示意图；
图3(a)至图3(j)为本发明实施例二中用于超结器件的外延片的制作流程中各阶段的结构示意图。
具体实施方式
众所周知，超结结构的本质是利用漂移区中插入的P柱(对N沟道器件而言)对N区进行电荷补偿，从而优化电场分布，提高击穿电压。理想效果是在超结器件制备过程中，在N型外延上挖出垂直沟槽结构，并进行P型外延填充，这样只需满足P柱与N柱均匀常州且浓度相等即可。但在实际刻蚀中，刻蚀出的槽的侧壁往往不是理想的垂直情况，而是与衬底存在一定的倾斜度，尤其在槽较深的情况下，这种倾斜不可忽略，会导致电荷的失衡，进而导致击穿电压下降。当斜度为0时，电荷平衡，最高电场在PN结处，所以击穿点会发生在P柱N柱的PN结；当侧壁倾斜为负角度时，N柱中有多余的电荷，P柱被完全耗尽后这部分多余电荷只能转向去耗尽有源区中体区的P型离子，从而会增强靠近体区处PN结的电场；当侧壁倾斜为正角度时，P柱中有多余的电荷，这部分电荷会与N型衬底耗尽，会增强P柱底部的电场，而此处本来就存在电场峰值，从而使击穿电压下降地更多。
实际刻蚀出的深槽侧壁一般为负斜度，即P柱宽度从上到下逐渐变小，而N柱宽度从上到下逐渐变大。N柱的形状由刻蚀形成，不易改变，本发明实施例改变了P柱的形状，使其宽度也为从上到下逐渐变大，掺杂浓度均匀，则P柱中离子总量从上到下逐渐变大，根据N柱的形状和掺杂浓度可得出P柱的侧壁倾斜度和掺杂浓度，使得在任意升读位置都保证P/N电荷相等。
为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
为了方便起见，以下说明中使用了特定的术语体系，并且这并不是限制性的。措词“左”、“右”、“上”和“下”表示在参照的附图中的方向。措词“向内”和“向外”分别是指朝着以及远离描述的对象及其指定部分的几何中心。术语包括以上具体提及的措词、其衍生物以及类似引入的措词。
尽管本发明的实施例涉及特定的导电类型(P型或N型)，但P型导电类型可以与N型导电类型调换，反之亦然，并且器件仍然是功能上正确的。因此，此处使用的，对N型的引用可以与P型互换，对P型的引用可以与N型互换。当所述第一导电类型半导体为N型半导体、第二导电类型为P型半导体时，所述超结器件为N沟道超结器件；反之，则为P沟道超结器件。
实施例一
如图1所示，为本发明实施例一提供的一种超结半导体器件的外延片，包括：
依次设置的衬底10和漂移区20，所述衬底10由第一导电类型外延层形成，所述漂移区20由第一导电类型的半导体单晶片形成；
所述漂移区内包括：间隔设置的沟槽，所述沟槽侧壁设置有第二导电类型的第二柱22，所述第二柱为外延形成的；所述沟槽内设置有第三柱23，所述第三柱23为第一介电材料；所述沟槽外的第一导电类型的半导体单晶片构成第一柱21，所述第一柱21、所述第二柱22和所述第三柱23的侧壁均不垂直于所述衬底10，所述第一柱21与所述第二柱22任意深度的体积比保持不变。
本发明实施例一提供的超结半导体器件的外延片，P柱侧壁具有一定斜率，使得P柱和N柱任意深度的体积比保持不变，由于P柱和N柱均为掺杂浓度均匀的梯形柱，控制P柱的掺杂浓度和侧壁的倾斜度，不仅可以保证P柱和N柱总的离子掺杂量相等，使得总的电荷平衡，也保证了任意深度P型离子和N型离子都相等，使得任何位置的P型/N型离子都保持平衡，防止器件被击穿。另外，本发明实施例一将外延层作为衬底，将单晶片作为上层，在单晶片的表面进一步制作超结器件，超结器件的外延片对漂移区的内部结构要求较高，对衬底的要求较低，由于单晶片比外延内部缺陷少，将外延层作为衬底，更容易控制外延片的制作以满足工艺上的要求。
较佳地，所述第一柱21的掺杂浓度×所述第一柱的体积＝2×所述第二柱22的掺杂浓度×第二柱的体积，即P柱的离子掺杂量等于N柱的离子掺杂量，保证了电荷平衡。
较佳地，所述介电材料为氧化物。
本发明实施例一还提供了一种超结半导体器件的外延片的制作方法，如图2所示，包括：
S101、刻蚀第一导电类型半导体单晶片的一个表面形成交替相邻的多个沟槽和多个台面，所述台面对应的第一导电类型的半导体单晶片构成第一柱；
S102、生长第二导电类型的外延层，覆盖所述沟槽以及所述台面的表面；
S103、利用第二介电材料填满所述沟槽；
S104、湿法刻蚀将所述第二介电材料完全刻蚀掉，并刻蚀掉部分第二导电类型的外延层，在所述沟槽的侧壁形成第二导电类型的第二柱，所述第二柱的侧壁不垂直于底部，所述第一柱与所述第二柱任意深度的体积比保持不变；
S105、利用第一介电材料填满所述沟槽，形成第三柱；
S106、在所述表面上生长第一导电类型的外延层，所述第一导电类型的外延层作为所述外延片的衬底。
较佳地，步骤S101具体包括：利用干法刻蚀在所述第一导电类型半导体单晶片的所述表面刻蚀深槽，形成交替相邻的多个沟槽和多个台面。其中，多个台面即为N柱，由于工艺限制，刻蚀的深槽侧壁不垂直于深槽的底面，因此需要改变P柱的形状，使任意深度的P型离子掺杂量等于N型离子掺杂量。
较佳地，步骤S103之后，还包括：干法刻蚀去除所述表面上的第二导电类型的外延层和/或第二介电材料。沟槽内部的第二导电类型外延层和第二介电材料保留，其中，选取适合的氧化物作为第二介电材料，和刻蚀液一起控制形成P柱的形状，第二导电类型的外延层经过刻蚀处理即形成P柱。
较佳地，步骤S104具体包括：将光刻胶覆盖所述台面和所述第二导电类型外延层，在所述第二介电材料上形成刻蚀窗口，利用刻蚀单晶硅的速率大于刻蚀介电材料的速率的刻蚀液进行湿法刻蚀，将所述第二介电材料完全刻蚀掉，并刻蚀掉部分第二导电类型的外延层。利用刻蚀液刻蚀不同物质的速率不同，同时刻蚀第二介电材料和第二导电类型的外延层，由于两者的刻蚀速率不同，刻蚀后留下的第二导电类型的外延层侧壁不垂直于沟槽的底部，可以通过选择不同的第二介电材料和刻蚀液，得到不同侧壁斜率的P柱，使得任意深度的P柱和N柱的离子掺杂量相等。
较佳地，所述刻蚀液刻蚀所述单晶硅的速率大于刻蚀所述第二介电材料的速率10倍以上。刻蚀的速率差越高，形成的P柱侧壁斜率越大，速率差超过10倍，P柱侧壁的斜率较大，效果比较明显。
较佳地，步骤S105之后，还包括：干法刻蚀去除所述表面上的第一介电材料。此时，即形成了间隔的第一柱、第二柱和第三柱，且三类柱的侧壁均不垂直于衬底。
较佳地，所述第一介电材料和所述第二介电材料均为氧化物，其中，第一介电材料和第二介电材料可以为同一氧化物，也可以是不同的氧化物。
实施例二
下面以N型半导体为例，详细描述本发明的技术方案。如这里所用的，对导电类型的引用限于所描述的实施例。然而，本领域技术人员知道，P型导电类型能够与N型导电类型调换。如图3(a)～3(j)所示，为本发明实施例二公开的用于超结器件的外延片制作流程中各阶段的结构示意图。
S201、如图3(a)，使用N型硅单晶片1，对单晶片1的上下表面都进行清洗。利用干法刻蚀在其中一个表面刻蚀深槽，形成交替相邻的多个沟槽和多个台面，台面对应的半导体单晶片即为N柱，由于技术上的限制，N柱的侧壁不垂直于深槽底部，为上窄下宽的梯形。
S202、如图3(b)，在沟槽和台面的表面外延利用化学气相淀积生长P型外延，形成厚度一致的P型外延层2覆盖沟槽的底部、侧壁以及台面。
S203、如图3(c)，利用氧化硅3，将沟槽填满。
S204、如图3(d)，干法刻蚀去除表面的氧化硅3和P型外延层2，沟槽内的保留。
S205、如图3(e)，利用光刻胶4形成刻蚀窗口，光刻胶覆盖台面和P型外延层2，露出氧化硅3，待后续刻蚀。
S206、如图3(f)，进行湿法刻蚀。使用多晶硅刻蚀液和氧化硅刻蚀液的混合溶液进行刻蚀，利用缓冲剂或稀释剂调整速率，如，使用硝酸、氢氟酸、双氧水、稀释剂制成混合溶液，其中，硝酸刻蚀多晶硅，氢氟酸刻蚀氧化硅，通过双氧水和稀释剂调整刻蚀单晶硅和氧化硅的速率比，使刻蚀P型外延层的速率大于刻蚀氧化硅的速率的10倍以上，最终形成上窄下宽的P柱2。控制速率，使得任意深度的P柱和N柱的体积比保持不变，进而任意深度的P型离子和N型离子的掺杂量相等。
S207、如图3(g)，去除表面的光刻胶4，利用氧化硅5填满沟槽内P柱2之间的区域。
S208、如图3(h)，干法刻蚀去除表面的氧化硅5，如此，形成P柱/N柱相间隔的结构。
S209、如图3(i)，利用化学气相淀积生长N型外延层6，覆盖P柱、N柱和氧化硅。
至此，外延片制作完成。
S210、如图3(j)，将N型外延层6作为衬底，N型硅单晶片1作为上层，根据超结器件的设计需要，对N型单晶片1进行减薄，在其上继续加工，制作超结器件。单晶片的缺陷少于外延层的缺陷，以外延层作为衬底，降低了对外延工艺的要求，降低了制作工艺的复杂度，节省了生产成本。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种超结半导体器件的外延片，其特征在于，包括：
依次设置的衬底和漂移区，所述衬底由第一导电类型外延层形成，所述漂移区由第一导电类型的半导体单晶片形成；
所述漂移区内包括：间隔设置的沟槽，所述沟槽侧壁设置有第二导电类型的第二柱，所述第二柱为外延形成的；所述沟槽内设置有第三柱，所述第三柱为第一介电材料；所述沟槽外的第一导电类型的半导体单晶片构成第一柱，所述第一柱、所述第二柱和所述第三柱的侧壁均不垂直于所述衬底，所述第一柱与所述第二柱任意深度的体积比保持不变，所述第一柱与所述第二柱均为掺杂浓度均匀。
2.如权利要求1所述的外延片，其特征在于，所述第一柱的掺杂浓度×所述第一柱的体积＝2×所述第二柱的掺杂浓度×第二柱的体积。
3.如权利要求1所述的外延片，其特征在于，所述第一介电材料为氧化物。
4.一种超结半导体器件的外延片制造方法，其特征在于，所述方法包括：
刻蚀第一导电类型半导体单晶片的一个表面形成交替相邻的多个沟槽和多个台面，所述台面对应的第一导电类型的半导体单晶片构成第一柱；
生长第二导电类型的外延层，覆盖所述沟槽以及所述台面的表面；
利用第二介电材料填满所述沟槽；
湿法刻蚀将所述第二介电材料完全刻蚀掉，并刻蚀掉部分第二导电类型的外延层，在所述沟槽的侧壁形成第二导电类型的第二柱，所述第二柱的侧壁不垂直于底部，所述第一柱与所述第二柱任意深度的体积比保持不变；
利用第一介电材料填满所述沟槽，形成第三柱；
在所述表面上生长第一导电类型的外延层，所述第一导电类型的外延层作为所述外延片的衬底。
5.如权利要求4所述的制造方法，其特征在于，所述刻蚀第一导电类型半导体单晶片的一个表面形成交替相邻的多个沟槽和多个台面，具体包括：
利用干法刻蚀在所述第一导电类型半导体单晶片的所述表面刻蚀深槽，形成交替相邻的多个沟槽和多个台面。
6.如权利要求4所述的制造方法，其特征在于，所述利用第一介电材料填满所述沟槽之后，还包括：
干法刻蚀去除所述表面上的第二导电类型的外延层和/或第二介电材料。
7.如权利要求6所述的制造方法，其特征在于，所述湿法刻蚀将所述第二介电材料完全刻蚀掉，并刻蚀掉部分第二导电类型的外延层，具体包括：
将光刻胶覆盖所述台面和所述第二导电类型外延层，在所述第二介电材料上形成刻蚀窗口，利用刻蚀单晶硅的速率大于刻蚀介电材料的速率的刻蚀液进行湿法刻蚀，将所述第二介电材料完全刻蚀掉，并刻蚀掉部分第二导电类型的外延层。
8.如权利要求7所述的制造方法，其特征在于，所述刻蚀液刻蚀所述单晶硅的速率大于刻蚀所述第二介电材料的速率10倍。
9.如权利要求4所述的制造方法，其特征在于，所述利用第一介电材料填满所述沟槽之后，还包括：
干法刻蚀去除所述表面上的第一介电材料。
10.如权利要求4所述的制造方法，其特征在于，所述第一介电材料和所述第二介电材料均为氧化物。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510174113.8A CN106158929B (zh) | 2015-04-13 | 2015-04-13 | 一种超结半导体器件的外延片及其制作方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510174113.8A CN106158929B (zh) | 2015-04-13 | 2015-04-13 | 一种超结半导体器件的外延片及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106158929A CN106158929A (zh) | 2016-11-23 |
| CN106158929B true CN106158929B (zh) | 2019-12-24 |
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ID=57337016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510174113.8A Active CN106158929B (zh) | 2015-04-13 | 2015-04-13 | 一种超结半导体器件的外延片及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106158929B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109427883A (zh) * | 2017-08-23 | 2019-03-05 | 深圳市敦为技术有限公司 | 一种新型氧化硅层辅助耗尽超结结构的制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102347220A (zh) * | 2010-07-22 | 2012-02-08 | 飞兆半导体公司 | 具有薄epi工艺的沟槽超结mosfet器件及其制造方法 |
| CN103730372A (zh) * | 2013-12-27 | 2014-04-16 | 西安龙腾新能源科技发展有限公司 | 一种可提高器件耐压的超结制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100589253C (zh) * | 2008-04-29 | 2010-02-10 | 西安理工大学 | 氧化物填充扩展沟槽栅超结mosfet及其制造方法 |
| US8299494B2 (en) * | 2009-06-12 | 2012-10-30 | Alpha & Omega Semiconductor, Inc. | Nanotube semiconductor devices |
-
2015
- 2015-04-13 CN CN201510174113.8A patent/CN106158929B/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102347220A (zh) * | 2010-07-22 | 2012-02-08 | 飞兆半导体公司 | 具有薄epi工艺的沟槽超结mosfet器件及其制造方法 |
| CN103730372A (zh) * | 2013-12-27 | 2014-04-16 | 西安龙腾新能源科技发展有限公司 | 一种可提高器件耐压的超结制造方法 |
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| Publication number | Publication date |
|---|---|
| CN106158929A (zh) | 2016-11-23 |
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