CN100589253C - 氧化物填充扩展沟槽栅超结mosfet及其制造方法 - Google Patents

Abstract

本发明公开了一种用氧化物填充扩展沟槽栅超结MOSFET及其制造方法，包括沟槽型的多晶硅栅极、栅氧化层及栅氧化层两侧的p-Well区，p-Well区内设置有n⁺源区；多晶硅栅极的正下方设有扩展沟槽，槽内有填充氧化物；在填充氧化物的两侧、两个p-Well区的正下方依次设置有两个相同宽度的n柱区与两个相同宽度的p柱区。两侧的n柱区与p柱区都以填充氧化物为对称，且n柱区与柱区p及填充氧化物区的厚度相同，p柱区与n柱区及填充氧化物的下面设置有一层硅衬底。其中，n柱区是采用小角度注入形成的。本发明沟槽栅超结MOSFET结构，提高了器件的击穿电压，降低了导通电阻，减小了输入电容和输出电容，使得器件的总功耗降低，并简化了制造工艺。

Description

氧化物填充扩展沟槽栅超结MOSFET及其制造方法

技术领域

本发明属于电力半导体器件技术领域，涉及一种功率MOSFET器件结构，具体涉及一种用氧化物填充的扩展沟槽栅超结MOSFET结构，本发明还涉及该器件结构的制造方法。

背景技术

击穿电压和导通电阻是设计功率MOSFET器件必须考虑的两个主要参数。提高击穿电压，导通电阻也随之提高，导致通态功耗增加，因此，需要对功率MOSFET器件的导通电阻(R_on)加以限制。此外，减小输入电容和输出电容可提高功率MOSFET器件的开关速度，降低开关损耗，从而使功率MOSFET的总功耗降低。

沟槽栅超结MOSFET是在常规的沟槽栅MOSFET结构的基础上开发出来的，其漂移区由n柱区和p柱区交替形成的超结组成。沟槽栅超结MOSFET不仅具有与常规的沟槽栅MOSFET类似的低导通电阻，还具有比其更高的击穿电压。在超结的n柱区和p柱区之间满足电荷平衡的前提下，柱区厚度越厚，沟槽栅超结MOSFET器件承受的电压越高。

现有沟槽栅超结MOSFET结构仍存在导通电阻高、输入电容和输出电容大等问题，使器件的导通损耗和开关损耗都较大。并且，在阻断状态下，漏极电压的增加会在多晶硅栅极下的n柱区表面产生附加的正电荷，破坏n柱区和p柱区之间的电荷平衡，导致器件的击穿电压下降。因而不能很好地满足高频功率开关应用的要求。另外，在实际制作过程中，为了获得良好的器件特性，除了要严格控制n柱区和p柱区之间的电荷平衡外，还需利用多次外延和离子注入形成较厚的柱区，导致工艺难度和成本增加。可见，实际工艺条件在很大程度上制约沟槽栅超结MOSFET的开发和制造。

发明内容

本发明的目的在于提供一种用氧化物填充扩展沟槽栅超结MOSFET结构，不仅可以提高沟槽栅超结MOSFET的击穿电压、降低导通电阻、减小输入电容和输出电容，而且还可以降低其制造工艺的难度。

本发明的另一目的还在于提供该氧化物填充扩展沟槽栅超结MOSFET的制造方法。

本发明所采用的技术方案是，一种用氧化物填充扩展沟槽栅超结MOSFET，包括沟槽型的多晶硅栅极、栅氧化层及栅氧化层两侧的p-Well区，p-Well区内设置有n⁺源区，其特征在于，所述多晶硅栅极的正下方设有扩展沟槽，该扩展沟槽的两侧、从里向外依次设置有n柱区与p柱区，该两个n柱区的宽度相同，该两个p柱区的宽度相同，n柱区与p柱区位于p-Well区的正下方，所述的两个n柱区与p柱区都以该扩展沟槽为对称，该扩展沟槽内填充有氧化物，且该填充氧化物与n柱区及p柱区的厚度相同，n柱区、p柱区及填充氧化物的下面设置有一层硅衬底，所述n柱区浓度和宽度的乘积与p柱区浓度与宽度的乘积相等。

本发明所采用的另一技术方案是，上述沟槽栅超结MOSFET的制造方法，该方法按以下步骤进行：

步骤1：在硅衬底上生长一层p型外延层，在p型外延层上生长一层p+型外延层；

步骤2：将硼离子B⁺注入上步形成的p⁺型外延层中，形成p-well区；

步骤3：在上步形成的p-well区内注入磷离子P⁺，使p-well区中形成n⁺源区；

步骤4：利用反应离子刻蚀，从n⁺源区的表面垂直向下刻蚀直到硅衬底，形成以n⁺源区垂直中心线为中心的沟槽，该沟槽的深度与外延层的总厚度相等，并将p-well区下面的p型外延层分成对称分布的两个p柱区；

步骤5：控制入射角和注入剂量，沿上步形成的沟槽侧壁用小角度进行磷离子P⁺注入，在p型外延层的沟槽侧壁中形成对称分布的两个n柱区；

步骤6：利用化学气相淀积CVD将氧化物填充到两个n柱区之间的扩展沟槽区，填充氧化物的厚度与n柱区、p柱区的厚度相同；

步骤7：利用热氧化在p-well区和n⁺源区的沟槽侧壁形成栅氧化层，再利用化学气相淀积CVD在填充氧化物的顶面以上、两侧栅氧化层之间的沟槽区填充多晶硅栅极，最后进行衬底减薄、电极制备。

本发明沟槽栅超结MOSFET结构是在现有沟槽栅超结MOSFET基本结构的基础上，保持其源、漏区和沟槽型多晶硅栅极不变，由n柱区与p柱区交替形成的超结和含有填充氧化物的扩展沟槽来替代其漂移区，在进一步降低导通电阻、提高器件击穿电压和开关速度的同时，降低了沟槽栅超结MOSFET的制作工艺难度。

附图说明

图1是现有沟槽栅超结MOSFET基本结构示意图；

图2是本发明沟槽栅超结MOSFET基本结构示意图；

图3是本发明沟槽栅超结MOSFET的击穿电压与n柱区浓度在不同柱区宽度W_n下的关系曲线图；

图4是现有沟槽栅超结MOSFET结构和具有三组结构参数的本发明沟槽栅超结MOSFET结构在阻断状态下的I-V特性模拟结果曲线图；

图5是现有沟槽栅超结MOSFET结构和具有三组结构参数的本发明沟槽栅超结MOSFET结构在导通状态下的I-V特性模拟结果曲线图；

图6是现有沟槽栅超结MOSFET结构和具有三组结构参数的本发明沟槽栅超结MOSFET结构在开通期间漏极电压和漏极电流随时间变化的曲线图；

图7是现有沟槽栅超结MOSFET结构和具有三组结构参数的本发明沟槽栅超结MOSFET结构在关断期间漏极电压和漏极电流随时间变化的曲线图；

图8是现有沟槽栅超结MOSFET结构和本发明沟槽栅超结MOSFET结构的输出电容随漏源电压变化的曲线图；

图9是本发明沟槽栅超结MOSFET结构用小角度注入以及注入后形成的n柱区的示意图；其中，a是小角度注入的示意图；b是注入后形成的n柱区的示意图。

具体实施方式

下面结合附图和具体实施方式对本发明进行详细说明。

现有沟槽栅超结MOSFET的基本结构，如图1所示，其p-well区、n⁺源区、多晶硅栅和栅氧化层及衬底与常规的沟槽栅MOSFET的基本结构完全相同。不同之处在于，漂移区由超结组成，n柱区位于沟槽型多晶硅栅极的正下方，n柱区的宽度大于多晶硅栅极的宽度，n柱区的两侧设置有相同宽度W_p的p柱区，p柱区与n柱区的厚度相同。硅衬底的宽度为两倍的p柱区宽度2W_p与n柱区宽度W_na之和。

本发明沟槽栅超结MOSFET结构，如图2所示。以现有沟槽栅超结MOSFET结构为基础，保持原有的p-well区、n⁺源区、p柱区及衬底不变，将沟槽栅极的宽度减小，并向其n柱区内推进，直到与衬底相接，于是在n柱区内形成扩展沟槽；沿扩展沟槽区的两侧壁，采用小角度注入形成两个宽度相等、厚度与p柱区厚度相同的n柱区。然后，在扩展沟槽中填充氧化物，填充氧化物的厚度与n柱区厚度和p柱区的厚度相等，并在填充氧化物以上的剩余沟槽中制作栅氧化层及多晶硅栅极。

控制n柱区宽度W_n与其浓度C_n之积(W_n·C_n)为1.7×10¹²cm^-2。其他结构参数与现有沟槽栅超结MOSFET的完全相同。

本发明沟槽栅超结MOSFET结构，沟槽区中填充的氧化物为SiO₂。

下面从几个方面对上述两种结构进行比较说明：

1.结构特征

本发明沟槽栅超结MOSFET结构，n柱区的宽度远小于现有沟槽栅超结MOSFET结构中n柱区的宽度，即W_n＜W_na。为获得较高的击穿电压，需精确控制超结MOSFET中n柱区和p柱区之间的电荷平衡。这就要求n柱区的浓度和宽度的乘积与p柱区的浓度和宽度的乘积相等，即W_n·C_n≈W_na·C_na≈W_p·C_p。由于W_n＜W_na，因此，现有沟槽栅超结MOSFET中n柱区的浓度C_na低于本发明沟槽栅超结MOSFET中n柱区的浓度C_n，即C_na＜C_n。

2.器件特性分析

下面对现有沟槽栅超结MOSFET和本发明沟槽栅超结MOSFET两种结构的击穿电压、导通电阻和输入电容及输出电容分别作定性的分析与比较。

1)击穿电压

现有沟槽栅超结MOSFET，若栅极和源极接地，在漏极和源极之间加正向电压，器件处于阻断状态。随着漏极电压的增加，多晶硅栅极下的n柱区表面会产生附加正电荷，破坏了n柱区和p柱区之间的电荷平衡，导致器件的击穿电压下降。

本发明沟槽栅超结MOSFET，用填充氧化物的扩展沟槽取代多晶硅栅极下方的n柱区后，漏极电压增加不会影响n柱区和p柱区之间的电荷平衡，不会导致器件的击穿电压下降。

2)导通电阻

沟槽栅超结MOSFET的导通电阻R_on主要由漂移区电阻R_D、积累区电阻R_A和沟道区电阻R_CH串联而成，即R_on≈R_D+R_A+R_CH。

本发明沟槽栅超结MOSFET结构和现有沟槽栅超结MOSFET结构，两者沟道区的结构参数相同，载流子的迁移率也基本相同，因而沟道区电阻R_CH近似相等，即R_CH-A≈R_CH-B。

漂移区电阻R_D由n柱区的宽度和电阻率(或掺杂浓度)决定。现有沟槽栅超结MOSFET结构的漂移区电阻R_D-A∝(C_na·W_na)^-1；本发明沟槽栅超结MOSFET结构的漂移区电阻R_D-B∝(C_n·W_n)^-1。由于超结n柱区和p柱区之间满足电荷平衡，即W_n·C_n≈W_na·C_na。因此，两种结构的漂移区电阻R_D也近似相等，即R_D-A≈R_D-B。

积累区电阻R_A与多晶硅栅极所覆盖的n柱区的宽度有关。现有沟槽栅超结MOSFET结构中，多晶硅栅所覆盖的n柱区较宽，其积累区电阻R_A-A较大；本发明沟槽栅超结MOSFET结构，n柱区上没有覆盖多晶硅栅，故不存在积累区电阻。即R_A-A＞R_A-B。

与现有的沟槽栅超结MOSFET结构相比，本发明沟槽栅超结MOSFET结构的漂移区电阻R_D和沟道区电阻R_CH基本保持不变，但由于消除了多晶硅栅下的积累层电阻R_A，因此，其导通电阻明显降低。

3)输入电容

沟槽栅超结MOSFET结构的输入电容，可表示为：C_IN≈C_GS+C_MI＝C_GS+(1+g_mZ)C_GD。其中，C_GS是栅源电容，C_GD是栅漏电容。C_MI为密勒电容，由密勒效应引起，与栅漏电容C_GD成正比。g_m是跨导，Z是负载电阻。

栅源电容C_GS与栅氧层的面积和厚度之比成正比。本发明的沟槽栅超结MOSFET结构与现有沟槽栅超结MOSFET结构的源区和栅极氧化层的参数相同，因此，栅源电容C_GS相同。栅漏电容C_GD与栅氧层或栅漏之间扩展沟槽的填充氧化物的参数有关。本发明沟槽栅超结MOSFET结构中扩展沟槽的填充氧化物很厚，并且栅极宽度较窄，栅氧化层面积也小于现有沟槽栅超结MOSFET结构的栅氧化层面积，故本发明沟槽栅超结MOSFET结构的栅漏电容C_GD很小，即C_GD-B＜＜C_GD-A。可见，与现有沟槽栅超结MOSFET结构相比，本发明沟槽栅超结MOSFET结构输入电容G_IN更小，即C_IN-B＜＜C_IN-A。

4)输出电容

沟槽栅超结MOSFET结构的输出电容C_OUT由漏源电容C_DS与栅漏电容C_GD并联组成。可表示为：C_OUT≈C_DS+C_GD。其中，漏源电容C_DS由超结的n柱区和p柱区之间的电容引起。随着漏源之间外加正向电压U_DS的增大，n柱区和p柱区所形成的pn结耗尽层宽度增大，C_DS电容减小。超结的耗尽层宽度受制于n柱区的浓度和宽度，并且W_n＜W_na和C_n＞C_na。本发明沟槽栅超结MOSFET结构中，耗尽层宽度较小，漏源电容C_DS-B较大，但其栅漏电容C_GD-B由填充氧化物决定，其值远远小于现有沟槽栅MOSFET结构中由栅氧化层决定C_GD-A。因此，与现有沟槽栅超结MOSFET结构相比，本发明沟槽栅超结MOSFET结构的输出电容更小，即C_OUT-B＜C_OUT-A。

上述分析表明，本发明沟槽栅超结MOSFET结构具有更高的击穿电压、更低的导通电阻和更小的输入电容与输出电容。因而，可显著降低器件的通态损耗和开关损耗，增大其安全工作区。

3.性能评价

沟槽栅超结MOSFET结构的特性与n柱区的浓度、宽度、厚度及沟槽栅的宽度有关。在n柱区和p柱区之间满足电荷平衡的条件下，n柱区厚度越厚，耐压越高；n柱区浓度越高，导通电阻越小；n柱区宽度越窄，即沟槽区的宽度越宽，工艺难度越小。

为评价本发明沟槽栅超结MOSFET结构的特性，根据图2建立了本发明沟槽栅超结MOSFET的结构模型：

n柱区宽度W_n分别为1.0μm、0.8μm和0.5μm，对应的n柱区浓度C_n分别为1.7×10¹⁶cm^-3、2.2×10¹⁶cm^-3和3.4×10¹⁶cm^-3、对应的沟槽区的宽度W分别为4.0μm、4.6μm和5.0μm。其他结构参数与现有沟槽栅超结MOSFET的完全相同。基于该模型，利用半导体器件模拟软件ISE对两种结构的阻断特性、导通特性和开关特性分别进行了模拟和比较。

1)阻断特性

本发明沟槽栅超结MOSFET结构的击穿电压随n柱区宽度W_n和浓度C_n的变化关系。如图3所示。从图中可看出，n柱区和p柱区之间的电荷达到平衡时，器件的击穿电压达到最大值。

如图4所示，现有沟槽栅超结MOSFET结构(结构A)和具有以上三组结构参数的本发明沟槽栅超结MOSFET结构(结构B)在阻断状态下的I-V特性模拟结果曲线。从图中可以看出，现有沟槽栅超结MOSFET结构的击穿电压大约为140V，本发明沟槽栅超结MOSFET结构的击穿电压大于160V。且n柱区宽度W_n为0.5μm时，本发明沟槽栅超结MOSFET结构的击穿电压最大。

2)导通特性

图5显示，现有沟槽栅超结MOSFET结构(结构A)和具有以上三组结构参数的本发明沟槽栅超结MOSFET结构(结构B)在导通状态下的I-V特性。从图中可以看出，在给定漏极电流密度下，本发明沟槽栅超结MOSFET的通态压降明显低于现有沟槽栅超结MOSFET的通态压降。且n柱区宽度W_n为1.0μm时，本发明沟槽栅超结MOSFET结构的通态压降最低。

3)开通特性

如图6所示，现有沟槽栅超结MOSFET结构(结构A)和具有以上三组结构参数的本发明沟槽栅超结MOSFET结构(结构B)在开通期间漏极电压和漏极电流随时间的变化关系。图中显示，开通期间，本发明沟槽栅超结MOSFET的漏极电压随时间的下降及漏极电流随时间的上升明显比现有沟槽栅超结MOSFET要快。本发明沟槽栅超结MOSFET结构具有更好的开通特性。

4)关断特性

图7显示，现有沟槽栅超结MOSFET结构(结构A)和具有以上三组结构参数的本发明沟槽栅超结MOSFET结构(结构B)在关断期间漏极电压和漏极电流随时间的变化关系。从图中可以看出，关断期间，本发明沟槽栅超结MOSFET结构的漏极电压随时间的上升和漏极电流随时间的下降也明显比现有沟槽栅超结MOSFET结构要快。

5)电容特性

图8显示，现有沟槽栅超结MOSFET结构(结构A)和本发明沟槽栅超结MOSFET结构(结构B)在W_n＝0.5μm时，输出电容随漏源电压变化的关系。从图中可以看出，与现有沟槽栅超结MOSFET结构相比，本发明沟槽栅超结MOSFET结构的输出电容明显减小。

本发明沟槽栅超结MOSFET结构与现有沟槽栅超结MOSFET结构相比，具有更好的阻断特性、导通特性和开关特性。并且，n柱区宽度和浓度的变化对本发明沟槽栅超结MOSFET结构的特性影响很小，即本发明沟槽栅超结MOSFET结构不需要对n柱区参数进行严格控制，从而增加了器件设计和制造的自由度。

本发明沟槽栅超结MOSFET结构的制造方法，按以下主要步骤进行：

步骤1：在硅衬底上生长一层p型外延层，在p型外延层上生长一层p⁺型外延层；

步骤2：在p型外延层上部的p⁺型外延层中注入硼离子B⁺，形成p-well区；

步骤3：在p-well区注入磷离子P⁺，形成n⁺源区；

步骤4：利用反应离子刻蚀，从n⁺源区的表面垂直向下刻蚀直到硅衬底，形成以n⁺源区垂直中心线为中心的沟槽，该沟槽的深度与外延层的总厚度相等，并将p-well区下面的p型外延层分成对称分布的两个p柱区；

步骤5：控制入射角和注入剂量，沿沟槽侧壁以小角度进行磷离子(P⁺)注入，在p型外延层的沟槽侧壁中形成对称分布的两个n柱区，同时对p⁺型外延层进行杂质补偿，完成对阈值电压的调整；

步骤6：利用化学气相淀积CVD将氧化物填充到两个n柱区之间的扩展沟槽区，填充氧化物的厚度与n柱区、p柱区的厚度相同；

步骤7：利用热氧化在p-well区和n⁺源区的沟槽侧壁形成栅氧化层，再利用化学气相淀积CVD在填充氧化物的顶面以上、两侧栅氧化层之间的沟槽区填充多晶硅栅极，最后进行衬底减薄、电极制备等后道工艺。这些工艺与现有的沟槽栅MOSFET相同。

本发明沟槽栅超结MOSFET结构关键区域的工艺实现方法：

本发明沟槽栅超结MOSFET结构中，n柱区制作是实现该结构的关键。可采用小角度注入的方法形成n柱区，如图8所示，用磷离子P⁺沿沟槽的侧壁以小角度注入形成n柱区。入射角θ是注入方向与注入平面之间的夹角。θ与沟槽的深宽比有关，可近似表示为：θ≈arctgW/L，其中，W为沟槽的宽度，L为沟槽的深度。

本发明沟槽栅超结MOSFET结构，当n柱区的宽度W_n分别为1.0μm、0.8μm和0.5μm时，入射角θ分别为23°、25°和28°。

n柱区的宽度和浓度与注入能量、注入剂量及入射角有关。注入能量越大，注入越深，在退火温度一定时，推进时间可缩短。注入剂量越大，浓度越高。利用ISE软件，对本发明沟槽栅超结MOSFET结构中n柱区的掺杂进行了工艺模拟。结果表明，有效注入剂量为3.1×10¹²cm^-2，能量E为60keV，并在1100℃下退火17min，即可得到宽度为0.52μm的n柱区。

入射角的大小会影响注入剂量。入射角θ较小时，入射离子会在沟槽侧壁上发生反射和散射，反射和散射的离子进入到沟槽另一侧壁面，引起注入误差，导致有效注入剂量减小，使掺杂效率降低。采用较大的θ有利于提高掺杂效率，降低注入误差和工艺难度。本发明沟槽栅超结MOSFET结构选用的入射角θ为23°～28°，控制有效注入剂量为2.0×10¹²cm^-2～3.1×10¹²cm^-2。

具体实施中，可根据实验测定的有效注入剂量，与工艺模拟所确定的有效注入剂量进行比较，从而确定n柱区注入所需的总掺杂剂量。

现有沟槽栅超结MOSFET结构制作超结时，需采用多次外延和离子注入工艺交替实现。本发明沟槽栅超结MOSFET结构，p柱区采用一次外延就可实现，n柱区采用一次小角度离子注入也可以形成，并可对注入剂量进行精确控制和灵活调整，以达到n柱区和p柱区之间的电荷平衡。采用该方法，不仅使超结的制作工艺难度降低，而且n柱区和p柱区之间的电荷平衡更容易控制。

Claims (6)

1.一种用氧化物填充扩展沟槽栅超结MOSFET，包括沟槽型的多晶硅栅极、栅氧化层及栅氧化层两侧的p-Well区，p-Well区内设置有n+源区，其特征在于，所述多晶硅栅极的正下方设有扩展沟槽，该扩展沟槽的两侧、从里向外依次设置有n柱区与p柱区，该两个n柱区的宽度相同，该两个p柱区的宽度相同，n柱区与p柱区位于p-Well区的正下方，所述的两个n柱区与p柱区都以该扩展沟槽为对称，该扩展沟槽内填充有氧化物，且该填充氧化物与n柱区及p柱区的厚度相同，n柱区、p柱区及扩展沟槽的下面设置有一层硅衬底，所述n柱区浓度和宽度的乘积与p柱区浓度与宽度的乘积相等。

2.按照权利要求1所述的沟槽栅超结MOSFET，其特征在于，所述n柱区的宽度与浓度之积为1.7×10¹²cm^-2。

3.按照权利要求1所述的沟槽栅超结MOSFET，其特征在于，所述的填充氧化物为SiO₂。

4.一种权利要求1所述沟槽栅超结MOSFET的制造方法，其特征在于，该方法按以下步骤进行：

步骤1：在硅衬底上生长一层p型外延层，在p型外延层上生长一层p⁺型外延层；

步骤2：将硼离子B⁺注入上步形成的p⁺型外延层中，形成p-well区；

步骤3：在上步形成的p-well区内注入磷离子P⁺，在p-well区中形成n⁺源区；

步骤4：利用反应离子刻蚀，从n⁺源区的表面垂直向下刻蚀直到硅衬底，形成以n⁺源区垂直中心线为中心的沟槽，该沟槽的深度与外延层的总厚度相等，并将p-well区下面的p型外延层分成对称分布的两个p柱区；

步骤5：控制入射角和注入剂量，沿上步形成的沟槽侧壁进行小角度磷离子P⁺注入，在p型外延层的沟槽侧壁中形成对称分布的两个n柱区；

步骤6：利用化学气相淀积CVD工艺将氧化物填充到两个n柱区之间的扩展沟槽区，填充氧化物的厚度与n柱区、p柱区的厚度相同；

步骤7：利用热氧化在p-well区和n⁺源区的沟槽侧壁形成栅氧化层，再利用化学气相淀积CVD在填充氧化物的顶面以上、两侧栅氧化层之间的沟槽区填充多晶硅栅极，最后进行衬底减薄、电极制备。

5.按照权利要求4所述的沟槽栅超结MOSFET的制造方法，其特征在于，所述步骤5中控制的入射角为23°～28°。

6.按照权利要求4所述的沟槽栅超结MOSFET的制造方法，其特征在于，所述步骤5中控制有效注入剂量为2.0×10¹²cm^-2～3.1×10¹²cm^-2。

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