CN107919398A - 半超结器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半超结器件及其制造方法。所述半超结器件包括N型衬底、第一层、第二层、第三层N型外延、贯穿第三及第二N型外延并延伸至第一层N型外延中的第一沟槽与第二沟槽、形成于第一、第二沟槽内壁的P型注入区域、形成于第一、第二沟槽中的P型注入区域上的介质材料、形成于第一沟槽的介质材料中的第三沟槽、形成于第二沟槽的介质材料中的第四沟槽、形成于第一及第二沟槽两侧的第三层N型外延表面的P型体区、形成于P型体区表面的N型注入区、形成于第三、第四沟槽侧壁、第三层N型外延表面、P型注入区上方的热氧化层、形成于热氧化层表面的多晶硅、形成于第三层N型外延、P型体区上的介质层、及贯穿介质层并对应P型体区的通孔。
Description
【技术领域】
本发明涉及半导体器件技术领域,特别地,涉及一种半超结器件及其制造方法。
【背景技术】
超结/半超结器件,如沟槽型垂直双扩散场效应晶体管(VDMOS)的漏源两极分别在器件的两侧,使电流在器件内部垂直流通,增加了电流密度,改善了额定电流,单位面积的导通电阻也较小,是一种用途非常广泛的功率器件。
传统功率MOSFET通常采用VDMOS结构,为了承受高耐压,需降低漂移区掺杂浓度或者增加漂移区厚度,这带来的直接后果是导通电阻急剧增大。一般传统功率MOSFET的导通电阻与击穿电压呈2.5次方关系,这个关系被称为“硅极限”。“超结”VDMOS基于电荷补偿原理,使器件的导通电阻与击穿电压呈1.32次方关系,很好地解决了导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比,超结MOSFET采用交替的P-N-结构替代传统功率器件中低掺杂漂移层作为电压维持层。超结MOSFET的本质是利用在漂移区中插入的P区(对N沟器件而言)所产生的电场对N区进行电荷补偿,达到提高击穿电压并降低导通电阻的目的。
超结MOSFET的是利用复合缓冲层里面交替的N柱和P柱进行电荷补偿,使P区和N区相互耗尽,形成理想的平顶电场分布和均匀的电势分布,从而达到提高击穿电压并降低导通电阻的目的。要达到理想的效果,其前提条件就是电荷平衡。因此,超结技术从诞生开始,它的制造工艺就是围绕如何制造电荷平衡的N柱和P柱进行的。目前使用的制造技术主要有:多次外延和注入技术,深槽刻蚀和填槽技术。然而,如何降低超结/半超结器件的制造成本是业界的一个重要课题。
【发明内容】
本发明的其中一个目的在于为解决上述问题而提供一种半超结器件及其制造方法。
一种半超结器件,其包括N型衬底、形成于所述N型衬底上的第一层N型外延、形成于所述第一层N型外延上的第二层N型外延、形成于所述第二层N型外延上的第三层N型外延、贯穿所述第三及第二N型外延并延伸至所述第一层N型外延中的第一沟槽与第二沟槽、形成于所述第一沟槽及第二沟槽内壁的P型注入区域、形成于所述第一、第二沟槽中的P型注入区域上的介质材料、形成于所述第一沟槽的介质材料中及所述P型注入区域表面的第三沟槽、形成于所述第二沟槽的介质材料中及P型注入区域表面的第四沟槽、形成于所述第一及第二沟槽两侧的第三层N型外延表面的P型体区、形成于所述P型体区表面的N型注入区、形成于所述第三、第四沟槽侧壁、所述第三层N型外延表面、所述P型注入区上方的热氧化层、形成于所述热氧化层表面及所述介质材料表面的多晶硅、形成于所述第三层N型外延、所述P型体区上的介质层、形成于所述P型体区表面的N型注入区、及贯穿所述介质层并至少部分对应所述N型注入区的通孔。
在一种实施方式中,所述半超结器件还包括形成于介质层上的正面金属,所述正面金属通过所述通孔至少部分连接所述N型注入区。
在一种实施方式中,所述半超结器件还包括背面金属,所述背面金属形成于所述N型衬底远离所述第一层N型外延的表面。
在一种实施方式中,所述P型体区包括三个P型体区,所述第一沟槽位于中间的P型体区与其一侧的P型体区之间,所述第二沟槽位于中间的P型体区与另一侧的P型体区之间。
在一种实施方式中,每个P型体区表面具有至少一个N型掺杂区,所述正面金属通过对应的通孔与每个P型体区及其N型注入区均部分连接。
在一种实施方式中,所述N型注入区为N型高掺杂区域。
一种半超结器件的制作方法,其包括如下步骤:
提供N型衬底,在所述N型衬底上依次形成第一层N型外延、第二层N型外延、第三层N型外延及第一氧化硅层,使用第一光刻胶作为掩膜进行刻蚀,形成贯穿所述第一氧化硅层、所述第三层N型外延、所述第二层N型外延并延伸至所述第一层N型外延中的第一沟槽与第二沟槽;
去除所述第一光刻胶,对所述第一沟槽与第二沟槽内壁的第一、第二及第三N型外延表面进行P型离子注入形成P型注入区;
进行热氧化进而在所述第一及第二沟槽的P型注入区内壁形成氧化硅,刻蚀去除所述第一氧化硅层与第一、第二沟槽中的氧化硅,在所述第一沟槽与第二沟槽的P型注入区内壁及所述第三N型外延层上形成介质材料;
去除所述第三N型外延层上的介质材料;
在所述第三N型外延层上形成第二氧化硅层,使用第二光刻胶作为掩膜刻蚀所述第一、第二沟槽中的介质材料,从而在所述第一沟槽的介质材料表面形成第三沟槽、以及在所述第二沟槽的介质材料表面形成第四沟槽;
进行热氧化在所述第三及第四沟槽侧壁形成与所述P型注入区域相连的热氧化层;
在所述第三沟槽与第四沟槽中的热氧化层及介质材料表面、所述第二氧化硅层上形成多晶硅;
去除所述第二氧化硅层上方的多晶硅;
去除所述第二氧化硅层,进行热氧化在所述第三N型外延表面及所述第一、第二、第三及第四沟槽中的P型注入区、热氧化层及多晶硅上形成热氧化层,在所述第三层N型外延上的热氧化层上形成多晶硅;
使用第三光刻胶作为掩膜,形成贯穿所述多晶硅层与所述热氧化层的两个第一开口与第二开口,所述两个第一开口分别对应所述第一沟槽中的多晶硅与所述第二沟槽中的多晶硅,所述第二开口对应所述第一沟槽与所述第二沟槽之间的第三层N型外延;
利用所述第二开口进行P型离子注入形成P型体区;
进行热退火对所述P型离子进行激活与推进;
使用第四光刻胶作为掩膜,对所述P型体区表面进行N型离子注入形成N型注入区;
在所述P型体区、所述多晶硅上形成介质层;
形成贯穿所述介质层且对应所述P型体区的通孔。
在一种实施方式中,所述方法还包括以下步骤:在所述介质层上形成正面金属,所述正面金属通过所述通孔连接所述N型注入区的至少部分。
在一种实施方式中,所述方法还包括以下步骤:在所述N型衬底远离所述第一层N型外延的表面形成背面金属。
在一种实施方式中,所述第二层N型外延的电阻率大于第一层N型外延与第三层N型外延的电阻率。
本发明提出了一种半超结器件,该器件使用双层外延片,进行注入形成P型注入区埋层,进行再次外延与一次沟槽刻蚀,在沟槽下部形成P柱区域,然后进行热氧化,形成热氧化层作为隔离,在沟槽上部填充多晶硅形成沟道,工艺简单,降低了器件制造成本。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其它的附图,其中:
图1为本发明一较佳实施方式的半超结器件的剖面结构示意图。
图2至图15是图1所示半超结器件的制造方法的各步骤的结构示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅是本发明的一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。
请参阅图1,图1是本发明一较佳实施方式的半超结器件的结构示意图。所述半超结器件可以为功率MOSTFET,其包括N型衬底、形成于所述N型衬底上的第一层N型外延、形成于所述第一层N型外延上的第二层N型外延、形成于所述第二层N型外延上的第三层N型外延、贯穿所述第三及第二N型外延并延伸至所述第一层N型外延中的第一沟槽与第二沟槽、形成于所述第一沟槽及第二沟槽内壁的P型注入区域、形成于所述第一、第二沟槽中的P型注入区域上的介质材料、形成于所述第一沟槽的介质材料中及所述P型注入区域表面的第三沟槽、形成于所述第二沟槽的介质材料中及P型注入区域表面的第四沟槽、形成于所述第一及第二沟槽两侧的第三层N型外延表面的P型体区、形成于所述P型体区表面的N型注入区、形成于所述第三、第四沟槽侧壁、所述第三层N型外延表面、所述P型注入区上方的热氧化层、形成于所述热氧化层表面及所述介质材料表面的多晶硅、形成于所述第三层N型外延、所述P型体区上的介质层、形成于所述P型体区表面的N型注入区、及贯穿所述介质层并至少部分对应所述N型注入区的通孔、正面金属与背面金属。
所述正面金属形成于介质层上,所述正面金属通过所述通孔至少部分连接所述N型注入区。所述背面金属形成于所述N型衬底远离所述第一层N型外延的表面。
进一步地,所述P型体区包括三个P型体区,所述第一沟槽位于中间的P型体区与其一侧的P型体区之间,所述第二沟槽位于中间的P型体区与另一侧的P型体区之间。每个P型体区表面具有至少一个N型掺杂区,所述正面金属通过对应的通孔与每个P型体区及其N型注入区均部分连接。更进一步地,所述N型注入区为N型高掺杂区域。
请参阅图2至图15,其是图1所示半超结器件的制造方法的各步骤的结构示意图。所述半超结器件的制造方法如下步骤S1至S17。
步骤S1,请参阅图2,提供N型衬底,在所述N型衬底上依次形成第一层N型外延、第二层N型外延、第三层N型外延及第一氧化硅层,使用第一光刻胶作为掩膜进行刻蚀,形成贯穿所述第一氧化硅层、所述第三层N型外延、所述第二层N型外延并延伸至所述第一层N型外延中的第一沟槽与第二沟槽。其中,所述刻蚀可以为干法刻蚀。所述第二层N型外延的电阻率大于第一层N型外延与第三层N型外延的电阻率。
步骤S2,请参阅图3,去除所述第一光刻胶,对所述第一沟槽与第二沟槽内壁的第一、第二及第三N型外延表面进行P型离子注入形成P型注入区。
步骤S3,请参阅图4,进行热氧化进而在所述第一及第二沟槽的P型注入区内壁形成氧化硅,刻蚀去除所述第一氧化硅层与第一、第二沟槽中的氧化硅,在所述第一沟槽与第二沟槽的P型注入区内壁及所述第三层N型外延上形成介质材料。所述步骤S3中,所述刻蚀可以为湿法刻蚀。
步骤S4,请参阅图5,去除所述第三层N型外延上的介质材料。具体地,可以采用刻蚀去除。
步骤S5,请参阅图6,在所述第三层N型外延上形成第二氧化硅层,使用第二光刻胶作为掩膜刻蚀所述第一、第二沟槽中的介质材料,从而在所述第一沟槽的介质材料表面形成第三沟槽、以及在所述第二沟槽的介质材料表面形成第四沟槽。
步骤S6,请参阅图7,进行热氧化在所述第三及第四沟槽侧壁形成与所述P型注入区域相连的热氧化层。
步骤S7,请参阅图8,在所述第三沟槽与第四沟槽中的热氧化层及介质材料表面、所述第二氧化硅层上形成多晶硅。
步骤S8,请参阅图9,去除所述第二氧化硅层上方的多晶硅。具体地,可以采用湿法刻蚀去除。
步骤S9,请参阅图10,去除所述第二氧化硅层,进行热氧化在所述第三层N型外延表面及所述第一、第二、第三及第四沟槽中的P型注入区、热氧化层及多晶硅上形成热氧化层,在所述第三层N型外延上的热氧化层上形成多晶硅。
步骤S10,请参阅图11,使用第三光刻胶作为掩膜,形成贯穿所述多晶硅层与所述热氧化层的两个第一开口与第二开口,所述两个第一开口分别对应所述第一沟槽中的多晶硅与所述第二沟槽中的多晶硅,所述第二开口对应所述第一沟槽与所述第二沟槽之间的第三层N型外延。
步骤S11,请参阅图12,利用所述第二开口进行P型离子注入形成P型体区。
步骤S12,请参阅图13,进行热退火对所述P型离子进行激活与推进。
步骤S13,请参阅图14,使用第四光刻胶作为掩膜,对所述P型体区表面进行N型离子注入形成N型注入区(如图所示N+)。
步骤S14,请参阅图15,在所述P型体区、所述多晶硅上形成介质层。
步骤S15,请参阅图11,形成贯穿所述介质层且对应所述P型体区的通孔。
步骤S16,请参阅图1,在所述介质层上形成正面金属,所述正面金属通过所述通孔连接所述N型注入区的至少部分。
步骤S17,请参阅图1,在所述N型衬底远离所述第一层N型外延的表面形成背面金属。
本发明提出了一种半超结器件,该器件使用双层外延片,进行注入形成P型注入区埋层,进行再次外延与一次沟槽刻蚀,在沟槽下部形成P柱区域,然后进行热氧化,形成热氧化层作为隔离,在沟槽上部填充多晶硅形成沟道,工艺简单,降低了器件制造成本。
以上所述的仅是本发明的实施方式,在此应当指出,对于本领域的普通技术人员来说,在不脱离本发明创造构思的前提下,还可以做出改进,但这些均属于本发明的保护范围。
Claims (10)
1.一种半超结器件,其特征在于:所述半超结器件包括N型衬底、形成于所述N型衬底上的第一层N型外延、形成于所述第一层N型外延上的第二层N型外延、形成于所述第二层N型外延上的第三层N型外延、贯穿所述第三及第二N型外延并延伸至所述第一层N型外延中的第一沟槽与第二沟槽、形成于所述第一沟槽及第二沟槽内壁的P型注入区域、形成于所述第一、第二沟槽中的P型注入区域上的介质材料、形成于所述第一沟槽的介质材料中及所述P型注入区域表面的第三沟槽、形成于所述第二沟槽的介质材料中及P型注入区域表面的第四沟槽、形成于所述第一及第二沟槽两侧的第三层N型外延表面的P型体区、形成于所述P型体区表面的N型注入区、形成于所述第三、第四沟槽侧壁、所述第三层N型外延表面、所述P型注入区上方的热氧化层、形成于所述热氧化层表面及所述介质材料表面的多晶硅、形成于所述第三层N型外延、所述P型体区上的介质层、形成于所述P型体区表面的N型注入区、及贯穿所述介质层并至少部分对应所述N型注入区的通孔。
2.如权利要求1所述的半超结器件,其特征在于:所述半超结器件还包括形成于介质层上的正面金属,所述正面金属通过所述通孔至少部分连接所述N型注入区。
3.如权利要求2所述的半超结器件,其特征在于:所述半超结器件还包括背面金属,所述背面金属形成于所述N型衬底远离所述第一层N型外延的表面。
4.如权利要求1所述的半超结器件,其特征在于:所述P型体区包括三个P型体区,所述第一沟槽位于中间的P型体区与其一侧的P型体区之间,所述第二沟槽位于中间的P型体区与另一侧的P型体区之间。
5.如权利要求1所述的半超结器件,其特征在于:每个P型体区表面具有至少一个N型掺杂区,所述正面金属通过对应的通孔与每个P型体区及其N型注入区均部分连接。
6.如权利要求1所述的半超结器件,其特征在于:所述N型注入区为N型高掺杂区域。
7.一种半超结器件的制作方法,其特征在于:所述方法包括如下步骤:
提供N型衬底,在所述N型衬底上依次形成第一层N型外延、第二层N型外延、第三层N型外延及第一氧化硅层,使用第一光刻胶作为掩膜进行刻蚀,形成贯穿所述第一氧化硅层、所述第三层N型外延、所述第二层N型外延并延伸至所述第一层N型外延中的第一沟槽与第二沟槽;
去除所述第一光刻胶,对所述第一沟槽与第二沟槽内壁的第一、第二及第三N型外延表面进行P型离子注入形成P型注入区;
进行热氧化进而在所述第一及第二沟槽的P型注入区内壁形成氧化硅,刻蚀去除所述第一氧化硅层与第一、第二沟槽中的氧化硅,在所述第一沟槽与第二沟槽的P型注入区内壁及所述第三N型外延层上形成介质材料;
去除所述第三N型外延层上的介质材料;
在所述第三N型外延层上形成第二氧化硅层,使用第二光刻胶作为掩膜刻蚀所述第一、第二沟槽中的介质材料,从而在所述第一沟槽的介质材料表面形成第三沟槽、以及在所述第二沟槽的介质材料表面形成第四沟槽;
进行热氧化在所述第三及第四沟槽侧壁形成与所述P型注入区域相连的热氧化层;
在所述第三沟槽与第四沟槽中的热氧化层及介质材料表面、所述第二氧化硅层上形成多晶硅;
去除所述第二氧化硅层上方的多晶硅;
去除所述第二氧化硅层,进行热氧化在所述第三N型外延表面及所述第一、第二、第三及第四沟槽中的P型注入区、热氧化层及多晶硅上形成热氧化层,在所述第三层N型外延上的热氧化层上形成多晶硅;
使用第三光刻胶作为掩膜,形成贯穿所述多晶硅层与所述热氧化层的两个第一开口与第二开口,所述两个第一开口分别对应所述第一沟槽中的多晶硅与所述第二沟槽中的多晶硅,所述第二开口对应所述第一沟槽与所述第二沟槽之间的第三层N型外延;
利用所述第二开口进行P型离子注入形成P型体区;
进行热退火对所述P型离子进行激活与推进;
使用第四光刻胶作为掩膜,对所述P型体区表面进行N型离子注入形成N型注入区;
在所述P型体区、所述多晶硅上形成介质层;
形成贯穿所述介质层且对应所述P型体区的通孔。
8.如权利要求7所述的半超结器件的制作方法,其特征在于:所述方法还包括以下步骤:在所述介质层上形成正面金属,所述正面金属通过所述通孔连接所述N型注入区的至少部分。
9.如权利要求8所述的半超结器件的制作方法,其特征在于:所述方法还包括以下步骤:在所述N型衬底远离所述第一层N型外延的表面形成背面金属。
10.如权利要求7所述的半超结器件的制作方法,其特征在于:所述第二层N型外延的电阻率大于第一层N型外延与第三层N型外延的电阻率。
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Cited By (2)
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---|---|---|---|---|
CN109346523A (zh) * | 2018-09-28 | 2019-02-15 | 张帅 | 具有超级结结构的沟槽栅场效应晶体管及其制造方法 |
WO2024083028A1 (zh) * | 2022-10-18 | 2024-04-25 | 苏州东微半导体股份有限公司 | 半导体超结功率器件及其制造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101267000A (zh) * | 2008-04-29 | 2008-09-17 | 西安理工大学 | 氧化物填充扩展沟槽栅超结mosfet及其制造方法 |
US20110198689A1 (en) * | 2010-02-17 | 2011-08-18 | Suku Kim | Semiconductor devices containing trench mosfets with superjunctions |
CN107316899A (zh) * | 2017-07-14 | 2017-11-03 | 何春晖 | 半超结器件及其制造方法 |
-
2017
- 2017-12-13 CN CN201711326994.6A patent/CN107919398A/zh not_active Withdrawn
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101267000A (zh) * | 2008-04-29 | 2008-09-17 | 西安理工大学 | 氧化物填充扩展沟槽栅超结mosfet及其制造方法 |
US20110198689A1 (en) * | 2010-02-17 | 2011-08-18 | Suku Kim | Semiconductor devices containing trench mosfets with superjunctions |
CN102163622A (zh) * | 2010-02-17 | 2011-08-24 | 仙童半导体公司 | 包含具有超级结的沟槽mosfet的半导体器件 |
CN107316899A (zh) * | 2017-07-14 | 2017-11-03 | 何春晖 | 半超结器件及其制造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN109346523A (zh) * | 2018-09-28 | 2019-02-15 | 张帅 | 具有超级结结构的沟槽栅场效应晶体管及其制造方法 |
WO2024083028A1 (zh) * | 2022-10-18 | 2024-04-25 | 苏州东微半导体股份有限公司 | 半导体超结功率器件及其制造方法 |
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