CN108091683A - 半导体功率器件的超结结构及其制作方法 - Google Patents
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Abstract
一种半导体功率器件的超结结构包括N型衬底、形成于N型衬底上的N型外延、形成于N型外延表面的第一沟槽与第二沟槽、位于N型外延中的第一沟槽下方的第三沟槽、位于N型外延中的第四沟槽、位于第三沟槽与第四沟槽表面的P型掺杂区、位于第三、第四沟槽中且P型掺杂区表面及第一及第二沟槽侧壁的多晶硅、形成于N型外延上及第一及第二沟槽中的P型外延、形成于第一与第二沟槽之间的N型外延表面的N型外延层、形成于P型外延表面且邻近N型外延层两侧的第一、第二N型注入区、形成于N型外延层上的氧化硅与多晶硅层、形成于P型外延层、N型注入区与多晶硅上的介质层、贯穿介质层的第一、第二通孔。
Description
【技术领域】
本发明涉及半导体器件技术领域，特别地，涉及一种半导体功率器件的超结结构及其制作方法。
【背景技术】
超结/半超结器件，如沟槽型垂直双扩散场效应晶体管(VDMOS)的漏源两极分别在器件的两侧,使电流在器件内部垂直流通,增加了电流密度,改善了额定电流,单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
传统功率MOSFET通常采用VDMOS结构,为了承受高耐压,需降低漂移区掺杂浓度或者增加漂移区厚度,这带来的直接后果是导通电阻急剧增大。一般传统功率MOSFET的导通电阻与击穿电压呈2.5次方关系,这个关系被称为“硅极限”。“超结”VDMOS基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系,很好地解决了导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比,超结MOSFET采用交替的P-N-结构替代传统功率器件中低掺杂漂移层作为电压维持层。超结MOSFET的本质是利用在漂移区中插入的P区(对N沟器件而言)所产生的电场对N区进行电荷补偿,达到提高击穿电压并降低导通电阻的目的。
超结MOSFET的是利用复合缓冲层里面交替的N柱和P柱进行电荷补偿,使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，从而达到提高击穿电压并降低导通电阻的目的。要达到理想的效果，其前提条件就是电荷平衡。因此，超结技术从诞生开始，它的制造工艺就是围绕如何制造电荷平衡的N柱和P柱进行的。目前使用的制造技术主要有：多次外延和注入技术，深槽刻蚀和填槽技术。然而，如何提高半导体功率器件的超结结构的器件性能(如击穿电压等)、降低了器件制造难度和制造成本是业界的重要课题。
【发明内容】
本发明的其中一个目的在于为解决上述至少一个技术问题而提供一种半导体功率器件的超结结构及其制作方法。
一种半导体功率器件的超结结构，其包括N型衬底、形成于所述N型衬底上的N型外延、形成于所述N型外延表面的第一沟槽与第二沟槽、位于所述N型外延中的所述第一沟槽下方的与所述第一沟槽连通的第三沟槽、位于所述N型外延中的所述第二沟槽下方的与所述第二沟槽连通的第四沟槽、位于所述第三沟槽与第四沟槽表面的P型掺杂区、位于所述第三、第四沟槽中且所述P型掺杂区表面及所述第一及第二沟槽侧壁的多晶硅、形成于所述N型外延上及所述第一及第二沟槽中的P型外延、形成于所述第一与第二沟槽之间的N型外延表面的N型外延层、形成于所述P型外延表面且邻近所述N型外延层两侧的第一、第二N型注入区、形成于所述N型外延层上及邻近所述N型外延的部分P型外延层与部分两个N型注入区上的依次设置的氧化硅与多晶硅层、形成于所述P型外延层、所述N型注入区与所述多晶硅上的介质层、贯穿所述介质层且对应第一沟槽上的P型外延层及第一N型注入区的第一通孔及对应所述第二沟槽上的P型外延层及第二N型注入区的第二通孔，其中所述P型体区的P型离子的掺杂浓度比所述P型扩散层的P型离子的掺杂浓度高。
在一种实施方式中，所述超结结构还包括第一金属层，所述第一金属层位于所述介质层远离所述P型外延层一侧，所述第一金属层经由所述第一通孔与第二通孔连接所述P型外延层及所述N型注入区。
在一种实施方式中，所述超结结构还包括第二金属层，所述第二金属层位于所述N型衬底远离所述N型外延的表面。
在一种实施方式中，所述第一沟槽及第二沟槽的位置分别与所述第一通孔及第二通孔的位置对应。
在一种实施方式中，所述第三沟槽的深度大于所述第一沟槽的深度，所述第四沟槽的深度大于所述第二沟槽的深度。
在一种实施方式中，所述第三沟槽邻近所述第一沟槽的部分的沟槽宽度大于所述第一沟槽的宽度，所述第三沟槽的沟槽宽度还沿着远离所述第一沟槽的方向逐渐减小；所述第四沟槽邻近所述第二沟槽的部分的沟槽宽度大于所述第二沟槽的宽度，所述第四沟槽的沟槽宽度还沿着远离所述第二沟槽的方向逐渐减小。
在一种实施方式中，所述N型外延层的掺杂浓度大于所述N型外延。
一种半导体功率器件的超结结构的制作方法，其包括以下步骤：
提供具有N型衬底的N型外延，在所述N型外延表面依次形成第一氮化硅、氧化硅、第一光刻胶机第二光刻胶，其中所述第一光刻胶的的感光率较高；
使用光罩进行光刻曝光，通过调整光刻曝光条件使得所述第一光刻胶的曝光宽度大于所述第二光刻胶的曝光宽度；
使用所述第一、第二光刻胶作为掩膜刻蚀所述氧化硅及第一氮化硅从而形成贯穿所述第一氧化硅及第二氮化硅的两个开口；
去除所述第一、第二光刻胶，利用所述两个开口刻蚀所述N型外延从而形成对应所述两个开口的第一沟槽与第二沟槽；
在所述氧化硅及所述第一沟槽及第二沟槽的底部及侧壁形成第二氮化硅；
去除所述氧化硅表面及所述第一及第二沟槽底部的第二氮化硅，所述第一及第二沟槽侧壁的第二氮化硅被保留；
进行湿法刻蚀去除所述氧化硅层且在所述第一沟槽下方的N型外延中形成第三沟槽、在第二沟槽下方的N型外延中形成第四沟槽；
进行P型扩散，从而在所述第三沟槽及第四沟槽内壁形成P型掺杂区；
在所述第一、第二、第三及第四沟槽中及所述第一氮化硅上形成第一多晶硅；
进行湿法刻蚀去除所述第三、第四沟槽中的部分第一多晶硅、所述第一、第二沟槽中的第一多晶硅、及所述第一氮化硅上方的第一多晶硅；
在所述第三、第四沟槽的第一多晶硅上、所述第一、第二沟槽中、所述第一氮化硅上形成第二多晶硅；
进行湿法刻蚀去除所述第一氮化硅、所述第一氮化硅上的第二多晶硅、所述第一、第二沟槽中的第二氮化硅及第二多晶硅；
在所述第一、第二沟槽中、所述N型外延上形成P型外延层；
刻蚀所述P型外延层形成贯穿所述P型外延层且对应所述第一及第二沟槽之间的N型外延的开口；
在所述开口中及所述P型外延层上形成N型外延层；
去除所述P型外延层上的N型外延层；
形成位于所述P型外延表面且邻近所述N型外延层两侧的第一、第二N型注入区，形成位于所述N型外延层上及邻近所述N型外延的部分P型外延层与部分两个N型注入区上的依次设置的氧化硅与多晶硅层，形成位于所述P型外延层、所述N型注入区与所述多晶硅上的介质层，形成贯穿所述介质层且对应第一沟槽上的P型外延层及第一N型注入区的第一通孔及对应所述第二沟槽上的P型外延层及第二N型注入区的第二通孔，
其中所述P型体区的P型离子的掺杂浓度比所述P型扩散层的P型离子的掺杂浓度高。
在一种实施方式中，所述制作方法还包括以下步骤：形成第一金属层，所述第一金属层位于所述介质层远离所述P型外延层一侧，所述第一金属层经由所述介质孔连接所述P型外延层及所述N型注入区。
在一种实施方式中，所述制作方法还包括以下步骤：形成第二金属层，所述第二金属层位于所述N型衬底远离所述N型外延的表面。
本发明采用了提出一种适用于IGBT和VDMOS的半导体功率器件的超结结构及其制作方法,所述半导体功率器件的超结结构采用新设计的双层结构，其中上层超结结构(如上层的P型体区与下层的P型掺杂区)的掺杂浓度较高；而下层超结结构的掺杂浓度较低。下层超结结构为梯形沟槽填充形成，提高了器件击穿电压。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1是本发明一较佳实施方式的半导体功率器件的超结结构的剖面结构示意图。
图2至图17是图1所示半导体功率器件的超结结构的制作方法的各步骤的结构示意图。
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，图1是本发明一较佳实施方式的半导体功率器件的超结结构的剖面结构示意图。所述半导体功率器件可以为IGBT和VDMOS，所述超结结构包括N型衬底、形成于所述N型衬底上的N型外延、形成于所述N型外延表面的第一沟槽与第二沟槽、位于所述N型外延中的所述第一沟槽下方的与所述第一沟槽连通的第三沟槽、位于所述N型外延中的所述第二沟槽下方的与所述第二沟槽连通的第四沟槽、位于所述第三沟槽与第四沟槽表面的P型掺杂区、位于所述第三、第四沟槽中且所述P型掺杂区表面及所述第一及第二沟槽侧壁的多晶硅、形成于所述N型外延上及所述第一及第二沟槽中的P型外延、形成于所述第一与第二沟槽之间的N型外延表面的N型外延层、形成于所述P型外延表面且邻近所述N型外延层两侧的第一、第二N型注入区、形成于所述N型外延层上及邻近所述N型外延的部分P型外延层与部分两个N型注入区上的依次设置的氧化硅与多晶硅层、形成于所述P型外延层、所述N型注入区与所述多晶硅上的介质层、贯穿所述介质层且对应第一沟槽上的P型外延层及第一N型注入区的第一通孔及对应所述第二沟槽上的P型外延层及第二N型注入区的第二通孔、第一金属层及第二金属层，其中所述P型体区的P型离子的掺杂浓度比所述P型扩散层的P型离子的掺杂浓度高。
所述第一金属层位于所述介质层远离所述P型外延层一侧，所述第一金属层经由所述第一通孔与第二通孔连接所述P型外延层及所述N型注入区。所述第二金属层位于所述N型衬底远离所述N型外延的表面。
本实施方式中，所述第一沟槽及第二沟槽的位置分别与所述第一通孔及第二通孔的位置对应。所述第三沟槽的深度大于所述第一沟槽的深度，所述第四沟槽的深度大于所述第二沟槽的深度。所述第三沟槽邻近所述第一沟槽的部分的沟槽宽度大于所述第一沟槽的宽度，所述第三沟槽的沟槽宽度还沿着远离所述第一沟槽的方向逐渐减小；所述第四沟槽邻近所述第二沟槽的部分的沟槽宽度大于所述第二沟槽的宽度，所述第四沟槽的沟槽宽度还沿着远离所述第二沟槽的方向逐渐减小。所述N型外延层的掺杂浓度大于所述N型外延。
请参阅图2至图17，其是图1所示半导体功率器件的超结结构的制作方法的各步骤的结构示意图。所述半导体功率器件的超结结构的制作方法如下步骤S1至S18。
步骤S1，请参阅图2，提供具有N型衬底的N型外延，在所述N型外延表面依次形成第一氮化硅、氧化硅、第一光刻胶及第二光刻胶，其中所述第一光刻胶的感光率大于所述第二光刻胶的感光率。
步骤S2，请参阅图3，使用光罩进行光刻曝光，通过调整光刻曝光条件使得所述第一光刻胶的曝光宽度大于所述第二光刻胶的曝光宽度，从而在所述第一光刻胶与第二光刻胶形成不同宽度的开口，其中，所述两层光刻胶的开口为倒梯形。
步骤S3，请参阅图4，使用所述第一、第二光刻胶作为掩膜刻蚀所述氧化硅及第一氮化硅从而形成贯穿所述第一氧化硅及第二氮化硅的两个开口。
步骤S4，请参阅图5，去除所述第一、第二光刻胶，利用所述两个开口刻蚀所述N型外延从而形成对应所述两个开口的第一沟槽与第二沟槽。所述刻蚀可以为干法刻蚀。
步骤S5，请参阅图6，在所述氧化硅及所述第一沟槽及第二沟槽的底部及侧壁形成第二氮化硅。
步骤S6，请参阅图7，去除所述氧化硅表面及所述第一及第二沟槽底部的第二氮化硅，所述第一及第二沟槽侧壁、所述氧化硅及第一氮化硅侧壁的第二氮化硅被保留。具体地，可以采用用干法刻蚀方法去除所述第二氮化硅。
步骤S7，请参阅图8，进行湿法刻蚀去除所述氧化硅层且在所述第一沟槽下方的N型外延中形成第三沟槽、在第二沟槽下方的N型外延中形成第四沟槽。
步骤S8，请参阅图9，进行P型扩散，从而在所述第三沟槽及第四沟槽内壁形成P型掺杂区。
步骤S9，请参阅图10，在所述第一、第二、第三及第四沟槽中及所述第一氮化硅上形成第一多晶硅。其中所述第三及第四沟槽的第一多晶硅中可能形成空洞。
步骤S10，请参阅图11，进行湿法刻蚀去除所述第三、第四沟槽中的部分第一多晶硅、所述第一、第二沟槽中的第一多晶硅、及所述第一氮化硅上方的第一多晶硅。
步骤S11，请参阅图12，在所述第三、第四沟槽的第一多晶硅上、所述第一、第二沟槽中、所述第一氮化硅上形成第二多晶硅。
步骤S12，请参阅图13，进行湿法刻蚀去除所述第一氮化硅、所述第一氮化硅上的第二多晶硅、所述第一、第二沟槽中的第二氮化硅及第二多晶硅。
步骤S13，请参阅图14，在所述第一、第二沟槽中、所述N型外延上形成P型外延层。
步骤S14，请参阅图15，刻蚀所述P型外延层形成贯穿所述P型外延层且对应所述第一及第二沟槽之间的N型外延的开口。
步骤S15，请参阅图16，在所述开口中及所述P型外延层上形成N型外延层。
步骤S16，请参阅图17，去除所述P型外延层上的N型外延层。具体地，可以采用化学机械抛光的方式去除所述P型外延层上的N型外延层。
步骤S17，请参阅图1，形成位于所述P型外延表面且邻近所述N型外延层两侧的第一、第二N型注入区，形成位于所述N型外延层上及邻近所述N型外延的部分P型外延层与部分两个N型注入区上的依次设置的氧化硅与多晶硅层，形成位于所述P型外延层、所述N型注入区与所述多晶硅上的介质层，形成贯穿所述介质层且对应第一沟槽上的P型外延层及第一N型注入区的第一通孔及对应所述第二沟槽上的P型外延层及第二N型注入区的第二通孔。
步骤S18,请参阅图1，形成第一金属层及第二金属层，所述第一金属层位于所述介质层远离所述P型外延层一侧，所述第一金属层经由所述介质孔连接所述P型外延层及所述N型注入区，所述第二金属层位于所述N型衬底远离所述N型外延的表面。
本发明半导体功率器件的超结结构及其制作方法中,所述半导体功率器件的超结结构采用了双层超结结构(如上层的P型体区与下层的P型掺杂区)，上下双层超结结构的宽度可以相等，深度可以根据不同需求进行调整。其中上层超结结构的掺杂浓度较高；而下层超结结构的掺杂浓度(如P型离子的掺杂浓度)较低。在正向导通的情况下，双层超结结构导通工作原理与普通超结结构相同，N柱区有电流流过，P柱区不参与导电。在反向或阻断条件下，双层超结结构均形成耗尽，使整个漂移区电荷耗尽，保证器件的耐压。所述下层超结结构的掺杂浓度可以设置为较低，器件的导通电阻略大于普通超结结构。由于电荷失衡比例相同的情况下，对于掺杂浓度较高的超结结构的击穿电压变化幅度较大，随着电荷失衡比例的增大，器件的击穿电压迅速下降。而对于低掺杂浓度的超结结构的击穿电压对电荷失衡的敏感程度低于高浓度掺杂的超结结构，在出现电荷失衡情况时，低掺杂浓度超结结构击穿电压下降幅度较小。但是低浓度的超结结构的正向导通电阻极大，器件工作时的静态功耗变大。综合考虑以上两个原因，本发明将高低掺杂浓度的超结结构相结合，即保证了器件较低的导通电阻，又使超结结构对电荷失衡的敏感程度下降，降低了器件制造难度和制造成本。同时，由于下层低掺杂浓度超结结构的存在，使用本发明半导体功率器件的超结结构输出电容与传统超结结构相比有明显的下降，反向恢复特性也有明显的提高。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种半导体功率器件的超结结构，其特征在于：所述超结结构包括N型衬底、形成于所述N型衬底上的N型外延、形成于所述N型外延表面的第一沟槽与第二沟槽、位于所述N型外延中的所述第一沟槽下方的与所述第一沟槽连通的第三沟槽、位于所述N型外延中的所述第二沟槽下方的与所述第二沟槽连通的第四沟槽、位于所述第三沟槽与第四沟槽表面的P型掺杂区、位于所述第三、第四沟槽中且所述P型掺杂区表面及所述第一及第二沟槽侧壁的多晶硅、形成于所述N型外延上及所述第一及第二沟槽中的P型外延、形成于所述第一与第二沟槽之间的N型外延表面的N型外延层、形成于所述P型外延表面且邻近所述N型外延层两侧的第一、第二N型注入区、形成于所述N型外延层上及邻近所述N型外延的部分P型外延层与部分两个N型注入区上的依次设置的氧化硅与多晶硅层、形成于所述P型外延层、所述N型注入区与所述多晶硅上的介质层、贯穿所述介质层且对应第一沟槽上的P型外延层及第一N型注入区的第一通孔及对应所述第二沟槽上的P型外延层及第二N型注入区的第二通孔，其中所述P型体区的P型离子的掺杂浓度比所述P型扩散层的P型离子的掺杂浓度高。
2.如权利要求1所述的半导体功率器件的超结结构，其特征在于：所述超结结构还包括第一金属层，所述第一金属层位于所述介质层远离所述P型外延层一侧，所述第一金属层经由所述第一通孔与第二通孔连接所述P型外延层及所述N型注入区。
3.如权利要求2所述的半导体功率器件的超结结构，其特征在于：所述超结结构还包括第二金属层，所述第二金属层位于所述N型衬底远离所述N型外延的表面。
4.如权利要求1所述的半导体功率器件的超结结构，其特征在于：所述第一沟槽及第二沟槽的位置分别与所述第一通孔及第二通孔的位置对应。
5.如权利要求1所述的半导体功率器件的超结结构，其特征在于：所述第三沟槽的深度大于所述第一沟槽的深度，所述第四沟槽的深度大于所述第二沟槽的深度。
6.如权利要求1所述的半导体功率器件的超结结构，其特征在于：所述第三沟槽邻近所述第一沟槽的部分的沟槽宽度大于所述第一沟槽的宽度，所述第三沟槽的沟槽宽度还沿着远离所述第一沟槽的方向逐渐减小；所述第四沟槽邻近所述第二沟槽的部分的沟槽宽度大于所述第二沟槽的宽度，所述第四沟槽的沟槽宽度还沿着远离所述第二沟槽的方向逐渐减小。
7.如权利要求1所述的半导体功率器件的超结结构，其特征在于：所述N型外延层的掺杂浓度大于所述N型外延。
8.一种半导体功率器件的超结结构的制作方法，其特征在于：所述制作方法包括以下步骤：
提供具有N型衬底的N型外延，在所述N型外延表面依次形成第一氮化硅、氧化硅、第一光刻胶机第二光刻胶，其中所述第一光刻胶的的感光率较高；
使用光罩进行光刻曝光，通过调整光刻曝光条件使得所述第一光刻胶的曝光宽度大于所述第二光刻胶的曝光宽度；
使用所述第一、第二光刻胶作为掩膜刻蚀所述氧化硅及第一氮化硅从而形成贯穿所述第一氧化硅及第二氮化硅的两个开口；
去除所述第一、第二光刻胶，利用所述两个开口刻蚀所述N型外延从而形成对应所述两个开口的第一沟槽与第二沟槽；
在所述氧化硅及所述第一沟槽及第二沟槽的底部及侧壁形成第二氮化硅；
去除所述氧化硅表面及所述第一及第二沟槽底部的第二氮化硅，所述第一及第二沟槽侧壁的第二氮化硅被保留；
进行湿法刻蚀去除所述氧化硅层且在所述第一沟槽下方的N型外延中形成第三沟槽、在第二沟槽下方的N型外延中形成第四沟槽；
进行P型扩散，从而在所述第三沟槽及第四沟槽内壁形成P型掺杂区；
在所述第一、第二、第三及第四沟槽中及所述第一氮化硅上形成第一多晶硅；
进行湿法刻蚀去除所述第三、第四沟槽中的部分第一多晶硅、所述第一、第二沟槽中的第一多晶硅、及所述第一氮化硅上方的第一多晶硅；
在所述第三、第四沟槽的第一多晶硅上、所述第一、第二沟槽中、所述第一氮化硅上形成第二多晶硅；
进行湿法刻蚀去除所述第一氮化硅、所述第一氮化硅上的第二多晶硅、所述第一、第二沟槽中的第二氮化硅及第二多晶硅；
在所述第一、第二沟槽中、所述N型外延上形成P型外延层；
刻蚀所述P型外延层形成贯穿所述P型外延层且对应所述第一及第二沟槽之间的N型外延的开口；
在所述开口中及所述P型外延层上形成N型外延层；
去除所述P型外延层上的N型外延层；
形成位于所述P型外延表面且邻近所述N型外延层两侧的第一、第二N型注入区，形成位于所述N型外延层上及邻近所述N型外延的部分P型外延层与部分两个N型注入区上的依次设置的氧化硅与多晶硅层，形成位于所述P型外延层、所述N型注入区与所述多晶硅上的介质层，形成贯穿所述介质层且对应第一沟槽上的P型外延层及第一N型注入区的第一通孔及对应所述第二沟槽上的P型外延层及第二N型注入区的第二通孔，
其中所述P型体区的P型离子的掺杂浓度比所述P型扩散层的P型离子的掺杂浓度高。
9.如权利要求8所述的半导体超结结构的制作方法，其特征在于：所述制作方法还包括以下步骤：形成第一金属层，所述第一金属层位于所述介质层远离所述P型外延层一侧，所述第一金属层经由所述介质孔连接所述P型外延层及所述N型注入区。
10.如权利要求9所述的半导体功率器件的超结结构的制作方法，其特征在于：所述制作方法还包括以下步骤：形成第二金属层，所述第二金属层位于所述N型衬底远离所述N型外延的表面。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807184A (zh) * | 2018-06-25 | 2018-11-13 | 张帅 | 具有超级结结构的场效应晶体管及其制造方法 |
| WO2020151087A1 (zh) * | 2019-01-21 | 2020-07-30 | 东南大学 | 一种低反向恢复电荷sj-vdmos器件 |
| CN113113496A (zh) * | 2020-01-10 | 2021-07-13 | 苏州晶湛半导体有限公司 | 垂直型器件的制作方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020009832A1 (en) * | 2000-06-02 | 2002-01-24 | Blanchard Richard A. | Method of fabricating high voltage power mosfet having low on-resistance |
| US20020070418A1 (en) * | 2000-12-07 | 2002-06-13 | International Rectifier Corporation | High voltage vertical conduction superjunction semiconductor device |
| CN101872724A (zh) * | 2009-04-24 | 2010-10-27 | 上海华虹Nec电子有限公司 | 超级结mosfet的制作方法 |
| US20130175607A1 (en) * | 2012-01-05 | 2013-07-11 | Tsung-Hsiung LEE | Semiconductor device and fabricating method thereof |
| CN107342226A (zh) * | 2017-07-19 | 2017-11-10 | 无锡新洁能股份有限公司 | 超小单元尺寸纵向超结半导体器件的制造方法 |
-
2017
- 2017-12-11 CN CN201711305322.7A patent/CN108091683B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020009832A1 (en) * | 2000-06-02 | 2002-01-24 | Blanchard Richard A. | Method of fabricating high voltage power mosfet having low on-resistance |
| US20020070418A1 (en) * | 2000-12-07 | 2002-06-13 | International Rectifier Corporation | High voltage vertical conduction superjunction semiconductor device |
| CN101872724A (zh) * | 2009-04-24 | 2010-10-27 | 上海华虹Nec电子有限公司 | 超级结mosfet的制作方法 |
| US20130175607A1 (en) * | 2012-01-05 | 2013-07-11 | Tsung-Hsiung LEE | Semiconductor device and fabricating method thereof |
| CN107342226A (zh) * | 2017-07-19 | 2017-11-10 | 无锡新洁能股份有限公司 | 超小单元尺寸纵向超结半导体器件的制造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108807184A (zh) * | 2018-06-25 | 2018-11-13 | 张帅 | 具有超级结结构的场效应晶体管及其制造方法 |
| CN108807184B (zh) * | 2018-06-25 | 2021-01-05 | 济南安海半导体有限公司 | 具有超级结结构的场效应晶体管及其制造方法 |
| WO2020151087A1 (zh) * | 2019-01-21 | 2020-07-30 | 东南大学 | 一种低反向恢复电荷sj-vdmos器件 |
| CN113113496A (zh) * | 2020-01-10 | 2021-07-13 | 苏州晶湛半导体有限公司 | 垂直型器件的制作方法 |
Also Published As
| Publication number | Publication date |
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