CN107316899A - 半超结器件及其制造方法 - Google Patents
半超结器件及其制造方法 Download PDFInfo
- Publication number
- CN107316899A CN107316899A CN201710576671.6A CN201710576671A CN107316899A CN 107316899 A CN107316899 A CN 107316899A CN 201710576671 A CN201710576671 A CN 201710576671A CN 107316899 A CN107316899 A CN 107316899A
- Authority
- CN
- China
- Prior art keywords
- type
- injection zone
- layer
- type injection
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000002347 injection Methods 0.000 claims abstract description 247
- 239000007924 injection Substances 0.000 claims abstract description 247
- 239000002184 metal Substances 0.000 claims abstract description 52
- 229910052751 metal Inorganic materials 0.000 claims abstract description 52
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 230000003647 oxidation Effects 0.000 claims abstract description 5
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 5
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 17
- 238000001312 dry etching Methods 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 4
- 239000010931 gold Substances 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 2
- 229910052760 oxygen Inorganic materials 0.000 claims 2
- 239000001301 oxygen Substances 0.000 claims 2
- 229910003978 SiClx Inorganic materials 0.000 claims 1
- 230000004913 activation Effects 0.000 claims 1
- 230000001737 promoting effect Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 241001270131 Agaricus moelleri Species 0.000 description 1
- 230000002146 bilateral effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明提供了一种半超结器件及其制造方法。所述半超结器件包括N型衬底、形成于N型衬底表面的三层N型外延、贯穿所述第三层N型外延且延伸至所述第二层N型外延中的第一、第二P型注入区域、形成于所述第一P、第二P型注入区域表面的沟槽、形成于所述第一P、第二P型注入区域的沟槽中的第一氧化层、形成于所述第一P、第二P型注入区域的沟槽中第一氧化层表面的第一多晶硅、形成于所述第三层N型外延表面的第三、第四及第五P型注入区域、形成于所述第三、第四及第五P型注入区域表面的第一、第二及第三N型注入区域、第二氧化层、第二多晶硅、介质层、形成于所述介质层上的第一金属层；及形成于所述N型衬底远离所述第一层N型外延下表面的第二金属层。
Description
【技术领域】
本发明涉及半导体器件技术领域，特别地，涉及一种半超结器件及其制造方法。
【背景技术】
超结/半超结器件，如沟槽型垂直双扩散场效应晶体管(VDMOS)的漏源两极分别在器件的两侧,使电流在器件内部垂直流通,增加了电流密度,改善了额定电流,单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
传统功率MOSFET通常采用VDMOS结构,为了承受高耐压,需降低漂移区掺杂浓度或者增加漂移区厚度,这带来的直接后果是导通电阻急剧增大。一般传统功率MOSFET的导通电阻与击穿电压呈2.5次方关系,这个关系被称为“硅极限”。“超结”VDMOS基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系,很好地解决了导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比,超结MOSFET采用交替的P-N-结构替代传统功率器件中低掺杂漂移层作为电压维持层。超结MOSFET的本质是利用在漂移区中插入的P区(对N沟器件而言)所产生的电场对N区进行电荷补偿,达到提高击穿电压并降低导通电阻的目的。
超结MOSFET的是利用复合缓冲层里面交替的N柱和P柱进行电荷补偿,使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，从而达到提高击穿电压并降低导通电阻的目的。要达到理想的效果，其前提条件就是电荷平衡。因此，超结技术从诞生开始，它的制造工艺就是围绕如何制造电荷平衡的N柱和P柱进行的。目前使用的制造技术主要有：多次外延和注入技术，深槽刻蚀和填槽技术。然而，如何降低超结/半超结器件的制造成本是业界的一个重要课题。
【发明内容】
本发明的其中一个目的在于为解决上述问题而提供一种半超结器件及其制造方法。
一种半超结器件，其包括：
N型衬底；
设置于所述N型衬底表面的第一层N型外延；
设置于所述第一层N型外延表面的第二层N型外延；
设置于所述第二层N型外延表面的第三层N型外延；
贯穿所述第三层N型外延且延伸至所述第二层N型外延中的第一P型注入区域；
贯穿所述第三层N型外延且延伸至所述第二层N型外延中的第二P型注入区域；
形成于所述第一P、第二P型注入区域表面的沟槽；
形成于所述第一P、第二P型注入区域的沟槽中的第一氧化层；
形成于所述第一P、第二P型注入区域的沟槽中第一氧化层表面的第一多晶硅；
形成于所述第三层N型外延、所述第一至第二P型注入区域上的第二氧化层；
形成于所述第二氧化层上的第二多晶硅；
形成于所述第二多晶硅上的介质层；
形成于所述介质层上的第一金属层；及
形成于所述N型衬底远离所述第一层N型外延的第二金属层。
在一种实施方式中，所述半超结器件还包括：
形成于所述第三层N型外延表面的第三、第四及第五P型注入区域；
形成于所述第三P型注入区域表面的第一N型注入区域；
形成于所述第四P型注入区域表面的第二N型注入区域；及
形成于所述第五P型注入区域表面的第三N型注入区域；
其中，所述第一P型注入区域位于所述第三P型注入区域与所述第四P型注入区域之间，所述第二P型注入区域位于所述第四P型注入区域与所述第五P型注入区域之间。
在一种实施方式中，所述介质层包括第一通孔、第二通孔、第三通孔，所述第一金属层通过所述第一通孔连接所述第三P型注入区域，所述第一金属层通过所述第二通孔连接所述第四P型注入区域，所述第一金属层通过所述第三通孔连接所述第五P型注入区域。
在一种实施方式中，所述第一通孔中的第一金属层与所述第一N型注入区域部分接触，所述第三P型注入区域与所述第一P型注入区域之间的第二氧化层与所述第一N型注入区域部分接触。
在一种实施方式中，所述第二N型注入区域的数量为两个，所述第二通孔中的第一金属层对应并接触所述两个第二N型注入区域之间的第四P型注入区域，所述第二通孔中的第一金属层还部分接触所述两个第二N型注入区域；所述第三N型注入区域的数量为两个，所述第三通孔中的第一金属层对应并接触所述两个第三N型注入区域之间的第五P型注入区域，所述第三通孔中的第一金属层还部分接触所述两个第三N型注入区域。
一种半超结器件的制造方法，其包括如下步骤：
提供N型衬底，所述N型衬底表面依序形成有第一层N型外延与第二层N型外延，使用第一光刻胶作为掩膜，形成第一注入窗口与第二注入窗口，通过所述第一注入窗口与所述第二注入窗口进行P型注入形成位于所述第二层N型外延表面的第一P型注入区域与第二P型注入区域；
去除所述第一光刻胶，在所述第二层N型外延表面形成第三层N型外延；
在所述第三层N型外延表面形成氧化硅层，使用第二光刻胶作为掩膜，干法刻蚀所述氧化硅层形成第三注入窗口与第四注入窗口，其中所述第三注入窗口对应所述第二层N型外延表面的第一P型注入区域，所述第四注入窗口对应所述第二层N型外延表面的第二P型注入区域；
去除所述第二光刻胶，干法刻蚀所述第三层N型外延从而在所述第三层N型外延表面形成分别对应所述第一与所述第二P型注入区域的两个沟槽；
利用所述两个沟槽进行垂直与倾斜P型离子注入，使得所述两个沟槽壁具有P型离子；
在所述两个沟槽表面形成第一氧化层；
通过进行热退火使得所述两个沟槽壁的P型离子被激活与推进，进而形成贯穿所述第三层N型外延且与所述两个沟槽对应得第一P型注入区域与第二P型注入区域，其中，所述贯穿所述第三层N型外延的第一P型注入区域与所述第二层N型外延表面的第一P型注入区域相接，所述贯穿所述第三层N型外延的第二P型注入区域与所述第二层N型外延表面的第二P型注入区域相接；
在所述氧化硅层及所述沟槽中的第一氧化层表面形成第一多晶硅；
干法刻蚀去除所述第三层N型外延上的第一多晶硅，所述两个沟槽中的第一多晶硅被保留；
湿法刻蚀去除所述氧化硅层，在所述第三层N型外延、所述第一、第二P型注入区域、所述第一氧化层及所述第一多晶硅上依序形成第二氧化层与第二多晶硅；
在所述第一及第二氧化层、所述第二多晶硅上形成介质层；
在所述介质层上形成第一金属层；及
在所述N型衬底远离所述第一层N型外延的表面形成第二金属层。
在一种实施方式中，所述方法还包括以下步骤：
使用第三光刻胶作为掩膜，干法刻蚀所述第二氧化层和第二多晶硅形成贯穿所述第二氧化层与第二多晶硅的第一至第五开口，其中，所述第一开口与所述第二开口分别对应所述第一P型注入区域与所述第二P型注入区域，所述第一开口位于所述第三开口与所述第四开口之间，所述第二开口位于所述第四开口与所述第五开口之间；
去除第三光刻胶，通过所述第三、第四及第五开口对所述第三层N型外延进行P型离子注入，进行热退火对经由所述第三至第五开口注入所述第三层N型外延的P型离子注入进行激活与推进，进而形成所述第三P型注入区域、第四P型注入区域与第五P型注入区域；及
使用第四光刻胶作为掩膜，对所述第三至第五P型注入区域进行N型离子注入，从而在所述第三P型注入区域表面形成第一N型注入区域，在所述第四P型注入区域表面形成第二N型注入区域，在所述第五P型注入区域表面形成第三N型注入区域；
其中，所述第一P型注入区域位于所述第三P型注入区域与所述第四P型注入区域之间，所述第二P型注入区域位于所述第四P型注入区域与所述第五P型注入区域之间。
在一种实施方式中，所述方法还包括在所述介质层中形成第一通孔、第二通孔、第三通孔，所述第一金属层通过所述第一通孔连接所述第三P型注入区域，所述第一金属层通过所述第二通孔连接所述第四P型注入区域，所述第一金属层通过所述第三通孔连接所述第五P型注入区域。
在一种实施方式中，所述第一通孔中的第一金属层与所述第一N型注入区域部分接触，所述第三P型注入区域与所述第一P型注入区域之间的第二氧化层与所述第一N型注入区域部分接触。
在一种实施方式中，所述第二N型注入区域的数量为两个，所述第二通孔中的第一金属层对应并接触所述两个第二N型注入区域之间的第四P型注入区域，所述第二通孔中的第一金属层还部分接触所述两个第二N型注入区域；所述第三N型注入区域的数量为两个，所述第三通孔中的第一金属层对应并接触所述两个第三N型注入区域之间的第五P型注入区域，所述第三通孔中的第一金属层还部分接触所述两个第三N型注入区域。
本发明使用双层外延，进行P型注入形成埋层，进行第三层N型外延，再进行一次沟槽刻蚀，在沟槽下部形成第一及第二P型注入区域，然后在沟槽中形成第一氧化层作为隔离，并在沟槽上部填充第一多晶硅形成沟道，工艺简单，降低了器件制造成本。
【附图说明】
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图，其中：
图1为本发明一较佳实施方式的半超结器件的剖面结构示意图。
图2至图16是图1所示半超结器件的制造方法的各步骤的结构示意图。
主要元件符号说明
第一P型注入区域101；第二P型注入区域102；第三P型注入区域103；第四P型注入区域104；第五P型注入区域105；第一N型注入区域111；第二N型注入区域112；第三N型注入区域113；沟槽121；第一氧化层122；第一多晶硅122；第二氧化层124；第二多晶硅125；第一金属层141；第二金属层142；第一通孔131；第二通孔132；第三通孔133；
【具体实施方式】
下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1，图1是本发明一较佳实施方式的半超结器件的结构示意图。所述半超结器件100包括：N型衬底；设置于所述N型衬底表面的第一层N型外延；设置于所述第一层N型外延表面的第二层N型外延；设置于所述第二层N型外延表面的第三层N型外延；贯穿所述第三层N型外延且延伸至所述第二层N型外延中的第一P型注入区域101；贯穿所述第三层N型外延且延伸至所述第二层N型外延中的第二P型注入区域102；形成于所述第一P、第二P型注入区域101、102表面的沟槽121；形成于所述第一P、第二P型注入区域101的沟槽121中的第一氧化层122；形成于所述第一P、第二P型注入区域101、102的沟槽121中第一氧化层122表面的第一多晶硅122；形成于所述第三层N型外延表面的第三、第四及第五P型注入区域103、104、105；形成于所述第三P型注入区域111表面的第一N型注入区域111；形成于所述第四P型注入区域104表面的第二N型注入区域112；形成于所述第五P型注入区域105表面的第三N型注入区域113；形成于所述第三层N型外延、所述第一至第五P型注入区域101-105上的第二氧化层124；形成于所述第二氧化层124上的第二多晶硅125；形成于所述第二多晶硅上的介质层；形成于所述介质层上的第一金属层141；及形成于所述N型衬底远离所述第一层N型外延的第二金属层142。
具体地，所述第一P型注入区域101位于所述第三P型注入区域103与所述第四P型注入区域104之间，所述第二P型注入区域102位于所述第四P型注入区域104与所述第五P型注入区域105之间。
进一步地，所述介质层包括第一通孔131、第二通孔132、第三通孔131，所述第一金属层141通过所述第一通孔131连接所述第三P型注入区域103，所述第一金属层141通过所述第二通孔132连接所述第四P型注入区域104，所述第一金属层141通过所述第三通孔131连接所述第五P型注入区域105。
其中，所述第一通孔131中的第一金属层141与所述第一N型注入区域111部分接触，所述第三P型注入区域103与所述第一P型注入区域101之间的第二氧化层124与所述第一N型注入区域111部分接触。
所述第二N型注入区域112的数量为两个，所述第二通孔132中的第一金属层141对应并接触所述两个第二N型注入区域112之间的第四P型注入区域104，所述第二通孔132中的第一金属层141还部分接触所述两个第二N型注入区域112。
所述第三N型注入区域113的数量为两个，所述第三通孔131中的第一金属层141对应并接触所述两个第三N型注入区域113之间的第五P型注入区域105，所述第三通孔131中的第一金属层141还部分接触所述两个第三N型注入区域113。
请参阅图2至图16，其是图1所示半超结器件100的制造方法的各步骤的结构示意图。所述半超结器件100的制造方法如下步骤S1至S16。
步骤S1，请参阅图2，提供N型衬底，所述N型衬底表面依序形成有第一层N型外延与第二层N型外延，使用第一光刻胶作为掩膜，形成第一注入窗口与第二注入窗口，通过所述第一注入窗口与所述第二注入窗口进行P型注入形成位于所述第二层N型外延表面的第一P型注入区域101与第二P型注入区域102。
步骤S2，请参阅图3，去除所述第一光刻胶，在所述第二层N型外延表面形成第三层N型外延。
步骤S3，请参阅图4，在所述第三层N型外延表面形成氧化硅层，使用第二光刻胶作为掩膜，干法刻蚀所述氧化硅层形成第三注入窗口与第四注入窗口，其中所述第三注入窗口对应所述第二层N型外延表面的第一P型注入区域101，所述第四注入窗口对应所述第二层N型外延表面的第二P型注入区域102。
步骤S4，请参阅图5，去除所述第二光刻胶，干法刻蚀所述第三层N型外延从而在所述第三层N型外延表面形成分别对应所述第一与所述第二P型注入区域101、102的两个沟槽121。
步骤S5，请参阅图6，利用所述两个沟槽121进行垂直与倾斜P型离子注入，使得所述两个沟槽壁具有P型离子。
步骤S6，请参阅图7，通过热氧化，在所述两个沟槽121表面形成第一氧化层122。
步骤S7，请参阅图8，通过进行热退火使得所述两个沟槽壁的P型离子被激活与推进，进而形成贯穿所述第三层N型外延且与所述两个沟槽对应得第一P型注入区域101与第二P型注入区域102，其中，所述贯穿所述第三层N型外延的第一P型注入区域101与所述第二层N型外延表面的第一P型注入区域101相接，所述贯穿所述第三层N型外延的第二P型注入区域102与所述第二层N型外延表面的第二P型注入区域102相接。
步骤S8，请参阅图9，在所述氧化硅层及所述沟槽121中的第一氧化层122表面形成第一多晶硅123。
步骤S9，请参阅图10，干法刻蚀去除所述第三层N型外延上的第一多晶硅123，所述两个沟槽121中的第一多晶硅123被保留。
步骤S10，请参阅图11，湿法刻蚀去除所述氧化硅层，在所述第三层N型外延、所述第一、第二P型注入区域101、102、所述第一氧化层122及所述第一多晶硅123上依序形成第二氧化层124与第二多晶硅125。
步骤S11，请参阅图12，使用第三光刻胶作为掩膜，干法刻蚀所述第二氧化层124和第二多晶硅125形成贯穿所述第二氧化层124与第二多晶硅125的第一至第五开口161-165，其中，所述第一开口161与所述第二开口162分别对应所述第一P型注入区域101与所述第二P型注入区域102，所述第一开口161位于所述第三开口163与所述第四开口164之间，所述第二开口162位于所述第四开口164与所述第五开口165之间。
步骤S12，请参阅图13及图14，去除第三光刻胶，通过所述第三、第四及第五开口163-165对所述第三层N型外延进行P型离子注入，进行热退火对经由所述第三至第五开口163-165注入所述第三层N型外延的P型离子注入进行激活与推进，进而形成所述第三P型注入区域103、第四P型注入区域104与第五P型注入区域105。
步骤S13，请参阅图15，使用第四光刻胶作为掩膜，对所述第三至第五P型注入区域103、104、105进行N型离子注入，从而在所述第三P型注入区域103表面形成第一N型注入区域111，在所述第四P型注入区域104表面形成第二N型注入区域112，在所述第五P型注入区域105表面形成第三N型注入区域113。
步骤S14，请参阅图16及图1，在所述第一、第二及第三N型注入区域111、112、113、所述第一氧化层122、所述第一、第二多晶硅123、125上形成介质层。进一步地，在所述介质层中形成贯通的第一通孔161、第二通孔162及第三通孔163。
步骤S15，请参阅图1，在所述介质层上形成第一金属层141。
步骤S16，请参阅图1，在所述N型衬底远离所述第一层N型外延的表面形成第二金属层142。
本发明使用双层外延，进行P型注入形成埋层，进行第三层N型外延，再进行一次沟槽121刻蚀，在沟槽121下部形成第一及第二P型注入区域101与102，然后在沟槽121中形成第一氧化层122作为隔离，并在沟槽121上部填充第一多晶硅123形成沟道，工艺简单，降低了器件制造成本。
以上所述的仅是本发明的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出改进，但这些均属于本发明的保护范围。
Claims (10)
1.一种半超结器件，其特征在于，所述半超结器件包括：
N型衬底；
设置于所述N型衬底表面的第一层N型外延；
设置于所述第一层N型外延表面的第二层N型外延；
设置于所述第二层N型外延表面的第三层N型外延；
贯穿所述第三层N型外延且延伸至所述第二层N型外延中的第一P型注入区域；
贯穿所述第三层N型外延且延伸至所述第二层N型外延中的第二P型注入区域；
形成于所述第一P、第二P型注入区域表面的沟槽；
形成于所述第一P、第二P型注入区域的沟槽中的第一氧化层；
形成于所述第一P、第二P型注入区域的沟槽中第一氧化层表面的第一多晶硅；
形成于所述第三层N型外延、所述第一至第二P型注入区域上的第二氧化层；
形成于所述第二氧化层上的第二多晶硅；
形成于所述第二多晶硅上的介质层；
形成于所述介质层上的第一金属层；及
形成于所述N型衬底远离所述第一层N型外延的第二金属层。
2.如权利要求1所述的半超结器件，其特征在于，所述半超结器件还包括：
形成于所述第三层N型外延表面的第三、第四及第五P型注入区域；
形成于所述第三P型注入区域表面的第一N型注入区域；
形成于所述第四P型注入区域表面的第二N型注入区域；及
形成于所述第五P型注入区域表面的第三N型注入区域；
其中，所述第一P型注入区域位于所述第三P型注入区域与所述第四P型注入区域之间，所述第二P型注入区域位于所述第四P型注入区域与所述第五P型注入区域之间。
3.如权利要求2所述的半超结器件，其特征在于，所述介质层包括第一通孔、第二通孔、第三通孔，所述第一金属层通过所述第一通孔连接所述第三P型注入区域，所述第一金属层通过所述第二通孔连接所述第四P型注入区域，所述第一金属层通过所述第三通孔连接所述第五P型注入区域。
4.如权利要求3所述的半超结器件，其特征在于，所述第一通孔中的第一金属层与所述第一N型注入区域部分接触，所述第三P型注入区域与所述第一P型注入区域之间的第二氧化层与所述第一N型注入区域部分接触。
5.如权利要求3所述的半超结器件，其特征在于，所述第二N型注入区域的数量为两个，所述第二通孔中的第一金属层对应并接触所述两个第二N型注入区域之间的第四P型注入区域，所述第二通孔中的第一金属层还部分接触所述两个第二N型注入区域；所述第三N型注入区域的数量为两个，所述第三通孔中的第一金属层对应并接触所述两个第三N型注入区域之间的第五P型注入区域，所述第三通孔中的第一金属层还部分接触所述两个第三N型注入区域。
6.一种半超结器件的制造方法，其包括如下步骤：
提供N型衬底，所述N型衬底表面依序形成有第一层N型外延与第二层N型外延，使用第一光刻胶作为掩膜，形成第一注入窗口与第二注入窗口，通过所述第一注入窗口与所述第二注入窗口进行P型注入形成位于所述第二层N型外延表面的第一P型注入区域与第二P型注入区域；
去除所述第一光刻胶，在所述第二层N型外延表面形成第三层N型外延；
在所述第三层N型外延表面形成氧化硅层，使用第二光刻胶作为掩膜，干法刻蚀所述氧化硅层形成第三注入窗口与第四注入窗口，其中所述第三注入窗口对应所述第二层N型外延表面的第一P型注入区域，所述第四注入窗口对应所述第二层N型外延表面的第二P型注入区域；
去除所述第二光刻胶，干法刻蚀所述第三层N型外延从而在所述第三层N型外延表面形成分别对应所述第一与所述第二P型注入区域的两个沟槽；
利用所述两个沟槽进行垂直与倾斜P型离子注入，使得所述两个沟槽壁具有P型离子；
在所述两个沟槽表面形成第一氧化层；
通过进行热退火使得所述两个沟槽壁的P型离子被激活与推进，进而形成贯穿所述第三层N型外延且与所述两个沟槽对应得第一P型注入区域与第二P型注入区域，其中，所述贯穿所述第三层N型外延的第一P型注入区域与所述第二层N型外延表面的第一P型注入区域相接，所述贯穿所述第三层N型外延的第二P型注入区域与所述第二层N型外延表面的第二P型注入区域相接；
在所述氧化硅层及所述沟槽中的第一氧化层表面形成第一多晶硅；
干法刻蚀去除所述第三层N型外延上的第一多晶硅，所述两个沟槽中的第一多晶硅被保留；
湿法刻蚀去除所述氧化硅层，在所述第三层N型外延、所述第一、第二P型注入区域、所述第一氧化层及所述第一多晶硅上依序形成第二氧化层与第二多晶硅；
在所述第一及第二氧化层、所述第二多晶硅上形成介质层；
在所述介质层上形成第一金属层；及
在所述N型衬底远离所述第一层N型外延的表面形成第二金属层。
7.如权利要求6所述的半超结器件的制造方法，其特征在于，所述方法还包括以下步骤：
使用第三光刻胶作为掩膜，干法刻蚀所述第二氧化层和第二多晶硅形成贯穿所述第二氧化层与第二多晶硅的第一至第五开口，其中，所述第一开口与所述第二开口分别对应所述第一P型注入区域与所述第二P型注入区域，所述第一开口位于所述第三开口与所述第四开口之间，所述第二开口位于所述第四开口与所述第五开口之间；
去除第三光刻胶，通过所述第三、第四及第五开口对所述第三层N型外延进行P型离子注入，进行热退火对经由所述第三至第五开口注入所述第三层N型外延的P型离子注入进行激活与推进，进而形成所述第三P型注入区域、第四P型注入区域与第五P型注入区域；及
使用第四光刻胶作为掩膜，对所述第三至第五P型注入区域进行N型离子注入，从而在所述第三P型注入区域表面形成第一N型注入区域，在所述第四P型注入区域表面形成第二N型注入区域，在所述第五P型注入区域表面形成第三N型注入区域；
其中，所述第一P型注入区域位于所述第三P型注入区域与所述第四P型注入区域之间，所述第二P型注入区域位于所述第四P型注入区域与所述第五P型注入区域之间。
8.如权利要求7所述的半超结器件的制造方法，其特征在于，所述方法还包括在所述介质层中形成第一通孔、第二通孔、第三通孔，所述第一金属层通过所述第一通孔连接所述第三P型注入区域，所述第一金属层通过所述第二通孔连接所述第四P型注入区域，所述第一金属层通过所述第三通孔连接所述第五P型注入区域。
9.如权利要求8所述的半超结器件的制造方法，其特征在于，所述第一通孔中的第一金属层与所述第一N型注入区域部分接触，所述第三P型注入区域与所述第一P型注入区域之间的第二氧化层与所述第一N型注入区域部分接触。
10.如权利要求9所述的半超结器件的制造方法，其特征在于，所述第二N型注入区域的数量为两个，所述第二通孔中的第一金属层对应并接触所述两个第二N型注入区域之间的第四P型注入区域，所述第二通孔中的第一金属层还部分接触所述两个第二N型注入区域；所述第三N型注入区域的数量为两个，所述第三通孔中的第一金属层对应并接触所述两个第三N型注入区域之间的第五P型注入区域，所述第三通孔中的第一金属层还部分接触所述两个第三N型注入区域。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710576671.6A CN107316899B (zh) | 2017-07-14 | 2017-07-14 | 半超结器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710576671.6A CN107316899B (zh) | 2017-07-14 | 2017-07-14 | 半超结器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107316899A true CN107316899A (zh) | 2017-11-03 |
| CN107316899B CN107316899B (zh) | 2020-08-28 |
Family
ID=60178744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710576671.6A Expired - Fee Related CN107316899B (zh) | 2017-07-14 | 2017-07-14 | 半超结器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107316899B (zh) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107910374A (zh) * | 2017-12-13 | 2018-04-13 | 深圳市晶特智造科技有限公司 | 超结器件及其制造方法 |
| CN107919399A (zh) * | 2017-12-13 | 2018-04-17 | 深圳市晶特智造科技有限公司 | 半超结器件及其制造方法 |
| CN107919398A (zh) * | 2017-12-13 | 2018-04-17 | 深圳市晶特智造科技有限公司 | 半超结器件及其制造方法 |
| CN108110042A (zh) * | 2017-12-13 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 半导体功率器件的超结结构及其制作方法 |
| CN108110056A (zh) * | 2017-12-13 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 垂直双扩散场效应晶体管及其制作方法 |
| CN109065447A (zh) * | 2018-08-03 | 2018-12-21 | 深圳市诚朗科技有限公司 | 一种功率器件芯片及其制造方法 |
| CN111463292A (zh) * | 2019-01-21 | 2020-07-28 | 徐州市晨创电子科技有限公司 | 隔离式双向tvs二极管及其制备方法 |
| CN111463291A (zh) * | 2019-01-18 | 2020-07-28 | 徐州市晨创电子科技有限公司 | 双向tvs二极管及其制备方法 |
| CN112713184A (zh) * | 2019-10-24 | 2021-04-27 | 南通尚阳通集成电路有限公司 | 具有屏蔽栅的沟槽栅mosfet及其制造方法 |
| CN115763522A (zh) * | 2022-11-14 | 2023-03-07 | 中芯越州集成电路制造(绍兴)有限公司 | Mosfet器件及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1767211A (zh) * | 2001-06-11 | 2006-05-03 | 株式会社东芝 | 具有resurf层的功率用半导体器件 |
| CN1909245A (zh) * | 2005-08-01 | 2007-02-07 | 半导体元件工业有限责任公司 | 具有改善的开态电阻和击穿电压性能的半导体结构 |
| TW201240016A (en) * | 2011-03-25 | 2012-10-01 | Taiwan Semiconductor Co Ltd | Manufacturing method of semiconductor substrate |
| CN103579343A (zh) * | 2012-08-07 | 2014-02-12 | 力士科技股份有限公司 | 一种超结沟槽金属氧化物半导体场效应管及其制造方法 |
-
2017
- 2017-07-14 CN CN201710576671.6A patent/CN107316899B/zh not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1767211A (zh) * | 2001-06-11 | 2006-05-03 | 株式会社东芝 | 具有resurf层的功率用半导体器件 |
| CN1909245A (zh) * | 2005-08-01 | 2007-02-07 | 半导体元件工业有限责任公司 | 具有改善的开态电阻和击穿电压性能的半导体结构 |
| TW201240016A (en) * | 2011-03-25 | 2012-10-01 | Taiwan Semiconductor Co Ltd | Manufacturing method of semiconductor substrate |
| CN103579343A (zh) * | 2012-08-07 | 2014-02-12 | 力士科技股份有限公司 | 一种超结沟槽金属氧化物半导体场效应管及其制造方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108110056B (zh) * | 2017-12-13 | 2020-10-16 | 上海芯龙半导体技术股份有限公司 | 垂直双扩散场效应晶体管及其制作方法 |
| CN107919399A (zh) * | 2017-12-13 | 2018-04-17 | 深圳市晶特智造科技有限公司 | 半超结器件及其制造方法 |
| CN107919398A (zh) * | 2017-12-13 | 2018-04-17 | 深圳市晶特智造科技有限公司 | 半超结器件及其制造方法 |
| CN108110042A (zh) * | 2017-12-13 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 半导体功率器件的超结结构及其制作方法 |
| CN108110056A (zh) * | 2017-12-13 | 2018-06-01 | 深圳市晶特智造科技有限公司 | 垂直双扩散场效应晶体管及其制作方法 |
| CN107910374A (zh) * | 2017-12-13 | 2018-04-13 | 深圳市晶特智造科技有限公司 | 超结器件及其制造方法 |
| CN109065447B (zh) * | 2018-08-03 | 2021-02-26 | 北京中兆龙芯软件科技有限公司 | 一种功率器件芯片及其制造方法 |
| CN109065447A (zh) * | 2018-08-03 | 2018-12-21 | 深圳市诚朗科技有限公司 | 一种功率器件芯片及其制造方法 |
| CN111463291A (zh) * | 2019-01-18 | 2020-07-28 | 徐州市晨创电子科技有限公司 | 双向tvs二极管及其制备方法 |
| CN111463292A (zh) * | 2019-01-21 | 2020-07-28 | 徐州市晨创电子科技有限公司 | 隔离式双向tvs二极管及其制备方法 |
| CN112713184A (zh) * | 2019-10-24 | 2021-04-27 | 南通尚阳通集成电路有限公司 | 具有屏蔽栅的沟槽栅mosfet及其制造方法 |
| CN112713184B (zh) * | 2019-10-24 | 2024-04-02 | 南通尚阳通集成电路有限公司 | 具有屏蔽栅的沟槽栅mosfet及其制造方法 |
| CN115763522A (zh) * | 2022-11-14 | 2023-03-07 | 中芯越州集成电路制造(绍兴)有限公司 | Mosfet器件及其制造方法 |
| CN115763522B (zh) * | 2022-11-14 | 2023-10-10 | 中芯越州集成电路制造(绍兴)有限公司 | Mosfet器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107316899B (zh) | 2020-08-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN107316899A (zh) | 半超结器件及其制造方法 | |
| CN100474616C (zh) | 具有增加的导通电阻的沟槽mosfet器件 | |
| CN103650148B (zh) | 绝缘栅双极晶体管 | |
| CN100477255C (zh) | 具有较低栅极电荷结构的沟槽mosfet | |
| CN102623513B (zh) | 用于快速开关的带有可控注入效率的二极管结构 | |
| CN103875074A (zh) | 绝缘栅晶体管及其生产方法 | |
| CN107910374A (zh) | 超结器件及其制造方法 | |
| CN104425582B (zh) | 半导体装置 | |
| CN107210299A (zh) | 半导体装置 | |
| CN102983164A (zh) | 半导体器件及其制造方法 | |
| CN104518017A (zh) | 具有降低的反馈电容的igbt | |
| CN106298935A (zh) | Ldmos器件及其制造方法 | |
| CN106129117A (zh) | 一种高可靠性的横向双扩散金属氧化物半导体管 | |
| JP6770177B2 (ja) | デプレッションモード接合電界効果トランジスタと統合されたデバイスおよび該デバイスを製造するための方法 | |
| KR100948663B1 (ko) | 복수의 트렌치 ｍｏｓｆｅｔ 셀들을 포함하는 디바이스를 형성하는 방법, 및 얕은 및 깊은 도펀트 주입물 형성 방법 | |
| CN108091683A (zh) | 半导体功率器件的超结结构及其制作方法 | |
| CN107919398A (zh) | 半超结器件及其制造方法 | |
| CN108110045A (zh) | 平面型垂直双扩散金属氧化物晶体管及其制作方法 | |
| CN104037229B (zh) | 半导体装置以及用于制造该半导体装置的方法 | |
| CN207896095U (zh) | 一种双通道变掺杂ldmos器件 | |
| CN104576730B (zh) | 超级结器件及其制造方法 | |
| CN107919399A (zh) | 半超结器件及其制造方法 | |
| CN104821334A (zh) | N型ldmos器件及工艺方法 | |
| CN108063159A (zh) | 半导体功率器件的终端结构、半导体功率器件及其制作方法 | |
| CN108198853A (zh) | 一种双通道变掺杂ldmos器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TA01 | Transfer of patent application right | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20200807 Address after: 210000 Kechuang building, Futian Road, Zhetang street, Lishui Economic Development Zone, Nanjing City, Jiangsu Province Applicant after: Nanjing Lishui hi tech Venture Capital Management Co.,Ltd. Address before: 438499, Hubei, Huanggang province Hong'an County town of Wang Village village landless farmers Applicant before: He Chunhui |
|
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20200828 Termination date: 20210714 |