CN105826377A - 沟槽型超结功率器件及其制造方法 - Google Patents

Abstract

本发明公开了一种沟槽型超结功率器件及其制造方法，该方法包括：在衬底上形成P型外延层和位于P型外延层上的P型体层；在P型体层的部分表面进行离子掺杂，形成位于P型体层中的多个源区；形成贯穿源区、P型体层和P型外延层，且底部与衬底接触的多个沟槽，以形成被多个沟槽分隔的多个器件元胞；对每个器件元胞中的P型外延层进行倾斜N型注入，形成位于P型外延层两侧面的多个N型柱；形成位于衬底、N型柱、P型体层和源区表面的氧化层，并在多个沟槽内填充介质材料至一预定深度；去除高于P型体层的全部氧化层，并在沟槽内填充多晶硅。本发明可以从多方面增大漂移区中的PN结面积，从而显著提升器件的性能。

Description

沟槽型超结功率器件及其制造方法

技术领域

本发明涉及半导体技术领域，特别涉及一种沟槽型超结功率器件及其制造方法。

背景技术

沟槽型垂直双扩散场效应晶体管(VerticalDoubleDiffusedMetalOxideSemiconductor，简称VDMOS)兼有双极晶体管和普通金属氧化物半导体(MetalOxideSemiconductor，简称MOS)器件的优点，无论是开关应用还是线形应用，VDMOS都是理想的功率器件。由于VDMOS的漏源两极分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。

传统功率金氧半场效晶体管(MetalOxideSemiconductorFieldEffectTransistor，简称MOSFET)通常采用VDMOS结构，为了承受高耐压，需降低漂移区掺杂浓度或者增加漂移区厚度，但是会直接导致导通电阻急剧增大。一般传统功率MOSFET的导通电阻与击穿电压呈2.5次方关系，这个关系被称为“硅极限”。超结VDMOS基于电荷补偿原理，使器件的导通电阻与击穿电压呈1.32次方关系，能够很好地解决导通电阻和击穿电压之间的矛盾。和传统功率VDMOS结构相比，超结VDMOS采用交替的P-N结构替代传统功率器件中低掺杂漂移层作为电压维持层。超结VDMOS的本质是利用在漂移区中插入的P区(对N沟器件而言)所产生的电场对N区进行电荷补偿，即利用复合缓冲层里面交替的N柱和P柱进行电荷补偿，使P区和N区相互耗尽，形成理想的平顶电场分布和均匀的电势分布，从而达到提高击穿电压并降低导通电阻的目的。因此，要达到理想的效果，N区与P区中的电荷平衡就称为了器件制造工艺的关键。

然而在传统的器件结构中，由于如沟道区、源区、栅源电极的其他结构的存在，漂移区的厚度受到限制；同时为了以较为简单的制作工艺保证N区与P区的电荷平衡，在厚度方向上N区与P区之间的接触面积通常较小，电荷补偿的效果有限，难以达到理想的器件性能。

发明内容

针对现有技术中的技术问题，针对现有技术中的缺陷，本发明提供一种沟槽型超结功率器件及其制造方法，可以从多方面增大漂移区中的PN结面积，从而减小输入和输出电容、改善击穿电压、导通电阻和开关速度，显著提升器件的性能。

第一方面，本发明提供了一种沟槽型超结功率器件的制造方法，包括：

在衬底上形成P型外延层和位于所述P型外延层上的P型体层；

在所述P型体层的部分表面进行离子掺杂，形成位于所述P型体层中的多个源区；

形成贯穿所述源区、P型体层和P型外延层，且底部与所述衬底接触的多个沟槽，以形成被所述多个沟槽分隔的多个器件元胞；

对每个所述器件元胞中的所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱；

形成位于所述衬底、所述N型柱、所述P型体层和所述源区表面的氧化层，并在所述多个沟槽内填充介质材料至一预定深度；

去除高于所述P型体层的全部氧化层，并在所述沟槽内填充多晶硅。

优选地，所述在衬底上形成P型外延层和位于所述P型外延层上的P型体层，包括：

在位于所述衬底上的所述P型外延层上进行P型注入，形成位于所述P型外延层上的P型体层。

优选地，所述在所述P型体层的部分表面进行离子掺杂，形成位于所述P型体层中的多个源区，包括：

在所述P型体层的部分表面上形成第一光刻胶层；

将所述第一光刻胶层作为掩膜，在所述P型体层的部分表面上进行离子掺杂，形成位于所述P型体层中的多个源区；

剥离所述第一光刻胶层。

优选地，所述对每个所述器件元胞中的所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱，包括：

在所述P型体层和所述源区的表面上形成第二光刻胶层；

将所述第二光刻胶层作为掩膜，对所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱；

剥离所述第二光刻胶层。

优选地，所述氧化层通过热氧化工艺形成。

优选地，所述衬底和/或P型外延层的基质为单晶硅。

优选地，所述源区的掺杂类型为N型，且离子掺杂浓度大于所述P型体层的离子掺杂浓度。

优选地，位于任一所述P型外延层两侧的N型柱中的掺杂离子总量与该P型外延层中的掺杂离子总量一致。

优选地，所述多晶硅的掺杂类型为N型或P型，且离子掺杂浓度大于所述P型体层的离子掺杂浓度；所述衬底的掺杂类型为N型，所述衬底的离子掺杂浓度大于所述P型体层的离子掺杂浓度。

第二方面，本发明还提供了一种采用上述任意一种制造方法得到的沟槽型超结功率器件。

由上述技术方案可知，本发明在底部的P型外延层上制备好了源区和体区后，通过沟槽刻蚀配合倾斜注入工艺形成了N型柱，并先后填充介质材料和多晶硅来形成栅区，使得栅区、源区、体区同层形成，从而可使P型外延层(P区)、N型柱(N区)以及介质材料所组成的漂移区可以具有更大的厚度；同时，沟槽刻蚀与倾斜注入工艺的配合可以保障P型外延层(P区)与N型柱(N区)之间的电荷平衡，最终使得漂移区中的P区与N区具有很大的纵向接触面积(即器件具有很大PN结面积)，使得器件的输入和输出电容都显著减小，击穿电压、导通电阻和开关速度有所改善，具有很高的实用价值。

附图说明

图1为本发明一个实施例中的一种沟槽型超结功率器件的制造方法的步骤流程图；

图2为本发明一个实施例中的形成P型体层后的示意图；

图3为本发明一个实施例中的形成N型源区后的示意图；

图4为本发明一个实施例中的形成沟槽后的示意图；

图5为本发明一个实施例中的形成N型柱后的示意图；

图6为本发明一个实施例中的进行热氧化工艺后的示意图；

图7为本发明一个实施例中的填充并去除部分氧化硅后的示意图；

图8为本发明一个实施例中的填充多晶硅后的示意图；

图9为本发明一个实施例中的制造沟槽型超结功率器件的流程示意图；

图10为本发明一个实施例中的有源区与划片道区域、截止环区域以及分压区域的位置示意图。

附图标记：1——衬底、2——P型外延层、3——P型体层、4——N型源区、5——光刻胶、6——N型柱、7——氧化硅、8——多晶硅；图10中：101——划片道区域、102——截止环区域、103——分压区域、104——有源区。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。以下实施例用于说明本发明，但不用来限制本发明的范围。

本发明实施例提供了一种沟槽型超结功率器件的制造方法，步骤流程如图3所示，该制造方法包括以下步骤：

步骤S10：在衬底上形成P型外延层和位于所述P型外延层上的P型体层；

步骤S20：在所述P型体层的部分表面进行离子掺杂，形成位于所述P型体层中的多个源区；

步骤S30：形成贯穿所述源区、P型体层和P型外延层，且底部与所述衬底接触的多个沟槽，以形成被所述多个沟槽分隔的多个器件元胞；

步骤S40：对每个所述器件元胞中的所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱；

步骤S50：形成位于所述衬底、所述N型柱、所述P型体层和所述源区表面的氧化层，并在所述多个沟槽内填充介质材料至一预定深度；

步骤S60：去除高于所述P型体层的全部氧化层，并在所述沟槽内填充多晶硅。

在上述步骤S10中也可以直接选用具有P型外延层的单层硅外延片一类的产品，并通过沉积或掺杂的方式形成位于所述P型外延层上的P型体层(P型体层中的离子掺杂浓度高于P型外延层中的离子掺杂浓度)。在本发明的一个实施例中，表面步骤S10所形成的结构可具有三层单晶硅结构，衬底为重掺杂的N型单晶硅(可作为漏区)、衬底上的P型外延层为轻掺杂的P型单晶硅(可作为半超节VDMOS的BAL)、P型外延层上的P型体层为重掺杂的P型单晶硅(可作为P型体区)。在制作方法上，相当于上述步骤S10具有图1中未示出的步骤S101：在位于所述衬底上的所述P型外延层上进行P型注入，形成位于所述P型外延层上的P型体层。采用上述方式形成、具有上述结构的器件在制造过程中无需进行热退火，因而除了可以简化制造工艺之外还可以减小热退火工艺过程对P区或N区电荷浓度的影响，保证了N区和P区的电荷平衡，提高了器件性能。当然，也可以参照本实施例选用其他方式制备上述步骤S10所形成的结构，本发明对此不做限制。

在上述步骤S20中所形成的多个源区很显然是位于P型体层中(一般厚度不超过P型体层的厚度)并相互分离的，而且由于多个源区在P型体层的部分表面进行离子掺杂所形成的，在彼此的相对位置上相当于源区嵌在P型体层上的多个凹槽中，并与P型体层具有位于同一平面上的上表面。可选地，上述步骤S20包括图1中未示出的：

步骤S201：在所述P型体层的部分表面上形成第一光刻胶层；

步骤S202：将所述第一光刻胶层作为掩膜，在所述P型体层的部分表面上进行离子掺杂，形成位于所述P型体层中的多个源区；

步骤S203：剥离所述第一光刻胶层。

即，通过光刻工艺形成光刻胶作为掩膜遮挡住P型体层上表面中上述源区以外的区域，并在光刻胶的遮挡下掺杂离子以形成多个源区，最后剥离光刻胶完成上述S20的步骤。其中，根据不同的导电需要可以向源区中掺杂不同浓度的N型或者P型的离子，但一般来说源区中的离子掺杂浓度须大于P型体层中的离子掺杂浓度。

上述步骤S30中所形成的沟槽将器件分为了多个器件元胞，此时每个器件元胞从下至上依次包括衬底、P型外延层、P型体层以及位于P型体层中的源区。这里，由于沟槽贯穿源区(从厚度方向上贯穿)，因此可以去除一个横跨两个器件元胞的源区的中间部分，并剩余分别位于两个器件元胞中的其余两个部分，从而每个器件元胞可以分别具有两个步骤S20所形成源区的两个剩余部分，这两个剩余部分分别位于该器件元胞两侧的两个沟槽的边缘处。由此，通过一次沟槽刻蚀不仅去除了漂移区内的部分P型外延层，为后续N区的制作了形成空间，而且还直接形成了每个器件元胞中被P型体层所包围的两个源区，即作为器件基本的源区、体区、漂移区及漏区(衬底)都已经划分完成，而不需要分别进行，节省了器件制造工艺中的步骤流程。另外，上述沟槽可以在光刻胶作为掩膜的情况下通过干法刻蚀形成和/或化学机械抛光(Chemicalmechanicalpolishing，简称CMP)的方式形成，其中需要注意的是沟槽底部必须和衬底接触，以保障器件性能。

上述步骤S40中，具体可以采用下述未在图1中示出的步骤来进行倾斜N型注入过程：

步骤S401：在P型体层和源区的表面上形成第二光刻胶层；

步骤S402：将第二光刻胶层作为掩膜，对P型外延层进行倾斜N型注入，形成位于P型外延层两侧面的多个N型柱；

步骤S403：剥离第二光刻胶层。

即，采用光刻工艺形成可以遮挡住P型体层和源区表面的光刻胶，并在光刻胶的遮挡下以预设的注入角度进行倾斜N型注入，以形成位于P型外延层两侧的N型柱，最后剥离光刻胶即完成步骤S40的流程。可见，N型柱的具体形状以及掺杂离子分布与注入时所采用的参数密切相关。优选地，使注入角度介于5°至20°之间，以同时保证注入离子的总量以及所形成N型柱的具体形状。这里，优选地使位于任一所述P型外延层两侧的N型柱中的掺杂离子总量与该P型外延层中的掺杂离子总量一致，即综合沟槽刻蚀以及倾斜N型注入的各项工艺参数来保障器件漂移区中N区与P区之间的电荷平衡。另外，注入的离子包括但不限于氢，氦，硼，砷，铝等离子，当然也采用复合离子进行注入，在本发明中的其他掺杂或注入过程所选用的离子也可以采用同样方式选取。

上述步骤S50中，可以具体采用热氧化工艺在衬底、N型柱、P型体层和源区表面上形成氧化层，具体的热氧化温度可以介于900℃和1200℃之间。上述氧化层的作用主要是阻挡源区与多晶硅(栅区)之间的离子或电荷迁移。同时，填充介质材料(一般可选为氧化硅)至沟槽的一预设深度，这一预设深度在厚度方向上的位置应低于P型体区的下表面，以使器件的栅区覆盖体区来形成沟道；同时这一预设深度不应过深(比如低于P型体区的下表面过多)，以避免栅区对漂移区的影响。

上述步骤S60中，所填充的多晶硅主要作为器件的栅区(连接栅电极)，因而其掺杂类型可以为N型或P型，但离子掺杂浓度应高于P型体层中的离子掺杂浓度，并与N型源区以及衬底(漏区)中的离子掺杂浓度相当，以保障其导电特性。另外，衬底的掺杂类型优选为N型，以保障VDMOS的器件特性。一般来说，栅电极可以直接从上表面与多晶硅接触，源电极可以直接从上表面与源区接触，漏电极可以从衬底的另一侧表面与衬底接触。

由上述技术方案可知，本发明在底部的P型外延层上制备好了源区和体区后，通过沟槽刻蚀配合倾斜注入工艺形成了N型柱，并先后填充介质材料和多晶硅来形成栅区，使得栅区、源区、体区同层形成，从而可使P型外延层(P区)、N型柱(N区)以及介质材料所组成的漂移区可以具有更大的厚度；同时，沟槽刻蚀与倾斜注入工艺的配合可以保障P型外延层(P区)与N型柱(N区)之间的电荷平衡，最终使得漂移区中的P区与N区具有很大的纵向接触面积(即器件具有很大PN结面积)，使得器件的输入和输出电容都显著减小，击穿电压、导通电阻和开关速度有所改善，具有很高的实用价值。

为了更清楚地说明本发明实施例的技术方案，下面举出一种更加具体的实施例，上述制造方法可具体包括以下步骤：

步骤S1：在以N型单晶硅为衬底1、P型单晶硅作为P型外延层2的单层硅外延片上进行P型注入，形成P型体层3，如图2所示。

衬底材料的选择主要取决于以下几个方面：结构特性、界面特性、化学稳定性、热学性能、导电性能、光学性能以及机械性能，选择衬底以及相应的外延层时需要考虑上述几个方面。由于硅是热的良导体，器件的导热性能较好，从而达到延长器件寿命的目的，因此本实施例中以单晶硅衬底为例进行说明，但是需要说明的是，衬底材料除了可以是硅(Si)以外，还可以是碳化硅(SiC)、氮化镓(GaN)或者是砷化镓(GaAS)等。在单晶硅衬底1上形成的到P型外延层2和P型体层3的厚度可以根据实际应用场景进行调节，不同的外延厚度直接决定的VDMOS器件的耐压值大小。比如对于高压产品，则外延层厚度需增加；对于低压产品，则不需要非常厚的外延层。这里，优选使P型外延层2尽量厚以增大PN结的面积。

步骤S2：使用光刻胶(上述第一光刻胶层)作为掩膜，在P型体层3上表面的部分区域内形成N型源区4，如图3所示。

步骤S3：刻蚀形成沟槽，沟槽贯穿N型源区4、P型体层3和P型外延层2，且底部与衬底1接触，如图4所示。

步骤S4：使用光刻胶5(上述第二光刻胶层)作为掩膜，在P型外延层2的两侧进行倾斜N型注入，形成N型柱6，如图5所示。

步骤S5：以热氧化工艺形成一层氧化硅7，氧化硅层覆盖衬底1、N型柱6、P型体层3和N型源区4的表面，如图6所示。

步骤S6：在沟槽内填充氧化硅7至一预定高度，并去除高于P型体层3的全部氧化硅7，如图7所示。

步骤S7：在沟槽内填满多晶硅8(掺杂有高浓度的离子)，如图8所示。

另外，器件的源电极可与上述N型源区4相连、栅电极可与上述多晶硅8相连，而在衬底1的另一侧表面也可以沉积一层金属层作为器件的漏电极。

本实施例中制造超结功率器件的流程示意如图9所示，利用该实施例形成的沟槽型功率器件有源区104与其它区域(包括划片道区域101、截止环区域102以及分压区域103)的位置示意图如图10所示。

基于本实施例提供的制造方法，本发明在底部的P型外延层上制备好了源区和体区后，通过沟槽刻蚀配合倾斜注入工艺形成了N型柱，并先后填充介质材料和多晶硅来形成栅区，使得栅区、源区、体区同层形成，从而可使P型外延层(P区)、N型柱(N区)以及介质材料所组成的漂移区可以具有更大的厚度；同时，沟槽刻蚀与倾斜注入工艺的配合可以保障P型外延层(P区)与N型柱(N区)之间的电荷平衡，最终使得漂移区中的P区与N区具有很大的纵向接触面积(即器件具有很大PN结面积)，使得器件的输入和输出电容都显著减小，击穿电压、导通电阻和开关速度有所改善，具有很高的实用价值。

本发明的另一实施例提供了基于上述任意一种制造方法得到的沟槽型超结功率器件，该沟槽型超结功率器件具有与上述制造方法相应的技术特征，可以解决相应的技术问题并达到相应的技术效果。

在本发明的描述中需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的专利保护范围应由权利要求限定。

Claims (10)

1.一种沟槽型超结功率器件的制造方法，其特征在于，包括：

在衬底上形成P型外延层和位于所述P型外延层上的P型体层；

在所述P型体层的部分表面进行离子掺杂，形成位于所述P型体层中的多个源区；

形成贯穿所述源区、P型体层和P型外延层，且底部与所述衬底接触的多个沟槽，以形成被所述多个沟槽分隔的多个器件元胞；

对每个所述器件元胞中的所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱；

形成位于所述衬底、所述N型柱、所述P型体层和所述源区表面的氧化层，并在所述多个沟槽内填充介质材料至一预定深度；

去除高于所述P型体层的全部氧化层，并在所述沟槽内填充多晶硅。

2.根据权利要求1所述的制造方法，其特征在于，所述在衬底上形成P型外延层和位于所述P型外延层上的P型体层，包括：

在位于所述衬底上的所述P型外延层上进行P型注入，形成位于所述P型外延层上的P型体层。

3.根据权利要求2所述的制造方法，其特征在于，所述在所述P型体层的部分表面进行离子掺杂，形成位于所述P型体层中的多个源区，包括：

在所述P型体层的部分表面上形成第一光刻胶层；

将所述第一光刻胶层作为掩膜，在所述P型体层的部分表面上进行离子掺杂，形成位于所述P型体层中的多个源区；

剥离所述第一光刻胶层。

4.根据权利要求3所述的制造方法，其特征在于，所述对每个所述器件元胞中的所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱，包括：

在所述P型体层和所述源区的表面上形成第二光刻胶层；

将所述第二光刻胶层作为掩膜，对所述P型外延层进行倾斜N型注入，形成位于所述P型外延层两侧面的多个N型柱；

剥离所述第二光刻胶层。

5.根据权利要求1所述的制造方法，其特征在于，所述衬底和/或P型外延层的基质为单晶硅。

6.根据权利要求1至5所述的制造方法，其特征在于，所述源区的掺杂类型为N型，且离子掺杂浓度大于所述P型体层的离子掺杂浓度。

7.根据权利要求6所述的制造方法，其特征在于，所述进行倾斜N型注入时的注入角度介于5°和20°之间。

8.根据权利要求7所述的制造方法，其特征在于，位于任一所述P型外延层两侧的N型柱中的掺杂离子总量与该P型外延层中的掺杂离子总量一致。

9.根据权利要求8所述的制造方法，其特征在于，所述多晶硅的掺杂类型为N型或P型，且离子掺杂浓度大于所述P型体层的离子掺杂浓度；所述衬底的掺杂类型为N型，所述衬底的离子掺杂浓度大于所述P型体层的离子掺杂浓度。

10.一种沟槽型超结功率器件，其特征在于，所述沟槽型超结功率器件采用权利要求1至9中任意一项所述的制造方法得到。