TWI539598B - 用於在半導體基板上製備半導體功率元件之方法及半導體功率元件 - Google Patents

用於在半導體基板上製備半導體功率元件之方法及半導體功率元件 Download PDF

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Description

用於在半導體基板上製備半導體功率元件之方法及半導 體功率元件
本發明是有關於一種垂直半導體功率元件。更具體地，是關於一種製備帶有超級接面結構的垂直半導體功率元件改良的可製造性的結構及製備方法，用於高壓應用。
傳統的製備技術和元件結構，要憑藉超級接面結構很低的串聯電阻，來進一步提高擊穿電壓的話，仍然遇到製造性方面的困難與侷限。由於製備帶有超級接面結構特點的傳統高壓元件，如今遇到了難以滿足的更加嚴格的處理製程的難題，所以限制了高壓半導體功率元件的實際應用。確切地說，當目標值RdsA從20莫姆/平方釐米降至10莫姆/平方釐米時，容許的電荷平衡變化從30%降至10%。然而，由於用於摻雜外延層的N電荷發生變化，使傳統的技術無法滿足這種要求。當使用傳統的雙植入製程製備超級接面時，摻雜外延層的N電荷發生的變化可以控制在1%至2%之內。然而，由於在控制摻雜物植入的對準時臨界尺寸(CD)發生變 化，尤其是對於小尺寸元件更是如此，所以當利用傳統製備製程進行多次植入遮罩時，電荷的變化會增大10%至20%。外延層中N電荷的變化不可控制，也不能進一步降低，這都會對超級接面的性能造成不良影響。
第1A圖表示Chen所提出的專利5,216,275中所述的半導體功率元件。該半導體功率元件位於超級接面結構上，作為由N和P摻雜區構成的複合緩衝(CB)層。超級接面結構具有汲極D、源極S以及閘極G。然而，超級接面結構中P-摻雜區和N-摻雜區之間電荷的變化，明顯超出了如今現代元件的應用的要求。例如，申請專利範圍中所提及的一項，用摻雜物摻雜含有第一半導體區和第二半導體區的半導體功率元件，第一半導體區中有效摻雜物濃度的總電荷，沒有超過第二半導體區中有效摻雜物濃度總電荷的50%。因此，Chen所提出的方案無法滿足這種元件上更加嚴格的元件要求。
第1B圖表示Deboy在美國專利6,960,798中所提出的另一種超級接面元件。如第1B圖所示，超級接面結構的晶胞設計剖面圖具有一個汲極D、一個源極S以及一個閘極G、n+導電半導體基板(n-Sub)1、一個n-導電半導體區13、n-導電層3，以及源極S下方的n-導電區4和p-導電區5。例如，所述的補償的程度在+30%至-20%之間，因此在n-摻雜和p-摻雜之間，補償程度「0」顯示為正補償。這時「p-欄」中的摻雜變化係數為3，而「n-欄」中的摻雜是恆定的。即使藉由上述補償，仍然無法滿足現有元件中更加嚴格的設計窗口要求。
第1C圖表示利用傳統製備製程製成的複數個外延超級接面結構之剖面圖。該方法包含：第一步，在N-基板310上生長一個第一N-外 延層320-1；第二步，利用第一植入遮罩300，打開複數個植入窗口315，在第一N-外延層320-1中植入複數個P-摻雜區330-1；重複第一步和第二步，在第一N-外延層(n-Epi)320-1上製備第二N-外延層320-2等等。擴散P-摻雜區，合併P-摻雜區330-1至330-6，作為N-外延層320-1至320-6中的摻雜立柱。然而，在這種方法中，控制摻雜物植入對準時臨界尺寸(CD)的變化，會使總電荷的變化增大。
由於超級接面元件可以大幅降低半導體功率元件的導通電阻，因此這種功率元件對於在節省功率方面有要求的元件，尤其是對於便攜式電子元件，是十分有必要的。
因此，在功率半導體元件的設計及製備領域中，仍然需要提出在超級接面結構上製備功率元件的新型元件接面構及製備方法，從而解決上述困難與侷限。
本發明的一個目的在於，提出了一種新型、改良的半導體功率元件結構和製備方法，製備可選導電類型的摻雜立柱，在漂流區中使電荷平衡，更加準確地控制摻雜區的臨界尺寸，以降低摻雜區中電荷的變化。確切地說，同時限定P-植入和N-植入窗口，有效抑制臨界尺寸不平衡所產生的負面效果，以免導致電荷不平衡。限定植入窗口的硬遮罩可以藉由氧化層、光致抗蝕劑或帶有通過層限定並打開的植入窗口的其他材料製備。
確切地說，本發明的一個目的在於，提出了一種新型、改良的半導體功率元件結構和製備方法，在外延漂流區中，製備摻雜立柱，用於電荷平衡，這是藉由在生長複數個外延層的製程中持續使用P-植入遮罩和N-植入遮罩，重複植入P-摻雜區和N-摻雜區，使立柱對準的變化降低，並且更加嚴格地控制P和N立柱的臨界尺寸，以減小這些可選導電類型的摻雜立柱中總電荷的變化。
本發明的一個較佳實施例主要提出了一種用於在半導體基板上製備半導體功率元件的方法，半導體基板承載著由外延層構成的漂流區。該方法包含：第一步，在半導體基板上生長一第一外延層，然後在第一外延層上方製備一第一硬遮罩層；第二步，利用第一植入遮罩，打開複數個植入窗口，並且利用第二植入遮罩，閉鎖一部分植入窗口，以植入交替導電類型的複數個摻雜區，在第一外延層中相互鄰近；第三步，重複第一步和第二步，利用相同的第一植入遮罩和第二植入遮罩，製備複數個外延層，每個外延層都用交替導電類型的摻雜區植入。在另一個實施例中，該製備方法更包含，在外延層頂部進行元件製備製程，在交替導電類型的摻雜區上方，藉由擴散過程，合併交替導電類型的摻雜區，作為外延層中的摻雜立柱。
此外，本發明提出了一種在半導體基板上製備半導體功率元件之方法，半導體基板承載著由外延層構成的漂流區。該方法包含：首先，在外延層上方製備一第一硬遮罩層，然後利用第一植入遮罩打開複數個第一組植入窗口，然後用第一導電類型的摻雜離子進行多次植入，以便在外延層中製成第一導電類型的複數個摻雜區；第二步，製備一第二硬遮 罩層，填充在第一組植入窗口中，然後平整化第二硬遮罩層，除去第一硬遮罩層，以製備第二組植入窗口，並藉由第二導電類型的摻雜離子進行多次植入，在外延層中製備第二導電類型的複數個摻雜區；第三步，重複第一步和第二步，利用相同的第一植入遮罩和第二植入遮罩，製備複數個外延層，每個外延層都用相反導電類型的摻雜區植入。在另一個實施例中，該製備方法更包含，在外延層頂部進行元件製備製程，在交替導電類型的摻雜區上方，藉由擴散過程，合併交替導電類型的摻雜區，作為外延層中的摻雜立柱。
此外，本發明提出了一種在半導體基板上製備半導體功率元件之方法，半導體基板承載著由外延層構成的漂流區。該方法包含：步驟1，在摻雜第一導電類型的第一外延層上方製備一第一硬遮罩層，然後利用第一植入遮罩打開複數個第一組植入窗口，然後用第二導電類型的摻雜離子進行植入，以便在第一外延層中製成第二導電類型的複數個摻雜區；步驟2，除去第一硬遮罩，製備第二導電類型的第二外延層，然後在第二外延層上方製備一第二硬遮罩層，利用第二植入遮罩，打開複數個第二組植入窗口，在第二外延層中植入第一導電類型的摻雜離子，以便製備複數個第一導電類型的摻雜區，在垂直方向上，在第一外延層中第二導電類型的兩個摻雜區之間；以及步驟3，重複步驟1和步驟2，利用相同的第一植入遮罩和第二植入遮罩，製備複數個交替導電類型的外延層，植入每個外延層，以製備導電類型與外延層的導電類型下方的摻雜區。在一個較佳實施例中，該方法更包含在頂部外延層上，進行元件製備製程，在第一 導電類型和第二導電類型交替的摻雜區上方；並且藉由擴散製程，使交替導電類型的摻雜區合併，作為外延層中的摻雜立柱。
本發明更提出了一種在半導體基板上的半導體功率元件，半導體基板承載著一漂流區，漂流區包括複數個交替導電類型的外延層，在垂直方向上交替堆疊，以及複數個P和N垂直立柱，在與垂直方向垂直的水平方向上相互交替排佈。在一個實施例中，每個外延層都包括複數個空間分離的摻雜區，其導電類型與外延層的導電類型相反，其中不同外延層中相同導電類型的摻雜區，相互對準，構成P和N垂直立柱。在另一個實施例中，每個P或N立柱都包括複數個均勻摻雜的外延區，以及複數個擴散摻雜形態區，相互交替排佈。在另一個實施例中，每個擴散區都含有一個凸面的側壁邊界，每個外延區都含有一個凹面的側壁邊界。每個擴散區的最大水平寬度，大致位於擴散區中心，最小寬度位於相同導電類型的外延區的交界處，每個外延區的最小水平寬度都大致位於外延區中心，最大水平寬度位於相同導電類型的擴散區的交界處；在一個較佳實施例中，擴散區的最小水平寬度與相同導電類型的外延區的最大水平寬度大致相同，並且相互交界。
閱讀以下詳細說明並參照圖式之後，本發明的這些和其他的特點和優勢，對於本領域的通常知識者而言，無疑是顯而易見的。
1‧‧‧半導體基板
101‧‧‧汲極金屬層
105‧‧‧基板
110、110-1~110-6‧‧‧外延層
115‧‧‧硬遮罩層
115’‧‧‧植入窗口
117‧‧‧光致抗蝕劑層
118‧‧‧N-型植入遮罩
119‧‧‧P-植入遮罩
120‧‧‧P-摻雜立柱
120-1~120-6‧‧‧N摻雜區
125‧‧‧N-摻雜立柱
125-1~125-6‧‧‧P-摻雜區
13‧‧‧導電半導體區
130‧‧‧閘極
135‧‧‧閘極氧化層
140‧‧‧源極區
150‧‧‧本體區
155‧‧‧接觸區
160‧‧‧源極金屬層
210-1~210-6‧‧‧外延層
215‧‧‧第一硬遮罩層
215’‧‧‧植入窗口
217‧‧‧光致抗蝕劑層
220-1~220-6‧‧‧摻雜區
225‧‧‧第二硬遮罩層
225’‧‧‧植入窗口
230-1~230-6‧‧‧摻雜區
3‧‧‧n-導電層
300‧‧‧第一植入遮罩
310‧‧‧N-基板
315‧‧‧植入窗口
320-1‧‧‧第一N-外延層
320-2‧‧‧第二N-外延層
320-3~320-6‧‧‧N-外延層
330-1~330-6‧‧‧P-摻雜區
4‧‧‧n-導電區
400‧‧‧硬遮罩層
405‧‧‧植入窗口
410‧‧‧基板
420-1~420-6‧‧‧外延層
430-1~430-6‧‧‧摻雜區
5‧‧‧p-導電區
D‧‧‧汲極
G‧‧‧閘極
S‧‧‧源極
第1A圖至第1C圖 表示傳統方法製備的傳統垂直功率元件結構之剖面圖。
第2A圖至第2I圖 表示本發明之製備製程之剖面圖，該製程可製備帶有對準控制更加精確的摻雜區的超級接面，以製備交替導電類型的摻雜立柱，降低超級接面元件的總電荷變化。
第3圖 表示利用第2A圖至第21圖所示的製備方法製備的位於超級接面結構上的元件之剖面圖。
第4A圖至第4K圖 表示本發明之製備製程之剖面圖，該製程可製備帶有對準控制更加精確的摻雜區的超級接面，以製備交替導電類型的摻雜立柱，降低超級接面元件的總電荷變化。
第5A圖至第5G圖 表示本發明之製備製程之剖面圖，該製程可製備帶有對準控制更加精確的摻雜區的超級接面，以製備交替導電類型的摻雜立柱，降低超級接面元件的總電荷變化。
請參閱第2A圖至第2K圖，係表示本發明之製備用於承載半導體功率元件的超級接面結構的製程步驟之一系列剖面圖。如第2A圖所示，製備製程從在重摻雜矽基板105(例如N-型基板)上製備一個未摻雜的外延層110-1開始，然後在外延層110-1(第2B圖)上方，製備一個硬遮罩層115以及一個光致抗蝕劑層117。在第2C圖中，藉由遮罩，形成光致抗蝕劑層117的圖案，使硬遮罩層115裸露出來，利用光刻蝕，形成硬遮罩層115的圖案，製備複數個植入窗口115’(第2D圖)。第2E-1圖表示第一種植入方法，僅利用硬遮罩，藉由N-型離子植入，例如磷植入，在外延層110-1中製備複數個N摻雜區120-1，然後如第2F-1圖所示，藉由P-植入遮罩(p-imp)119，植入P-型離子，製備複數個P-摻 雜區125-1。P-植入遮罩119可以是在硬遮罩上方沉積光致抗蝕劑，在製備N立柱的地方，閉鎖硬遮罩開口，同時在製備P立柱的地方，形成開口。在該區域中，P-型離子反向摻雜N-型離子。在50keV至500keV之間的能量下，以及1e12cm-2至1e14cm-2的恒定劑量下，植入P-型和N-型離子。
請參閱第2E-2圖，係表示閉鎖第二種製備方法，首先利用N-型植入遮罩118，閉鎖部分植入窗口115’，藉由亞磷植入，在未閉鎖的植入窗口115’下方的外延層110-1中形成N-摻雜區120-1，然後除去N-型植入遮罩(n-imp)118，並且利用P-植入遮罩119，如第2F-2圖所示，藉由植入P-型離子，構成複數個P-摻雜區125-1。N-植入遮罩118可以是沉積在硬遮罩上方的光致抗蝕劑，在製備P立柱的位置閉鎖硬遮罩開口，同時在製備N立柱的位置形成開口。P-植入遮罩119可以是沉積在硬遮罩上方的光致抗蝕劑，在製備N立柱的位置閉鎖硬遮罩開口，同時在製備N立柱的位置形成開口。在該方法中，可以調節P型摻雜劑量，與第2E-1圖和第2F-1圖所示的方法不同，例如在1e12cm-2至1e14cm-2之間。
請參閱第2G圖，係表示除去硬遮罩115，並生長第二外延層110-2，重複第2B圖至第2G圖所示製程，以製備另一列N一摻雜區120-2以及P-摻雜區125-2，如第2H圖所示。重複如第2A圖至第2H圖所示製程六至八次，以在外延層110-1至110-6的內部製備N-摻雜區120-1至120-6的立柱，以及P-摻雜區125-1至125-6，如第2I圖所示。
在第3圖中，進行頂部元件製備製程，包括長擴散，利用高溫，合併P-摻雜區120-1、120-2至120-L(圖中沒有目前表示出)以及N-摻雜區125-1至125-L，其中L為正整數，作為P-摻雜立柱120以及N-摻雜立柱125。作為一個示例實施例，第3圖表示一個平面場效電晶體(MOSFET)元件，具有一個平面 閘極130，藉由閘極氧化層135，平面閘極130與包圍在本體區150中的源極區140絕緣，本體區150形成在P-摻雜立柱120和N-摻雜立柱125上方的外延層中。源極金屬層160與本體和源極區相接觸，穿過形成在本體區150中的摻雜接觸區155，在外延層110的頂面附近，外延層110由複數個P-摻雜立柱120和N-摻雜立柱125構成，共同組成一個超級接面結構，承載形成在超級接面結構頂部的MOSFET元件。汲極金屬層101形成在基板105底部。
請參閱第4A圖至第4K圖，係表示本發明之製備用於承載半導體功率元件的超級接面結構的可選製程步驟的一系列剖面圖。如第4A圖所示，製備製程從第一硬遮罩層215(例如氧化物)開始，在第一未摻雜的外延層210-1上方，外延層210-1在半導體基板(圖中沒有表示出)上。在第4B圖中，光致抗蝕劑層217形成在硬遮罩層215上方。在第4C圖中，形成光致抗蝕劑層217的圖案，裸露出硬遮罩層215，然後藉由光刻蝕製程，形成硬遮罩層215的圖案，製成複數個植入窗口215’(第4D圖)。在第4E圖中，除去光致抗蝕劑層217，然後利用第一導電類型的摻雜離子藉由植入窗口215’，進行多次植入製程。植入製程製備複數個第一導電類型的摻雜區220-1，例如在半導體基板210-1中的N-摻雜區220-1。
在第4F圖中，在第一硬遮罩層215上方沉積第二硬遮罩層225，並且在植入窗口215’中填充電介質材料，電介質材料與製備第一硬遮罩的材料(例如氮化物)不同，然後利用第一蝕刻劑進行回刻製程(第4G圖)，除去第一硬遮罩上方的第二硬遮罩材料，使第一遮罩材料裸露出來。在第4H圖中，利用第二蝕刻劑進行全面刻蝕，除去第一硬遮罩215，第二蝕刻劑與第一蝕刻劑不同，保留第二硬遮罩層225，使另一組植入窗口225’裸露出來。在第4I圖中，藉 由植入窗口225’，利用第二導電類型的摻雜離子進行多次植入製程。植入製程從第二導電類型的複數個摻雜區230-1開始，例如在半導體基板210-1中的P-摻雜區230-1。
請參閱第4J圖，係表示除去第二硬遮罩225。重複生長未摻雜外延層210-2以及第4A圖至第4J圖所示的步驟六至八次，以製備N-摻雜區和P-摻雜區。第4K圖係表示的超級接面結構包括位於外延層210-1至210-6內部的六個N-摻雜區220-1至220-6以及六個P-摻雜區230-1至230-6。
繼續進行如第3圖所示的頂端元件製備製程，包括利用高溫進行長擴散，以合併P-摻雜區220-1、220-2至220-L，以及N-摻雜區230-1至230-L，其中L為正整數，表示所製備的N-摻雜和P-摻雜區的行列數。
請參閱第5A圖至第5G圖，係表示製備超級接面結構的另一種可選方法的製程步驟之剖面圖。如第5A圖所示，製備製程從半導體基板410開始，例如n-型基板。第一導電類型的第一外延層420-1生長在基板410上方，第一外延層420-1可以為N-型或P-型外延層。第5A圖表示第一外延層420-1為N-型。硬遮罩層400形成在第一外延層420-1上方，利用複數個植入窗口405，藉由光刻蝕製程，形成圖案。藉由植入窗口405，將第二導電類型的摻雜物植入到第一外延層420-1中，第二導電類型與第一導電類型相反，以便在第一外延層420-1中，形成複數個空間分離的摻雜區430-1。離子植入的能量在50keV至500keV之間，劑量在1e12cm-2至1e14cm-2之間。植入摻雜區430-1的較佳深度最好小於第一外延層420-1的厚度的一半，使每個擴散區中心處擴散後，驅動的深度大致為第一外延層420-1厚度的一半。在第5B圖中，摻雜區430-1為P-型。除去硬遮罩400，然後生長第二外延層420-2，第二外延層420-2可以是第一或第二導電類型。第5C圖表 示第二外延層420-2為P-型。在該結構上方使用帶有植入窗口405的硬遮罩400，植入窗口405位於合適的位置處，也就是說，植入窗口位於P-摻雜區430-1之間，如圖5D所示。當外延層420-2為N-型時，植入窗口405將位於P-摻雜區430-1的上方。與第二外延層420-2的導電類型相反的摻雜物，藉由植入窗口405植入到第二外延層420-2中，以形成複數個空間分離的摻雜區430-2。每個摻雜區430-2水平植入的位置較佳大致都在兩個空間分離的摻雜區430-1之間的中心處，深度小於第二外延層420-2的厚度的一半，以便使擴散後，在每個擴散區430-2中心處的驅動都將大致為第二外延層420-2的厚度的一半。第5E圖表示摻雜區430-2為N-型，第二外延層420-2為P-型。然後，如第5F圖所示，除去硬遮罩400。每個外延層的厚度都約為0.5μm至10μm，摻雜濃度在1e14cm-3至1e18cm-3之間。
重複第5C圖至第5F圖所示的製程六至八次，生長外延層，並且在每個外延層中，植入導電類型相反的摻雜區，深度小於每個外延層厚度的一半，因此，在每個擴散區中心擴散驅動後，其深度大致為外延層厚度的一半。不同外延層中相同導電類型的摻雜區，相互對準。第5G圖所示的超級接面結構包括交替導電類型的六個堆疊外延層420-1至420-6，帶有導電類型相反的摻雜區430-1至430-6，分別位於每個外延層中。如第3圖所示，繼續進行頂部元件製備製程，包括利用高溫進行長擴散，以便藉由擴散區的擴散，構成P-立柱和N-立柱，如第5G圖所示。每個P或N立柱包括複數個均勻摻雜的外延區，以及複數個導電類型相同的擴散摻雜結構區，相互交替排佈。在一個實施例中，每個擴散區都具有一個凸側壁，其邊界是，最大的橫向寬度大致位於擴散區中心處，最小寬度位於導電類型相同的外延區交界處。在另一個實施例中，每個外延區都具有一個凹側壁，其邊界是，最小的橫向寬度大致位於外延區的中心處(或外 延層的中心處)，最大的橫向寬度位於導電類型相同的擴散區的交界處。每個立柱中的擴散區和外延區最好都相互對準並且相互重疊。在一個實施例中，擴散區的最小橫向寬度與相同導電類型的外延區的最大橫向寬度大致相同。
這種製程的好處之一在於，可以利用不同的p/n植入順序，製備可變的結構，例如pnpn(如第5G圖所示)或ppnn等。這種可變性為每個層中的電荷不平衡都提供了一種補償機制。與原有技術相比，當在每個層中重複進行相同的植入時，這種層中的不平衡都會累積。
儘管本發明已經詳細說明了現有的較佳實施例，但應理解這些說明不應作為本發明的侷限。本領域的通常知識者閱讀上述詳細說明後，各種變化和修正無疑是顯而易見的。因此，應當認為所附的申請專利範圍涵蓋了本發明的真實意圖和範圍內的全部變化和修正。
101‧‧‧汲極金屬層
105‧‧‧基板
110‧‧‧外延層
120‧‧‧P-摻雜立柱
130‧‧‧閘極
135‧‧‧閘極氧化層
140‧‧‧源極區
150‧‧‧本體區
155‧‧‧接觸區
160‧‧‧源極金屬層

Claims (15)

  1. 一種用於在半導體基板上製備半導體功率元件之方法，半導體基板承載著由外延層構成之漂流區，該方法包含：步驟1，在半導體基板上生長一第一外延層，然後在第一外延層上方製備一第一硬遮罩層；步驟2，利用第一植入遮罩，在第一硬遮罩層中打開複數個植入窗口，並且植入第一導電類型的摻雜物，構成複數個第一導電類型的空間分離的摻雜區；步驟3，利用第一硬遮罩層上方的第二植入遮罩，閉鎖一部分植入窗口，以植入第二導電類型的複數個摻雜區，第二導電類型與第一導電類型相反，第一導電類型摻雜區和第二導電類型摻雜區在第一外延層中互相交替排佈；以及步驟4，重複步驟1至步驟3，利用相同的第一植入遮罩和第二植入遮罩，製備複數個外延層，植入各外延層，製成交替導電類型的摻雜區，該些摻雜區在各外延層中相互交替排佈。
  2. 如申請專利範圍第1項所述之方法，其中該方法更包含：在交替導電類型的摻雜區上方之外延層頂部進行元件製備製程；以及藉由擴散過程，合併交替導電類型的摻雜區，形成外延層中的摻雜立柱。
  3. 如申請專利範圍第2項所述之方法，其中在步驟3中，第二導電類型的植入，對第一導電類型逆反摻雜。
  4. 如申請專利範圍第2項所述之方法，其中步驟2更包含：在第一硬遮罩層上方使用遮罩，交替覆蓋第一硬遮罩層上的開口。
  5. 一種用於在半導體基板上製備半導體功率元件之方法，半導體基板承載著由外延層構成的漂流區，該方法包含：步驟1，在第一外延層上方製備一第一硬遮罩層，然後利用第一植入遮罩打開複數個第一組植入窗口，然後用第一導電類型的摻雜離子進行離子植入，以便在第一外延層中製成第一導電類型的複數個摻雜區；步驟2，製備一第二硬遮罩層，填充在第一組植入窗口中，然後平整化第二硬遮罩層，利用第二植入遮罩製備第二組植入窗口，並藉由第二導電類型的摻雜離子進行離子植入，在第一外延層中製備第二導電類型的複數個摻雜區，第一導電類型摻雜區和第二導電類型摻雜區相互交替排佈；以及步驟3，重複步驟1和步驟2，利用相同的第一植入遮罩和第二植入遮罩，製備複數個外延層，植入各外延層，在各外延層中製備相互靠近的第一導電類型和第二導電類型相互交替的摻雜區。
  6. 如申請專利範圍第5項所述之方法，其中該方法更包含：在交替第一導電類型和第二導電類型的摻雜區上方的外延層頂部進行元件製備製程；以及藉由擴散過程，合併交替導電類型的摻雜區，形成外延層中的摻雜立柱。
  7. 一種用於在半導體基板上製備半導體功率元件之方法，半導體基板承載著由外延層構成的漂流區，該方法包含：步驟1，在第一導電類型的第一外延層上方製備一第一硬遮罩層，然後利用第一植入遮罩打開複數個第一組植入窗口，然後用第二導電類型的摻雜離子進行植入，在第一外延層中製成第二導電類型的複數個摻雜區，第二導電類型與第一導電類型相反； 步驟2，除去第一硬遮罩層，製備第二導電類型的第二外延層，在第二外延層上方，製備一第二硬遮罩層，利用第二植入遮罩，打開複數個第二組植入窗口，並藉由第一導電類型的摻雜離子進行植入，在第二外延層中製備第一導電類型的複數個摻雜區，各第一導電類型的摻雜區在水平方向上，都位於第一外延層中兩個第二導電類型的摻雜區之間；以及步驟3，重複步驟1和步驟2，利用相同的第一植入遮罩和第二植入遮罩，製備複數個交替導電類型的外延層，摻雜區的導電類型與外延層的導電類型相反。
  8. 如申請專利範圍第7項所述之方法，其中該方法更包含：在交替導電類型的摻雜區上方的外延層頂部進行元件製備製程；以及藉由擴散過程，合併交替導電類型的摻雜區，形成外延層中的摻雜立柱。
  9. 如申請專利範圍第8項所述之方法，其中各外延層中製備導電類型相反的摻雜區的步驟，在不同的外延層中相互對準植入導電類型相同的摻雜區。
  10. 如申請專利範圍第9項所述之方法，其中各外延層中製備導電類型相反的摻雜區的步驟，植入摻雜物的深度小於各外延層厚度的一半。
  11. 如申請專利範圍第10項所述之方法，其中藉由擴散製程，在複數個外延層中，製備導電類型交替的摻雜立柱的步驟，更包含將摻雜區的中心驅動到外延層摻雜區植入厚度的一半左右的深度。
  12. 一種在半導體基板上之半導體功率元件，半導體基板承載著漂流區，該元件包含：複數個導電類型交替的外延層，在垂直方向上交替堆疊；以及 複數個P垂直立柱和N垂直立柱，在與垂直方向垂直的水平方向上，互相交替排佈，其中，各外延層分別包括複數個空間分離的摻雜區，其導電類型與外延層的導電類型相反；其中，不同外延層中導電類型相同的摻雜區互相對準，構成P垂直立柱和N垂直立柱，各P垂直立柱或N垂直立柱都包括複數個均勻摻雜的外延區，以及複數個擴散的摻雜結構區，互相交替排佈。
  13. 如申請專利範圍第12項所述之在半導體基板上之半導體功率元件，半導體基板承載著漂流區，其中各擴散區都含有一凸面的側壁邊界，最大水平寬度大致位於擴散區中心，最小水平寬度位於相同導電類型的外延區的交界處。
  14. 如申請專利範圍第13項所述之在半導體基板上的半導體功率元件，半導體基板承載著漂流區，其中各外延區都含有一凹面的側壁邊界，最小水平寬度大致位於外延區中心，最大水平寬度位於相同導電類型的擴散區的交界處。
  15. 如申請專利範圍第14項所述之在半導體基板上的半導體功率元件，半導體基板承載著漂流區，其中擴散區的最小水平寬度與相同導電類型的外延區的最大水平寬度大致相同。
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