CN105514151A - 精确校准及自平衡的超级结器件的制备方法 - Google Patents

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Abstract

本发明公开了一种用于在半导体衬底上制备半导体功率器件的方法，半导体衬底承载着由外延层构成的漂流区。该方法包含：第一步，生长一个第一外延层，然后在外延层上方制备一个第一硬掩膜层；第二步，利用第一植入掩膜，打开多个植入窗口，并且利用第二植入掩膜，闭锁一部分植入窗口，以植入交替导电类型的多个掺杂区，在第一外延层中相互邻近；第三步，重复第一步和第二步，利用相同的第一和第二植入掩膜，制备多个外延层，每个外延层都用交替导电类型的掺杂区植入。然后，在外延层顶部进行器件制备工艺，在交替导电类型的掺杂区上方，通过扩散过程，合并交替导电类型的掺杂区，作为外延层中的掺杂立柱。

Description

精确校准及自平衡的超级结器件的制备方法
本案是分案申请
原案发明名称：精确校准及自平衡的超级结器件的制备方法
原案申请号：201210348747.7
原案申请日：2012年09月19日。
技术领域
本发明涉及垂直半导体功率器件。具体地，涉及制备带有超级结结构的垂直半导体功率器件改良的可制造性的结构及制备方法，用于高压应用。
背景技术
传统的制备技术和器件结构，要凭借超级结结构很低的串联电阻，来进一步提高击穿电压的话，仍然遇到制造性方面的困难与局限。由于制备带有超级结结构特点的传统高压器件，如今遇到了难以满足的更加严格的处理工艺的难题，所以限制了高压半导体功率器件的实际应用。确切地说，当目标值RdsA从20莫姆/平方厘米降至10莫姆/平方厘米时，容许的电荷平衡变化从30%降至10%。然而，由于用于掺杂外延层的N电荷发生变化，使传统的技术无法满足这种要求。当使用传统的双植入工艺制备超级结时，掺杂外延层的N电荷发生的变化可以控制在1%至2%之内。然而，由于在控制掺杂物植入的对准时临界尺寸（CD）发生变化，尤其是对于小尺寸器件更是如此，所以当利用传统制备工艺进行多植入掩膜时，电荷的变化会增大10%至20%。外延层中N电荷的变化不可控制，也不能进一步降低，这都会对超级结的性能造成不良影响。
图1A表示Chen所提出的专利5,216,275中所述的半导体功率器件。该半导体功率器件位于超级结结构上，作为由N和P掺杂区构成的复合缓冲（CB）层。然而，超级结结构中P-掺杂区和N-掺杂区之间电荷的变化，明显超出了如今现代器件的应用的要求。例如，权利要求书中所提及的一项，用掺杂物掺杂含有第一和第二半导体区的半导体功率器件，第一半导体区中有效掺杂物浓度的总电荷，没有超过第二半导体区中有效掺杂物浓度总电荷的50%。因此，Chen所提出的方案无法满足这种器件上更加严格的器件要求。
图1B表示Deboy在美国专利6,960,798中所提出的另一种超级结器件。如图1B所示，超级结结构的晶胞设计剖面图具有一个漏极D、一个源极S以及一个栅极G、n+导电半导体衬底（n-Sub）1、一个n-导电半导体区13、n-导电层3，以及源极S下方的n-导电区4和p-导电区5。例如，所述的补偿的程度在+30%至-20%之间，因此在n-掺杂和p-掺杂之间，补偿程度“0”显示为正补偿。这时“p-栏”中的掺杂变化系数为3，而“n-栏”中的掺杂是恒定的。即使通过上述补偿，仍然无法满足现有器件中更加严格的设计窗口要求。
图1C表示利用传统制备工艺制成的多外延超级结结构的剖面图。该方法包括：第一步，在N-衬底310上生长一个第一N-外延层320-1；第二步，利用第一植入掩膜300，打开多个植入窗口315，在第一N-外延层320-1中植入多个P-掺杂区330-1；重复第一步和第二步，在第一N-外延层（n-Epi）320-1上制备第二N-外延层320-2等等。扩散P-掺杂区，合并P-掺杂区330，作为N-外延层320中的掺杂立柱。然而，在这种方法中，控制掺杂物植入对准时临界尺寸（CD）的变化，会使总电荷的变化增大。
由于超级结器件可以大幅降低半导体功率器件的导通电阻，因此这种功率器件对于在节省功率方面有要求的器件，尤其是对于便携式电子器件，是十分有必要的。
因此，在功率半导体器件的设计及制备领域中，仍然需要提出在超级结结构上制备功率器件的新型器件结构及制备方法，从而解决上述困难与局限。
发明内容
本发明的一个方面在于，提出了一种新型、改良的半导体功率器件结构和制备方法，制备可选导电类型的掺杂立柱，在漂流区中使电荷平衡，更加准确地控制掺杂区的临界尺寸，以降低掺杂区中电荷的变化。确切地说，同时限定P-植入和N-植入窗口，有效抑制临界尺寸不平衡所产生的负面效果，以免导致电荷不平衡。限定植入窗口的硬掩膜可以通过氧化层、光致抗蚀剂或带有通过层限定并打开的植入窗口的其他材料制备。
确切地说，本发明的一个方面在于，提出了一种新型、改良的半导体功率器件结构和制备方法，在外延漂流区中，制备掺杂立柱，用于电荷平衡，这是通过在生长多外延层的工艺中持续使用P-植入掩膜和N-植入掩膜，重复植入P-掺杂区和N-掺杂区，使立柱对准的变化降低，并且更加严格地控制P和N立柱的临界尺寸，以减小这些可选导电类型的掺杂立柱中总电荷的变化。
本发明的一个较佳实施例主要提出了一种用于在半导体衬底上制备半导体功率器件的方法，半导体衬底承载着由外延层构成的漂流区。该方法包含：第一步，在半导体衬底上生长一个第一外延层，然后在外延层上方制备一个第一硬掩膜层；第二步，利用第一植入掩膜，打开多个植入窗口，并且利用第二植入掩膜，闭锁一部分植入窗口，以植入交替导电类型的多个掺杂区，在第一外延层中相互邻近；第三步，重复第一步和第二步，利用相同的第一和第二植入掩膜，制备多个外延层，每个外延层都用交替导电类型的掺杂区植入。在另一个实施例中，该制备方法还包含，在外延层顶部进行器件制备工艺，在交替导电类型的掺杂区上方，通过扩散过程，合并交替导电类型的掺杂区，作为外延层中的掺杂立柱。
此外，本发明提出了一种在半导体衬底上制备半导体功率器件的方法，半导体衬底承载着由外延层构成的漂流区。该方法包含：首先，在外延层上方制备一个第一硬掩膜层，然后利用第一植入掩膜打开多个第一组植入窗口，然后用第一导电类型的掺杂离子进行多次植入，以便在外延层中制成第一导电类型的多个掺杂区；第二步，制备一个第二硬掩膜层，填充在第一组植入窗口中，然后平整化第二硬掩膜层，除去第一硬掩膜层，以制备第二组植入窗口，并通过第二导电类型的掺杂离子进行多次植入，在外延层中制备第二导电类型的多个掺杂区；第三步，重复第一步和第二步，利用相同的第一和第二植入掩膜，制备多个外延层，每个外延层都用相反导电类型的掺杂区植入。在另一个实施例中，该制备方法还包含，在外延层顶部进行器件制备工艺，在交替导电类型的掺杂区上方，通过扩散过程，合并交替导电类型的掺杂区，作为外延层中的掺杂立柱。
此外，本发明提出了一种在半导体衬底上制备半导体功率器件的方法，半导体衬底承载着由外延层构成的漂流区。该方法包含：步骤1在掺杂第一导电类型的第一外延层上方制备一个第一硬掩膜层，然后利用第一植入掩膜打开多个第一组植入窗口，然后用第二导电类型的掺杂离子进行植入，以便在第一外延层中制成第二导电类型的多个掺杂区；步骤2除去第一硬掩膜，制备第二导电类型的第二外延层，然后在第二外延层上方制备一个第二硬掩膜层，利用第二植入掩膜，打开多个第二组植入窗口，在第二外延层中植入第一导电类型的掺杂离子，以便制备多个第一导电类型的掺杂区，在垂直方向上，在第一外延层中第二导电类型的两个掺杂区之间；以及步骤3重复步骤1和步骤2，利用相同的第一和第二植入掩膜，制备多个交替导电类型的外延层，植入每个外延层，以制备导电类型与外延层的导电类型下方的掺杂区。在一个较佳实施例中，该方法还包括在顶部外延层上，进行器件制备工艺，在第一和第二导电类型交替的掺杂区上方；并且通过扩散工艺，使交替导电类型的掺杂区合并，作为外延层中的掺杂立柱。
本发明还提出了一种在半导体衬底上的半导体功率器件，半导体衬底承载着一个漂流区，漂流区包括多个交替导电类型的外延层，在垂直方向上交替堆栈，以及多个P和N垂直立柱，在与垂直方向垂直的水平方向上相互交替排布。在一个实施例中，每个外延层都包括多个空间分离的掺杂区，其导电类型与外延层的导电类型相反，其中不同外延层中相同导电类型的掺杂区，相互对准，构成P和N垂直立柱。在另一个实施例中，每个P或N立柱都包括多个均匀掺杂的外延区，以及多个扩散掺杂形态区，相互交替排布。在另一个实施例中，每个扩散区都含有一个凸面的侧壁边界，每个外延区都含有一个凹面的侧壁边界。每个扩散区的最大水平宽度，大致位于扩散区中心，最小宽度位于相同导电类型的外延区的交界处，每个外延区的最小水平宽度都大致位于外延区中心，最大水平宽度位于相同导电类型的扩散区的交界处；在一个较佳实施例中，扩散区的最小水平宽度与相同导电类型的外延区的最大水平宽度大致相同，并且相互交界。
阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑是显而易见的。
附图说明
图1A至1C表示传统方法制备的传统垂直功率器件结构的剖面图。
图2A至2I表示本发明所述的制备工艺的剖面图，该工艺可制备带有对准控制更加精确的掺杂区的超级结，以制备交替导电类型的掺杂立柱，降低超级结器件的总电荷变化。
图3表示利用图2A至2I所示的制备方法制备的位于超级结结构上的器件的剖面图。
图4A至4K表示本发明所述的制备工艺的剖面图，该工艺可制备带有对准控制更加精确的掺杂区的超级结，以制备交替导电类型的掺杂立柱，降低超级结器件的总电荷变化。
图5A-5G表示本发明所述的制备工艺的剖面图，该工艺可制备带有对准控制更加精确的掺杂区的超级结，以制备交替导电类型的掺杂立柱，降低超级结器件的总电荷变化。
具体实施方式
图2A和2K表示制备用于承载半导体功率器件的超级结结构的工艺步骤的一系列剖面图。如图2A所示，制备工艺从在重掺杂硅衬底105（例如N-型衬底）上制备一个未掺杂的外延层110-1开始，然后在外延层110-1（图2B）上方，制备一个硬掩膜层115以及一个光致抗蚀剂覆层117。在图2C中，通过掩膜，形成光致抗蚀剂层117的图案，使硬掩膜层115裸露出来，利用光刻蚀，形成硬掩膜层115的图案，制备多个植入窗口115’（图2D）。图2E-1表示第一种植入方法，仅利用硬掩膜，通过N-型离子植入，例如磷植入，在外延层110-1中制备多个N掺杂区120-1，然后如图2F-1所示，通过P-植入掩膜（p-imp）119，植入P-型离子，制备多个P-掺杂区125-1。P-植入掩膜119可以是在硬掩膜上方沉积光致抗蚀剂，在制备N立柱的地方，闭锁硬掩膜开口，同时在制备P立柱的地方，形成开口。在该区域中，P-型离子反向掺杂N-型离子。在50keV至500keV之间的能量下，以及1e12cm-2至1e14cm-2的恒定剂量下，植入P-型和N-型离子。
图2E-2闭锁第二种制备方法，首先利用N-型植入掩膜118，闭锁部分窗口115’，通过亚磷植入，在未闭锁的窗口115’下方的外延层110-1中形成N-掺杂区120-1，然后除去N-型植入掩膜（n-imp）118，并且利用P-植入掩膜119，如图2F-2所示，通过植入P-型离子，构成多个P-掺杂区125-1。N-植入掩膜118可以是沉积在硬掩膜上方的光致抗蚀剂，在制备P立柱的位置闭锁硬掩膜开口，同时在制备N立柱的位置形成开口。P-植入掩膜119可以是沉积在硬掩膜上方的光致抗蚀剂，在制备N立柱的位置闭锁硬掩膜开口，同时在制备N立柱的位置形成开口。在该方法中，可以调节P型掺杂剂量，与图2E-1和2F-1所示的方法不同，例如在1e12cm-2至1e14cm-2之间。
图2G表示除去硬掩膜115，并生长第二外延层110-2，重复图2B至2G所示工艺，以制备另一列N-掺杂区120-2以及P-掺杂区125-2，如图2H所示。重复如图2A至2H所示工艺六至八次，以制备N-掺杂区120-1至120-6的立柱，以及P-掺杂区125-1至125-6，如图2I所示。
在图3中，进行顶部器件制备工艺，包括长扩散，利用高温，合并P-掺杂区120-1、120-2至120-L（图中没有目前表示出）以及N-掺杂区125-1至125-L，其中L为正整数，作为P-掺杂立柱120以及N-掺杂立柱125。作为一个示例实施例，图3表示一个平面MOSFET器件，具有一个平面栅极130，通过栅极氧化层135，平面栅极130与包围在本体区150中的源极区140绝缘，本体区150形成在P-掺杂立柱120和N-掺杂立柱125上方的外延层中。源极金属层160与本体和源极区相接触，穿过形成在本体区150中的掺杂接触区155，在外延层110的顶面附近，外延层110由多个P-掺杂立柱120和N-掺杂立柱125构成，共同组成一个超级结结构，承载形成在超级结结构顶部的MOSFET器件。漏极金属层101形成在衬底105底部。
参见图4A至4K，表示制备用于承载半导体功率器件的超级结结构的可选工艺步骤的一系列剖面图。如图4A所示，制备工艺从第一硬掩膜层215（例如氧化物）开始，在第一未掺杂的外延层210-1上方，外延层210-1在半导体衬底（图中没有表示出）上。在图4B中，光致抗蚀剂层217形成在硬掩膜层215上方。在图4C中，形成光致抗蚀剂层217的图案，裸露出硬掩膜层215，然后通过光刻蚀工艺，形成硬掩膜层215的图案，制成多个植入窗口215’（图4D）。在图4E中，除去光致抗蚀剂层217，然后利用第一导电类型的掺杂离子通过植入窗口215’，进行多次植入工艺。植入工艺制备多个第一导电类型的掺杂区220-1，例如在半导体衬底210-1中的N-掺杂区220-1。
在图4F中，在第一硬掩膜层215上方沉积第二硬掩膜层225，并且在窗口215’中填充电介质材料，电介质材料与制备第一硬掩膜的材料（例如氮化物）不同，然后利用第一蚀刻剂进行回刻工艺（图4G），除去第一硬掩膜上方的第二硬掩膜材料，使第一掩膜材料裸露出来。在图4H中，利用第二蚀刻剂进行全面刻蚀，除去第一硬掩膜215，第二蚀刻剂与第一蚀刻剂不同，保留第二硬掩膜层225，使另一组植入窗口225’裸露出来。在图4I中，通过植入窗口225’，利用第二导电类型的掺杂离子进行多次植入工艺。植入工艺从第二导电类型的多个掺杂区230-1开始，例如在半导体衬底210-1中的P-掺杂区230-1。
图4J表示除去第二硬掩膜225。重复生长未掺杂外延层210-2以及图4A至4J所示的步骤六至八次，以制备N-掺杂区和P-掺杂区。图4K表示的超级结结构包括六个N-掺杂区220-1至220-6以及六个P-掺杂区230-1至230-6。
继续进行如图3所示的顶端器件制备工艺，包括利用高温进行长扩散，以合并P-掺杂区220-1、220-2至220-L，以及N-掺杂区230-1至230-L，其中L为正整数，表示所制备的N-掺杂和P-掺杂区的行列数。
图5A-5G表示制备超级结结构的另一种可选方法的工艺步骤的剖面图。如图5A所示，制备工艺从半导体衬底410开始，例如n-型衬底。第一导电类型的第一外延层420-1生长在衬底410上方，第一外延层420-1可以为N-型或P-型外延层。图5A表示第一外延层420-1为N-型。硬掩膜层400形成在第一外延层420-1上方，利用多个植入窗口405，通过光刻蚀工艺，形成图案。通过植入窗口405，将第二导电类型的掺杂物植入到第一外延层420-1中，第二导电类型与第一导电类型相反，以便在第一外延层420-1中，形成多个空间分离的掺杂区430-1。离子植入的能量在50keV至500keV之间，剂量在1e12cm-2至1e14cm-2之间。植入掺杂区430-1的较佳深度最好小于第一外延层420-1的厚度的一半，使每个扩散区中心处扩散后，驱动的深度大致为第一外延层420-1厚度的一半。在图5B中，掺杂区430-1为P-型。除去硬掩膜400，然后生长第二外延层420-2，第二外延层420-2可以是第一或第二导电类型。图5C表示第二外延层420-2为P-型。在该结构上方使用带有植入窗口405的硬掩膜400，植入窗口405位于合适的位置处，也就是说，植入窗口位于P-掺杂区430-1之间，如图5D所示。当外延层420-2为N-型时，植入窗口405将位于P-掺杂区430-1的上方。与第二外延层420-2的导电类型相反的掺杂物，通过植入窗口405植入到第二外延层420-2中，以形成多个空间分离的掺杂区430-2。每个掺杂区430-2水平植入的位置最好大致都在两个空间分离的掺杂区430-1之间的中心处，深度小于第二外延层420-2的厚度的一半，以便使扩散后，在每个扩散区430-2中心处的驱动都将大致为第二外延层420-2的厚度的一半。图5E表示掺杂区430-2为N-型，第二外延层420-2为P-型。然后，如图5F所示，除去硬掩膜400。每个外延层的厚度都约为0.5μm至10μm，掺杂浓度在1e14cm-3至1e18cm-3之间。
重复图5C至5F所示的工艺六至八次，生长外延层，并且在每个外延层中，植入导电类型相反的掺杂区，深度小于每个外延层厚度的一半，因此，在每个扩散区中心扩散驱动后，其深度大致为外延层厚度的一半。不同外延层中相同导电类型的掺杂区，相互对准。图5G所示的超级结结构包括交替导电类型的六个堆栈外延层420-1至420-6，带有导电类型相反的掺杂区430-1至430-6，分别位于每个外延层中。如图3所示，继续进行顶部器件制备工艺，包括利用高温进行长扩散，以便通过扩散区的扩散，构成P-立柱和N-立柱，如图5G所示。每个P或N立柱包括多个均匀掺杂的外延区，以及多个导电类型相同的扩散掺杂结构区，相互交替排布。在一个实施例中，每个扩散区都具有一个凸侧壁，其边界是，最大的横向宽度大致位于扩散区中心处，最小宽度位于导电类型相同的外延区交界处。在另一个实施例中，每个外延区都具有一个凹侧壁，其边界是，最小的横向宽度大致位于外延区的中心处（或外延层的中心处），最大的横向宽度位于导电类型相同的扩散区的交界处。每个立柱中的扩散区和外延区最好都相互对准并且相互重叠。在一个实施例中，扩散区的最小横向宽度与相同导电类型的外延区的最大横向宽度大致相同。
这种工艺的好处之一在于，可以利用不同的p/n植入顺序，制备可变的结构，例如pnpn（如图5G所示）或ppnn等。这种可变性为每个层中的电荷不平衡都提供了一种补偿机制；与原有技术相比，当在每个层中重复进行相同的植入时，这种层中的不平衡都会累积。
尽管本发明已经详细说明了现有的较佳实施例，但应理解这些说明不应作为本发明的局限。本领域的技术人员阅读上述详细说明后，各种变化和修正无疑是显而易见的。因此，应当认为所附的权利要求书涵盖了本发明的真实意图和范围内的全部变化和修正。

Claims (11)

1.一种用于在半导体衬底上制备半导体功率器件的方法，半导体衬底承载着由外延层构成的漂流区，其特征在于，该方法包含：
步骤1，在第一外延层上方制备一个第一硬掩膜层，然后利用第一植入掩膜打开多个第一组植入窗口，然后用第一导电类型的掺杂离子进行离子植入，以便在第一外延层中制成第一导电类型的多个掺杂区；
步骤2，制备一个第二硬掩膜层，填充在第一组植入窗口中，然后平整化第二硬掩膜层，除去第一硬掩膜层，以制备第二组植入窗口，并通过第二导电类型的掺杂离子进行离子植入，在第一外延层中制备第二导电类型的多个掺杂区，第一导电类型掺杂区和第二导电类型掺杂区相互交替排布；并且
步骤3，重复步骤1和步骤2，利用相同的第一和第二植入掩膜，制备多个外延层，植入每个外延层，在每个外延层中制备相互靠近的第一和第二导电类型相互交替的掺杂区。
2.如权利要求1所述的方法，其特征在于，该方法还包含：
在交替第一和第二导电类型的掺杂区上方的外延层顶部进行器件制备工艺；并且
通过扩散过程，合并交替导电类型的掺杂区，形成外延层中的掺杂立柱。
3.一种用于在半导体衬底上制备半导体功率器件的方法，半导体衬底承载着由外延层构成的漂流区，其特征在于，该方法包含：
步骤1，在第一外延层上方制备一个第一导电类型的第一硬掩膜层，然后利用第一植入掩膜打开多个第一组植入窗口，然后用第二导电类型的掺杂离子进行植入，在第一外延层中制成第二导电类型的多个掺杂区，第二导电类型与第一导电类型相反；
步骤2，除去第一硬掩膜层，制备第二导电类型的第二外延层，在第二外延层上方，制备一个第二硬掩膜层，利用第二植入掩膜，打开多个第二组植入窗口，并通过第一导电类型的掺杂离子进行植入，在第二外延层中制备第一导电类型的多个掺杂区，每个所述的多个第一导电类型的掺杂区在水平方向上，都位于第一外延层中两个所述的第二导电类型的掺杂区之间；并且
步骤3，重复步骤1和步骤2，利用相同的第一和第二植入掩膜，制备多个交替导电类型的外延层，掺杂区的导电类型与外延层的导电类型相反。
4.如权利要求3所述的方法，其特征在于，该方法还包含：
在交替导电类型的掺杂区上方的外延层顶部进行器件制备工艺并且
通过扩散过程，合并交替导电类型的掺杂区，形成外延层中的掺杂立柱。
5.如权利要求4所述的方法，其特征在于，每个外延层中制备导电类型相反的掺杂区的步骤，在不同的外延层中相互对准植入导电类型相同的掺杂区。
6.如权利要求5所述的方法，其特征在于，每个外延层中制备导电类型相反的掺杂区的步骤，植入掺杂物的深度小于每个外延层厚度的一半。
7.如权利要求6所述的方法，其特征在于，通过扩散工艺，在多个外延层中，制备导电类型交替的掺杂立柱的步骤，还包含将掺杂区的中心驱动到外延层掺杂区植入厚度的一半左右的深度。
8.一种在半导体衬底上的半导体功率器件，半导体衬底承载着漂流区，其特征在于，该器件包含：
多个导电类型交替的外延层，在垂直方向上交替堆栈；以及
多个P和N垂直立柱，在与垂直方向垂直的水平方向上，互相交替排布，其中：每个外延层都包括多个空间分离的掺杂区，其导电类型与外延层的导电类型相反；
不同外延层中导电类型相同的掺杂区互相对准，构成P和N垂直立柱，其中：每个P或N立柱都包括多个均匀掺杂的外延区，以及多个扩散的掺杂结构区，互相交替排布。
9.如权利要求8所述的一种在半导体衬底上的半导体功率器件，半导体衬底承载着漂流区，其特征在于，每个扩散区都含有一个凸面的侧壁边界，最大水平宽度大致位于扩散区中心，最小宽度位于相同导电类型的外延区的交界处。
10.如权利要求9所述的一种在半导体衬底上的半导体功率器件，半导体衬底承载着漂流区，其特征在于，每个外延区都含有一个凹面的侧壁边界，最小水平宽度大致位于外延区中心，最大水平宽度位于相同导电类型的扩散区的交界处。
11.如权利要求10所述的一种在半导体衬底上的半导体功率器件，半导体衬底承载着漂流区，其特征在于，最小水平宽度与相同导电类型的外延区的最大水平宽度大致相同。
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