CN104851801B - 一种源漏轻掺杂方法和装置 - Google Patents
一种源漏轻掺杂方法和装置 Download PDFInfo
- Publication number
- CN104851801B CN104851801B CN201410050545.3A CN201410050545A CN104851801B CN 104851801 B CN104851801 B CN 104851801B CN 201410050545 A CN201410050545 A CN 201410050545A CN 104851801 B CN104851801 B CN 104851801B
- Authority
- CN
- China
- Prior art keywords
- lightly doped
- ion
- drain
- source
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 36
- 150000002500 ions Chemical class 0.000 claims abstract description 35
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims abstract description 24
- -1 phosphonium ion Chemical class 0.000 claims abstract description 24
- 239000000126 substance Substances 0.000 claims abstract description 23
- 238000001259 photo etching Methods 0.000 claims abstract description 18
- 238000001039 wet etching Methods 0.000 claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 10
- 238000001947 vapour-phase growth Methods 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 18
- 238000001459 lithography Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 15
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- 239000000243 solution Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000007630 basic procedure Methods 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 210000004209 hair Anatomy 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种源漏轻掺杂方法和装置,包括:在栅氧化层上制作栅极,在栅极侧壁形成侧墙;进行源漏区的光刻刻蚀和离子注入,所述离子注入包括轻掺杂磷离子和重掺杂砷离子的分别注入;进行驱入,形成轻掺杂漏极。本发明无需在侧墙形成前后分别进行两次光刻和离子注入,而是在侧墙形成后进行一次光刻和两种离子的分别注入,并通过驱入的方式利用离子间扩散能力的不同巧妙地形成轻掺杂漏极。本发明实施例的方法省却了一次光刻过程,极大地降低了制作成本,简化了制作工艺,优化了制作流程。
Description
技术领域
本发明涉及半导体芯片制造工艺技术领域,尤其涉及一种源漏轻掺杂方法和装置。
背景技术
在金属氧化物半导体晶体管(Metal Oxide Semiconductor,MOS)的制造过程中,轻掺杂漏极(Lightly Doped Drain,LDD)的形成,通常情况是利用侧墙(SPACER)前的注入来完成,而后续的源漏极的制作,则需要再进行一次光刻和注入,具体过程如图1~图7所示:图1表示场氧化层的制作过程,其中1为N型衬底,2为场氧化层;图2表示栅氧化层(GATEOXIDE)3的制作;图3表示多晶硅(POLY)4的形成;图4表示轻掺杂漏极的光刻与注入,其中5为光刻胶,在器件表面进行N型离子注入后,在栅氧化层3下面产生N-区;图5表示氧化层的淀积过程,在整个器件表面形成一层氧化层6;图6表示将氧化层6刻蚀形成侧墙7;图7表示在侧墙7形成后再次进行光刻和N型离子的注入,形成N+区。
根据以上描述可以看出,在轻掺杂漏极和后续源漏极的制作过程中,需要进行两次光刻和注入,过程繁琐,制作成本高,工艺复杂。
发明内容
(一)要解决的技术问题
本发明提供一种源漏轻掺杂方法和装置,以解决现有技术的方法中制作成本高,工艺复杂的技术问题。
(二)技术方案
为解决上述技术问题,本发明提供一种源漏轻掺杂方法,包括:
在栅氧化层上制作栅极,在栅极侧壁形成侧墙;
进行源漏区的光刻刻蚀和离子注入,所述离子注入包括轻掺杂磷离子和重掺杂砷离子的分别注入;
进行驱入,形成轻掺杂漏极。
进一步地,所述在在栅氧化层上制作栅极,在栅极侧壁形成侧墙包括:
在栅氧化层上进行栅极多晶硅的生长、光刻和刻蚀,所述多晶硅的生长温度为500~700℃,厚度为0.1~0.8μm;
利用低压化学气相淀积方式在所述多晶硅和所述栅氧化层上进行氧化层淀积;
对淀积的氧化层进行刻蚀,在所述多晶硅的侧壁形成侧墙。
进一步地,
所述砷离子的注入剂量为1.0E15~1.0E16个/cm,能量为50KEV~150KEV。
进一步地,
所述磷离子的注入剂量为1.0E13~5.0E14个/cm,能量为50KEV~150KEV。
进一步地,所述对所述砷离子和磷离子进行驱入包括:
对所述砷离子和磷离子进行20~60分钟的驱入,驱入温度为800~1100℃。
另一方面,本发明还提供一种源漏轻掺杂装置,包括:
生长单元,用于在栅氧化层上生长栅极,并在所述栅氧化层和光刻刻蚀后的栅极上淀积氧化层;
光刻刻蚀单元,用于对所述生长单元生长的栅极进行光刻刻蚀;对所述生长单元淀积的氧化层进行刻蚀,在栅极侧壁形成侧墙;进行源漏区的光刻刻蚀;
离子注入单元,用于在源漏区光刻刻蚀后进行离子注入,所述离子注入包括轻掺杂磷离子和重掺杂砷离子的分别注入;
驱入单元,用于对所述离子注入单元注入的砷离子和磷离子进行驱入,形成轻掺杂漏极。
进一步地,
所述生长单元用于生长多晶硅作为栅极,多晶硅的生长温度为500~700℃,厚度为0.1~0.8μm;
所述生长单元用于淀积氧化层的方法为低压化学气相淀积。
进一步地,
所述离子注入单元用于注入砷离子的剂量为1.0E15~1.0E16个/cm,能量为50KEV~150KEV。
进一步地,
所述离子注入单元用于注入磷离子的剂量为1.0E13~5.0E14个/cm,能量为50KEV~150KEV。
进一步地,
所述驱入单元用于对所述砷离子和磷离子进行20~60分钟的驱入,驱入温度为800~1100℃。
(三)有益效果
可见,在本发明提供的源漏轻掺杂方法和装置中,无需在侧墙形成前后分别进行两次光刻和离子注入,而是在侧墙形成后进行一次光刻和两种离子的分别注入,并通过驱入的方式利用离子间扩散能力的不同巧妙地形成轻掺杂漏极。本发明实施例的方法省却了一次光刻过程,极大地降低了制作成本,简化了制作工艺,优化了制作流程。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍,显而易见地,下面描述中的附图是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1是场氧化层的制作示意图;
图2是栅氧化层的制作示意图;
图3是多晶硅的制作示意图;
图4是轻掺杂漏极的光刻与注入示意图;
图5是氧化层的淀积示意图;
图6是氧化层刻蚀形成侧墙的示意图;
图7是源漏极的光刻及注入示意图;
图8是本发明实施例源漏轻掺杂方法基本流程示意图;
图9是本发明实施例源漏轻掺杂方法一个优选流程示意图;
图10是本发明实施例1的氧化层淀积示意图;
图11是本发明实施例1的氧化层刻蚀形成侧墙示意图;
图12是本发明实施例1的源漏区光刻及两次离子注入示意图;
图13是本发明实施例1的驱入示意图;
图14是本发明实施例源漏轻掺杂装置基本结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
本发明实施例首先提供一种源漏轻掺杂方法,参见图8,包括:
步骤801:在栅氧化层上制作栅极,在栅极侧壁形成侧墙。
步骤802:进行源漏区的光刻刻蚀和离子注入,所述离子注入包括轻掺杂磷离子和重掺杂砷离子的分别注入。
步骤803:进行驱入,形成轻掺杂漏极。
可见,在本发明实施例提供的源漏轻掺杂方法中,无需在侧墙形成前后分别进行两次光刻和离子注入,而是在侧墙形成后进行一次光刻和两种离子的分别注入,并通过驱入的方式利用离子间扩散能力的不同巧妙地形成轻掺杂漏极。本发明实施例的方法省却了一次光刻过程,极大地降低了制作成本,简化了制作工艺,优化了制作流程。
优选地,在栅氧化层上制作栅极,在栅极侧壁形成侧墙可以包括如下步骤:在栅氧化层上进行栅极多晶硅的生长、光刻和刻蚀,多晶硅的生长温度为500~700℃,厚度为0.1~0.8μm;利用低压化学气相淀积方式在所述多晶硅和所述栅氧化层上进行氧化层淀积;对淀积的氧化层进行刻蚀,在所述多晶硅的侧壁形成侧墙。
优选地,注入砷离子的剂量可以为1.0E15~1.0E16个/cm,能量为50KEV~150KEV。
优选地,注入磷离子的剂量为1.0E13~5.0E14个/cm,能量为50KEV~150KEV。
优选地,进行驱入可以包括:对砷离子和磷离子进行20~60分钟的驱入,驱入温度为800~1100℃。由于磷离子比砷离子的扩散速度快,砷离子很难扩散,所以在驱入时,可以使得磷离子区域水平扩散开来,而砷离子区域几乎没有变化,从而得到轻掺杂漏极。
实施例1:
下面以制作一个MOS管的轻掺杂漏极过程为例,来详细说明本发明实施例1的实现过程,参见图9:
步骤901:制作场氧化层和栅氧化层,在栅氧化层上制作多晶硅。
其中场氧化层2的制作示意图如图1所示;栅氧化层3如图2,生长温度为900~1100℃,厚度约为0.01~0.20μm。在栅氧化层3上进行多晶硅4的生长、光刻刻蚀,见图3,其中多晶硅4的生长温度为500~700℃,厚度为0.1~0.8μm。
步骤902:在多晶硅侧壁形成侧墙。
本步骤中,首先在多晶硅4和栅氧化层3上利用低压化学气相淀积方式进行氧化层6的淀积,如图10所示;然后对所淀积的氧化层6进行刻蚀,在多晶硅4侧壁形成侧墙7,见图11。
步骤903:进行源漏区的光刻刻蚀和N+、N-离子的分别注入。
本步骤中,对源漏区进行光刻刻蚀,然后分别对N+、N-离子进行离子注入,参见图12。其中首先注入的N-离子为磷离子,剂量为1.0E13~5.0E14个/cm,能量为50KEV~150KEV;而N+离子为砷离子,剂量1.0E15~1.0E16个/cm,能量为50KEV~150KEV。
步骤904:进行驱入,得到N+区和扩散的N-区。
本步骤中,对N+离子和N-离子进行驱入,驱入温度约为800~1100℃,时间约为20~60min。由于磷离子要比砷离子的扩散速度快,砷离子很难扩散开来,所以在水平方向就会形成扩散的距离差,磷离子水平方向多扩散的部分,就形成了N-区,而N+区则几乎没有变化,参见图13。
至此,则完成了本发明实施例1源漏轻掺杂方法的全过程。
本发明实施例还提供了一种源漏轻掺杂装置,参见图14,包括:
生长单元1401,用于在栅氧化层上生长栅极,并在所述栅氧化层和光刻刻蚀后的栅极上淀积氧化层;
光刻刻蚀单元1402,用于对所述生长单元1401生长的栅极进行光刻刻蚀;对所述生长单元1401淀积的氧化层进行刻蚀,在栅极侧壁形成侧墙;进行源漏区的光刻刻蚀;
离子注入单元1403,用于在源漏区光刻刻蚀后进行离子注入,所述离子注入包括轻掺杂磷离子和重掺杂砷离子的分别注入;
驱入单元1404,用于对所述离子注入单元1403注入的砷离子和磷离子进行驱入,形成轻掺杂漏极。
优选地,生长单元1401用于生长多晶硅作为栅极的生长温度为500~700℃,厚度为0.1~0.8μm;用于淀积氧化层的方法为低压化学气相淀积。
优选地,离子注入单元1403用于注入砷离子的剂量为1.0E15~1.0E16个/cm,能量为50KEV~150KEV。
优选地,离子注入单元1403用于注入磷离子的剂量为1.0E13~5.0E14个/cm,能量为50KEV~150KEV。
优选地,驱入单元1404用于对所述砷离子和磷离子进行20~60分钟的驱入,驱入温度为800~1100℃。
可见,本发明实施例具有如下有益效果:
在本发明实施例提供的源漏轻掺杂方法和装置中,无需在侧墙形成前后分别进行两次光刻和离子注入,而是在侧墙形成后进行一次光刻和两种离子的分别注入,并通过驱入的方式利用离子间扩散能力的不同巧妙地形成轻掺杂漏极。本发明实施例的方法省却了一次光刻过程,极大地降低了制作成本,简化了制作工艺,优化了制作流程。
最后应说明的是:以上实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (4)
1.一种源漏轻掺杂方法,其特征在于,包括:
在栅氧化层上制作栅极,在栅极侧壁形成侧墙;
进行源漏区的光刻刻蚀和离子注入,所述离子注入包括轻掺杂磷离子和重掺杂砷离子的分别注入;
进行驱入,形成轻掺杂漏极;
其中,所述进行驱入包括:
对所述砷离子和磷离子进行20~60分钟的驱入,驱入温度为800~1100℃。
2.根据权利要求1所述的源漏轻掺杂方法,其特征在于,所述在栅氧化层上制作栅极,在栅极侧壁形成侧墙包括:
在栅氧化层上进行栅极多晶硅的生长、光刻和刻蚀,所述多晶硅的生长温度为500~700℃,厚度为0.1~0.8μm;
利用低压化学气相淀积方式在所述多晶硅和所述栅氧化层上进行氧化层淀积;
对淀积的氧化层进行刻蚀,在所述多晶硅的侧壁形成侧墙。
3.根据权利要求1所述的源漏轻掺杂方法,其特征在于:
所述砷离子的注入剂量为1.0E15~1.0E16个/cm,能量为50KEV~150KEV。
4.根据权利要求1所述的源漏轻掺杂方法,其特征在于:
所述磷离子的注入剂量为1.0E13~5.0E14个/cm,能量为50KEV~150KEV。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410050545.3A CN104851801B (zh) | 2014-02-13 | 2014-02-13 | 一种源漏轻掺杂方法和装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201410050545.3A CN104851801B (zh) | 2014-02-13 | 2014-02-13 | 一种源漏轻掺杂方法和装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104851801A CN104851801A (zh) | 2015-08-19 |
CN104851801B true CN104851801B (zh) | 2018-05-01 |
Family
ID=53851354
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410050545.3A Active CN104851801B (zh) | 2014-02-13 | 2014-02-13 | 一种源漏轻掺杂方法和装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104851801B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107104145B (zh) * | 2016-02-19 | 2020-08-07 | 北大方正集团有限公司 | 场效应晶体管的制备方法和场效应晶体管 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2648622B1 (fr) * | 1989-06-14 | 1991-08-30 | Commissariat Energie Atomique | Procede de fabrication d'un circuit integre comportant un transistor a effet de champ a double implantation |
US5627087A (en) * | 1996-03-11 | 1997-05-06 | United Microelectronics Corporation | Process for fabricating metal-oxide semiconductor (MOS) transistors based on lightly doped drain (LDD) structure |
KR100800683B1 (ko) * | 2006-08-31 | 2008-02-01 | 동부일렉트로닉스 주식회사 | 반도체 소자의 형성방법 |
CN101442009A (zh) * | 2007-11-20 | 2009-05-27 | 上海华虹Nec电子有限公司 | Mos器件制备中源漏区的制备方法 |
CN101452853B (zh) * | 2007-12-07 | 2010-09-29 | 中芯国际集成电路制造(上海)有限公司 | Mos晶体管的形成方法 |
-
2014
- 2014-02-13 CN CN201410050545.3A patent/CN104851801B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN104851801A (zh) | 2015-08-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI497710B (zh) | 具有超接面結構的半導體裝置及其製造方法 | |
CN104347422B (zh) | 带静电释放保护电路的沟槽式mos晶体管的制造方法 | |
CN105118807B (zh) | 一种低温多晶硅薄膜晶体管及其制造方法 | |
US9583587B2 (en) | Method for manufacturing injection-enhanced insulated-gate bipolar transistor | |
CN103367157A (zh) | 一种超结mosfet的制备方法 | |
CN104851801B (zh) | 一种源漏轻掺杂方法和装置 | |
CN104979283A (zh) | Ti-igbt的制作方法 | |
CN102403230B (zh) | 一种半导体器件结构的制作方法 | |
CN106847698A (zh) | 半导体器件以及改善半导体器件性能的方法 | |
CN104332499B (zh) | 一种vdmos器件及其终端结构的形成方法 | |
CN104299908B (zh) | Vdmos及其制造方法 | |
CN105304492A (zh) | 一种半导体器件及其制造方法 | |
CN102683189B (zh) | 一种金属栅极及mos晶体管的形成方法 | |
CN103545204B (zh) | Pmos晶体管的制作方法 | |
TW201539549A (zh) | 形成於半導體基板上的整合晶片及其製造方法 | |
CN104851799B (zh) | 一种变掺杂区的形成方法和装置 | |
CN104867829B (zh) | 金属氧化物半导体器件制作方法和金属氧化物半导体器件 | |
CN106158653A (zh) | 平面型vdmos的制作方法 | |
CN105336785B (zh) | 一种耗尽型vdmos器件及其制作方法 | |
CN104851805B (zh) | 一种vdmos制作方法 | |
CN102110614B (zh) | 高k金属栅mos晶体管的制造方法 | |
CN106981421A (zh) | 三极管基区的制作方法 | |
CN106298802B (zh) | 一种ltps阵列基板及制造方法、显示面板 | |
CN109638067A (zh) | 薄膜晶体管的制作方法以及薄膜晶体管 | |
CN104319255B (zh) | 低温度系数多晶硅电阻的制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
EXSB | Decision made by sipo to initiate substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
TR01 | Transfer of patent right |
Effective date of registration: 20220725 Address after: 518116 founder Microelectronics Industrial Park, No. 5, Baolong seventh Road, Baolong Industrial City, Longgang District, Shenzhen, Guangdong Province Patentee after: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. Address before: 100871, fangzheng building, 298 Fu Cheng Road, Beijing, Haidian District Patentee before: PEKING UNIVERSITY FOUNDER GROUP Co.,Ltd. Patentee before: SHENZHEN FOUNDER MICROELECTRONICS Co.,Ltd. |
|
TR01 | Transfer of patent right |