CN102403230B - 一种半导体器件结构的制作方法 - Google Patents
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Abstract
本发明涉及一种半导体器件结构的制作方法，其特征在于包括，提供衬底，在所述衬底上形成牺牲层；在所述牺牲层上形成带有开口图案的光刻胶层，以所述光刻胶层为掩膜对所述牺牲层刻蚀，以在所述牺牲层中形成开口；在所述开口内侧形成侧壁，所述侧壁的高度等于或者低于所述牺牲层的高度；执行离子注入工艺，以在所述衬底中形成沟道；和去除所述侧壁，在所述开口内形成栅极，并在所述沟道两侧形成源极和漏极。根据本发明的方法形成的沟道中的离子浓度呈不均匀分布，大于三分之一沟道宽度的中心区的离子浓度最高，同时沟道边缘区的离子浓度较低。这种离子浓度分布不均匀的沟道既可以有效抑制半导体器件中GIDL电流的产生，又可以改善短沟道效应。
Description
技术领域
本发明涉及半导体制造工艺，特别涉及一种半导体器件结构的制作方法。
背景技术
由于金属氧化物半导体场效应管(Metal Oxide Semiconductor FieldEffect Transistor MOSFET)的栅极与漏极之间有很大的重叠处，如图1所示，图中虚线标识的位置为重叠处，当栅极100加电压之后，漏极101中重叠位置处由于栅极100电压的作用会产生空穴(NMOS为例)，形成的空穴102将穿过耗尽区向衬底103中移动，形成衬底电流，这个电流叫做栅极感应漏极泄漏(Gate-induced drain leakage GIDL)电流。
当半导体工艺进入超深亚微米时代后，由于器件尺寸日益缩小，GIDL电流引发的众多可靠性问题变得愈加严重。例如，GIDL电流能够影响小尺寸的MOSFET的可靠性和功耗等参数，同时GIDL电流对电可擦除只读存储器(Electrically Erasable Programmable Read-Only Memory EEPROM)等存储器件的擦写操作也有重要影响。
为了减小由GIDL电流带来的影响，可以采用减小向沟道中注入离子的浓度的方法，因为沟道中的注入离子的浓度越低，耗尽区的宽度则越宽，这使得穿出耗尽区后流入衬底的空穴将减少，即可使GIDL电流变小。但是如果沟道中注入离子浓度过低将会使短沟道效应非常明显，使得MOSFET的开启电压(Vt)变小，关态泄漏电流会增大。因此，现有的CMOS工艺通常采取对沟道注入较高浓度的离子来降低短沟道效应，但是高浓度的沟道注入浓度将会造成GIDL电流较高，器件不稳定。
因此，需要一种MOSFET的制作方法，既能减小MOSFET中由GIDL电流带来的不稳定性，又能有效地改善短沟道效应。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
一种半导体器件结构的制作方法，其特征在于包括：
提供衬底，在所述衬底上形成牺牲层；
在所述牺牲层上形成带有开口图案的光刻胶层，以所述光刻胶层为掩膜对所述牺牲层刻蚀，以在所述牺牲层中形成开口；
在所述开口内侧形成侧壁，所述侧壁的高度等于或者低于所述牺牲层的高度；
执行离子注入工艺，以在所述衬底中形成沟道；和
去除所述侧壁，在所述开口内形成栅极，并在所述沟道两侧形成源极和漏极。
所述侧壁的高度范围是200～2000埃。
所述侧壁的厚度小于所述开口宽度的三分之一。
所述离子注入工艺采用的离子是选自磷离子或者砷离子中的一种，
所述离子注入工艺采用的离子是选自硼离子、氟化硼离子或者铟离子中的一种。
所述离子注入工艺选用的离子与形成源极和漏极所注入的离子的导电类型相反。
所述牺牲层的材料是二氧化硅，所述侧壁的材料是氮化硅。
所述牺牲层包含二氧化硅层及形成在所述二氧化硅层上的氮化硅层，所述侧壁的材料是二氧化硅。
所述牺牲层的厚度为大于500埃。
通过湿法刻蚀来去除所述侧壁。
本发明采用在衬底上形成侧壁的方法，然后再进行离子注入以在衬底中形成沟道，由于侧壁对注入的离子有阻挡作用，因此沟道中对应侧壁的边缘区的离子浓度较低，而沟道的中心区由于没有阻挡，相对于边缘区离子浓度较高，即可形成离子浓度呈不均匀分布的沟道，进而可以有效地避免增强型MOSFET中的GIDL电流带来的影响，同时抑制了短沟道效应的产生。本发明的方法工艺简单，便于实现，可以广泛应用于半导体器件的制作工艺中。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1是GIDL电流的形成原理示意图；
图2A至图2L是根据本发明的实施例一的方法中的各步骤所涉及的半导体器件结构的截面示意图；
图3A至图3L是根据本发明的实施例二的方法中的各步骤所涉及的半导体器件结构的截面示意图；
图4是本发明的制作半导体器件结构的方法流程示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何解决在减小MOSFET的GIDL电流的同时又能改善短沟道效应的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
如图2A所示，首先，提供衬底200，在衬底200上沉积第一牺牲层201，再在第一牺牲层201上沉积第二牺牲层202，在第二牺牲层202上涂覆带有开口图案203的光刻胶层204，所述开口图案203的大小与后续工艺中制作的栅极大小相适应；所述第一牺牲层201的材料是SiO2，所述第二牺牲层202的材料是Si3N4，第一牺牲层201与第二牺牲层202的高度范围是大于500埃。
如图2B所示，以所述开口图案203为掩膜，刻蚀所述第二牺牲层202和第一牺牲层201，以在第二牺牲层202和第一牺牲层201中形成第一开口205，去除剩余的所述光刻胶层204。
接着，如图2C所示，在第一开口205的底面和内侧以及第二牺牲层202的顶部形成第一侧壁材料层206，所述第一侧壁材料层206的材料为SiO2。
如图2D所示，对所述第一侧壁材料层206进行刻蚀，通过刻蚀去除第二牺牲层202顶部、第一开口205底面的第一侧壁材料层206，然后继续刻蚀第一开口205内侧的第一侧壁材料层206，以使第一侧壁材料层206形成环绕在第一开口205内侧的第一侧壁207，且第一侧壁207的高度小于第一牺牲层201与第二牺牲层202的高度之和，它的高度范围是200～2000埃；第一侧壁207厚度小于第一开口205宽度的三分之一，即由第一侧壁207所限定的第二开口208的宽度大于第一开口205的宽度的三分之一。
如图2E所示，向如图2D所示的器件结构注入离子，以在衬底200中形成沟道209。所述注入的离子可以是选自磷离子或者砷离子中的一种，还可以是选自硼离子、氟化硼离子或者铟离子中的一种。由于第一牺牲层201、第二牺牲层202以及第一侧壁207对注入的离子有阻挡作用，又因为第一侧壁207的高度低于第一牺牲层201与第二牺牲层202的高度之和，因此第一侧壁207对注入离子的阻挡作用弱于第一牺牲层201与第二牺牲层202，使衬底200中对应第一牺牲层201的部分注入的离子无法进入，对应第一侧壁207的部分有少量注入离子可以进入，即对应第二开口208的沟道209的中心区209a的离子浓度最高，且这一部分占整个沟道209宽度的三分之一以上。对应于第一侧壁207的边缘区209b的离子浓度低于中心区209a的离子浓度，且两个边缘区209b的宽度均小于整个沟道209的宽度的三分之一。
在这里需要指出的是，边缘区209b的离子浓度随着第一侧壁207的高度的增加而减小，一般地，当第一侧壁207的高度范围在1000～2000埃时，注入的离子穿透第一侧壁207进入衬底200中的浓度几乎为零，但由于离子的扩散效应使中心区209a的离子会向两侧的边缘区209b扩散，此外在后续的高温热退火工艺中将会进一步加剧这种扩散，所述高温热退火工艺例如在离子注入以形成源极和漏极之后执行，其目的是修复所述衬底200因离子注入带来的缺陷，并激活注入的离子。即使高温的作用使中心区209a的少量离子将向边缘区209b扩散，但是中心区209a的离子浓度仍然可以保持高于边缘区209b的离子浓度。这样就形成了离子浓度分布不均匀的沟道209。
如图2F所示，通过刻蚀去除第一侧壁207以露出第一开口205。所述刻蚀可以采用湿法刻蚀或者干法刻蚀，优选采用湿法刻蚀，刻蚀溶液例如但不限于氢氟酸。然后，在第一开口205的底部形成厚度约为20～50埃的栅氧化物层210，该栅氧化物层210可以通过热氧化工艺形成，即在温度约为800～1100摄氏度下的带有氧气环境中形成二氧化硅。
如图2G所示，利用化学气相沉积(CVD)等方法，在如图2F所示的器件上沉积随后要刻蚀形成栅极的栅极材料层211。栅极材料层211的材料可以是但不限于多晶硅。
如图2H所示，利用化学机械研磨(CMP)的方法，对栅极材料层210进行研磨至露出第二牺牲层202的上表面，形成栅极212。
如图2I所示，通过刻蚀依次去除剩余的第二牺牲层202和第一牺牲层201，以露出栅极212。所述刻蚀可以采用湿法刻蚀或者干法刻蚀。
如图2J所示，在如图2I所示的器件上形成第二侧壁材料层213，第二侧壁材料层213的材料可以是但不限于SiO2。
如图2K所示，刻蚀第二侧壁材料层213以在栅极212两侧形成第二侧壁214，并去除侧壁214以外的第二侧壁材料层213。
如图2L所示，对如图2K所示的器件进行离子注入以在衬底200中沟道209的两侧分别形成源极215和漏极216。所述离子注入选用的离子与沟道209中的离子的导电类型相反。即最终形成具有多晶硅栅的增强型半导体器件。例如，若沟道209中离子导电类型为N型，所注入的离子例如但不限于磷离子或者砷离子中的一种，则源极215和漏极216中离子导电类型为P型，所注入的离子例如但不限于硼离子、氟化硼离子或者铟离子中的一种。若沟道209中离子导电类型为P型，所注入的离子例如但不限于硼离子、氟化硼离子或者铟离子中的一种，则源极215和漏极216中离子导电类型为N型，所注入的离子例如但不限于磷离子或者砷离子中的一种。
上述实施例中，在衬底200上形成两层牺牲层：第一牺牲层201和第二牺牲层202，并且第一牺牲层的材料为SiO2，这是因为SiO2与衬底200之间产生的应力较小，而应力过大将会破坏衬底200。为了使工艺更加简单，便于实现，还可以在衬底200上只形成一层牺牲层。同时为了进一步减小沟道边缘区209b的离子浓度，以减小GIDL电流。下面通过另一实施例对本发明的方法进行进一步地阐述。
实施例二
如图3A所示，首先，提供衬底300，在衬底300上沉积牺牲层301，在牺牲层301上涂覆带有开口图案302的光刻胶层303，所述开口图案302的大小与后续工艺中制作的栅极大小相适应；所述牺牲层301的材料是SiO2，它的高度范围是大于500埃。
如图3B所示，以所述开口图案302为掩膜，刻蚀所述牺牲层301，以在牺牲层301中形成第一开口304，然后去除剩余的所述光刻胶层303。
如图3C所示，接着，在第一开口304的底面和内侧以及牺牲层301的顶部形成第一侧壁材料层305，所述第一侧壁材料层305的材料为Si3N4。所述第一侧壁材料层305的厚度小于第一开口304的宽度的三分之一。
如图3D所示，对所述第一侧壁材料层305进行刻蚀，通过刻蚀去除牺牲层301顶部、第一开口304底面的第一侧壁材料层305，保留第一开口304内侧的第一侧壁材料层305，以在第一开口304内侧形成第一侧壁306，第一侧壁306的高度与牺牲层301的高度相同；且第一侧壁306的厚度小于第一开口304的宽度的三分之一，即由第一侧壁306限定的第二开口307的宽度大于第一开口304的宽度的三分之一。
如图3E所示，对如图3D所示的器件结构进行离子注入，以在衬底300中形成沟道308。由于牺牲层301以及第一侧壁306对离子有阻挡作用，且第一侧壁306与牺牲层301的高度相同，因此注入的离子可以进入衬底300中对应于第二开口307的部分，即对应于第二开口307的中心区308a注入有离子，然而又因为离子的扩散效应将使中心区308a的离子会向边缘区308b扩散，此外在后续的高温热退火工艺中将会进一步加剧这种扩散，因此可形成边缘区308b的离子浓度较低、中心区308a的离子浓度较高的沟道308，且中心区308a的宽度占整个沟道308宽度的三分之一以上。所述注入的离子可以是选自磷离子或者砷离子中的一种，还可以是选自硼离子、氟化硼离子或者铟离子中的一种。
如图3F所示，通过刻蚀去除第一侧壁306以露出第一开口304。所述刻蚀可以采用湿法刻蚀或者干法刻蚀，优选采用湿法刻蚀，刻蚀溶液例如但不限于氢氟酸。然后，在衬底300上第一开口304的底部形成厚度约为20～50埃的栅氧化物层309，该栅氧化物层309可以通过热氧化工艺形成，即在温度约为800～1100摄氏度下的氧蒸气环境中下形成的二氧化硅。
如图3G所示，利用化学气相沉积(CVD)等方法，在如图3F所示的器件上沉积随后要刻蚀形成栅极的栅极材料层310，栅极材料层310的材料可以是但不限于多晶硅。
如图3H所示，然后利用化学机械研磨(CMP)的方法，对栅极材料层310进行研磨至露出牺牲层301的上表面，以形成栅极311。
如图3I所示，通过刻蚀依次去除剩余的牺牲层301，以露出栅极311。所述刻蚀可以采用湿法刻蚀或者干法刻蚀。
如图3J所示，在如图3I所示的器件上形成第二侧壁材料层312，所述第二侧壁材料层312的材料可以是但不限于Si3N4。
如图3K所示，刻蚀第二侧壁材料层312以在栅极311两侧形成侧壁313，并去除侧壁313以外的第二侧壁材料层312。
如图3L所示，对如图3K所示的器件进行离子注入以在沟道309的两侧分别形成源极314和漏极315。所述离子注入选用的离子与沟道308中的离子导电类型相反。即最终形成具有多晶硅栅的增强型半导体器件。例如，若沟道308中离子导电类型为N型，所注入的离子例如但不限于磷离子或者砷离子中的一种，则源极314和漏极315中离子导电类型为P型，所注入的离子例如但不限于硼离子、氟化硼离子或者铟离子中的一种。若沟道308中离子导电类型为P型，所注入的离子例如但不限于硼离子、氟化硼离子或者铟离子中的一种，则源极314和漏极315中离子导电类型为N型，所注入的离子例如但不限于磷离子或者砷离子中的一种。
在以上两个实施例中，由于第一开口内侧第一侧壁的高度不同，且离子浓度随着第一侧壁的高度的增加而减小，因此，实施例二中的沟道边缘区308b的离子浓度比实施例一中的边缘区209b的离子浓度低，因此可以更好地抑制GIDL电流。
可根据对GIDL电流抑制的不同程度的需要，来设定第一侧壁材料层的高度，即：当实际工艺中需要较大程度地抑制GIDL电流时，则可使第一侧壁材料层的高度较高；而当不需要严格抑制GIDL电流时，则使第一侧壁的高度较矮。因此本发明可以灵活控制沟道的边缘区的离子浓度，从而灵活掌握对GIDL电流的控制程度。
下面结合图4对实现本发明实施例的方法步骤进行概括性描述。
步骤401，首先提供衬底，在衬底上形成牺牲层；
步骤402，在牺牲层上形成光刻胶层，通过曝光、显影等工艺，在光刻胶层中形成开口图案，以所述开口图案为掩膜对牺牲层进行刻蚀，以在所述牺牲层中形成开口；
步骤403，在第一开口的内侧形成第一侧壁；所述第一侧壁的高度大于等于200埃，高度范围优选为200～2000埃，所述第一侧壁的厚度小于所述第一开口宽度的三分之一；
步骤404，执行第一次离子注入工艺，以在衬底中形成沟道；
步骤405，去除所述第一侧壁，然后在所述开口内形成栅极，并在所述沟道两侧形成源极和漏极。
由于制作栅极、源极和漏极采用的是本领域的惯用工艺，因此下面仅对步骤405做简单说明，步骤405进一步包括：
步骤405a，通过刻蚀去除所述第一侧壁，以露出所述开口；
步骤405b，在所述开口内形成栅极，所述栅极包括栅氧化物层和形成在栅氧化物层上的栅极材料层；
步骤405c，通过刻蚀去除剩余的牺牲层，并在栅极两侧形成第二侧壁；
步骤405d，执行第二次离子注入工艺，以在沟道两侧分别形成源极、漏极，第二次离子注入所选用的离子导电类型与第一次离子注入的离子导电类型不同。
其中，步骤403中，形成第一侧壁的方法是：在牺牲层的上表面、开口内侧和底面形成第一侧壁材料层，刻蚀去除所述上表面和底面的第一侧壁材料层，保留所述开口内侧的第一侧壁材料层，即形成第一侧壁。
步骤405b中所述形成栅极的方法是：在牺牲层上表面、开口的内侧和栅氧化物层上沉积栅极材料层，通过化学机械研磨对栅极材料层进行研磨至露出牺牲层的上表面。
步骤404和步骤405d中的离子注入所选用的离子导电类型相反。
本发明采用在衬底上形成牺牲层和侧壁层，对形成沟道所注入的离子起到阻挡作用，所形成的沟道中的离子浓度呈不均匀分布，即：大于三分之一沟道宽度的中心区的离子浓度最高，同时沟道边缘区的离子浓度较低。然后利用现有工艺制作栅极和栅极的侧壁，这种离子浓度分布不均匀的沟道既可以有效抑制半导体器件中GIDL电流的产生，又可以改善短沟道效应。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (7)
1.一种半导体器件结构的制作方法，其特征在于包括：
提供衬底，在所述衬底上形成牺牲层，所述牺牲层包含二氧化硅层及形成在所述二氧化硅层上的氮化硅层；
在所述牺牲层上形成带有开口图案的光刻胶层，以所述光刻胶层为掩膜对所述牺牲层刻蚀，以在所述牺牲层中形成开口；
在所述开口内侧形成侧壁，所述侧壁的材料是二氧化硅，所述侧壁的高度低于所述牺牲层的高度，所述侧壁的厚度小于所述开口宽度的三分之一；
执行离子注入工艺，以在所述衬底中形成沟道；和
去除所述侧壁，在所述开口内形成栅极，并在所述沟道两侧形成源极和漏极。
2.如权利要求1所述的制作方法，其特征在于：所述侧壁的高度范围是200～2000埃。
3.如权利要求1所述的制作方法，其特征在于：所述离子注入工艺采用的离子是选自磷离子和砷离子中的一种。
4.如权利要求1所述的制作方法，其特征在于：所述离子注入工艺采用的离子是选自硼离子、氟化硼离子和铟离子中的一种。
5.如权利要求1所述的制作方法，其特征在于：所述离子注入工艺选用的离子与形成源极和漏极所注入的离子的导电类型相反。
6.如权利要求1所述的制作方法，其特征在于：所述牺牲层的厚度大于500埃。
7.如权利要求1所述的制作方法，其特征在于：通过湿法刻蚀来去除所述侧壁。
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|---|---|---|---|---|
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| EP3358626B1 (en) * | 2017-02-02 | 2022-07-20 | Nxp B.V. | Method of making a semiconductor switch device |
| CN108538835B (zh) * | 2018-05-16 | 2024-02-06 | 长鑫存储技术有限公司 | 电容器阵列结构及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1333568A (zh) * | 2000-07-11 | 2002-01-30 | 株式会社东芝 | 半导体器件及其制造方法 |
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1333568A (zh) * | 2000-07-11 | 2002-01-30 | 株式会社东芝 | 半导体器件及其制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20130107 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20130107 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
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| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |