CN105529250B - 高能离子注入方法及半导体结构 - Google Patents
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Abstract
本发明提供一种高能离子注入方法及半导体结构，其中高能离子注入方法，包括：提供半导体衬底，所述半导体衬底包括第一类型有源区和第二类型有源区；形成覆盖所述半导体衬底表面的屏蔽介质层；在所述屏蔽介质层表面形成图形化的掩模层，所述掩模层覆盖第二类型有源区；形成位于掩模层边缘侧壁上的牺牲侧墙；通过高能离子注入，在第一类型有源区中形成深阱区。牺牲侧墙提高了掩模层边缘部分抵抗高能离子注入轰击的能力，屏蔽注入离子使其不进入第二类型有源区，进而避免了阱区范围扩大造成器件失效。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种高能离子注入方法及半导体结构。
背景技术
随着集成电路制造技术的快速发展和信息市场需求的提高，引发了以微细加工为主要特征的多种工艺集成技术和面向应用的系统级芯片(SoC)的发展。系统级芯片是信息系统核心的芯片集成，它将系统关键部件集成在一块芯片上，例如将微处理器、模拟IP核、数字IP核和存储器(或片外存储控制接口)集成在单一芯片上，通常是面向特定用途的标准产品。系统级芯片作为一种高度集成化、固件化的半导体集成技术，随着集成电路特征尺寸的不断减小，其集成规模越来越大，性能越来越强，设计和制造的复杂程度也大大提高。除了需要关注面积、延迟、功耗等基础问题，成品率、可靠性、电磁干扰噪声、成本、易用性等也是需要综合考虑的因素。
功能高度集成化为系统级芯片的制造带来了不小的挑战，其中就包括了射频放大器件和混合基带电路的系统集成工艺。该类集成对环境噪声非常敏感，因此需要更强的晶体管隔离能力，在目前的技术中多采用在p型衬底中形成深n阱来实现这一能力，所述深n阱的深度一般超过2微米，而一般的p阱及n阱深度都在1微米以内。在深n阱区中形成的p阱能与p型衬底有效隔离，大大减小衬底或其它功能器件带来的噪声影响。深n阱的形成需要利用高能量离子注入工艺，该工艺下的注入离子比普通的离子注入速度更快、能量更高，容易产生深n阱面积范围超出设计范围的现象，造成了器件失效。
发明内容
本发明解决的问题是，通过在掩模层边缘侧壁形成牺牲侧墙，提高掩模层边缘部分抵抗高能离子注入轰击的能力，减小掩模层边缘部分的损耗和变形速度，降低掩模层边缘部分损耗和变形带来的掩模层边缘部分变薄现象，从而屏蔽注入离子使其不进入非预定注入的有源区，进而保证器件的正常运行。
为解决上述问题，本发明提供了一种高能离子注入方法，包括：提供半导体衬底，所述半导体衬底包括第一类型有源区和第二类型有源区；形成覆盖所述半导体衬底表面的屏蔽介质层；在所述屏蔽介质层表面形成图形化的掩模层，所述掩模层覆盖第二类型有源区；形成位于掩模层边缘侧壁上的牺牲侧墙；通过高能离子注入，在第一类型有源区中形成深阱区。
可选的，形成所述牺牲侧墙的步骤包括，形成牺牲层，所述牺牲层覆盖掩膜层顶面、侧面以及未被掩模层覆盖的屏蔽介质层表面；反向干法刻蚀所述牺牲层，形成位于掩模层边缘侧壁上的牺牲侧墙。
可选的，所述牺牲层的材料为氧化硅、无定形碳或者多晶硅，牺牲层的厚度为
可选的，形成所述无定形碳牺牲层的工艺，采用等离子体增强化学气相沉积，使用的气体为C3H6、C2H4或者C2H2，气体流量为50sccm～2000sccm，压力为1Torr～100Torr，反应温度为200℃～300℃。
可选的，所述牺牲侧墙的宽度为
可选的，形成所述牺牲侧墙的反向干法刻蚀，刻蚀气体包含CHF3、CH2F2、CH3F、NF3、Cl2、SO2、O2、N2、Ar和He中一种或几种，刻蚀气体的流量为50sccm～500sccm，偏压为50V～300V，功率为100W～400W，温度为30℃～60℃。
可选的，所述半导体衬底中还形成有浅沟槽隔离结构，所述浅沟槽隔离结构位于第一有源区和第二有源区交界位置，适于隔离第一类型有源区和第二类型有源区。
可选的，所述深阱区的类型为深n阱区，深度范围是3微米～5微米。
可选的，形成所述深阱区的高能离子注入，注入方向垂直于半导体衬底表面，注入离子种类为磷或者砷，注入离子浓度为1×1011atom/cm3～1×1014atom/cm3，注入能量为0.8MeV～5MeV。
可选的，所述半导体衬底为硅衬底或者锗衬底，衬底的掺杂类型为p型。
可选的，所述掩模层的厚度为
掩模层为单层结构或者多层结构，所述单层结构的掩模层为光刻胶掩模层，所述多层结构的掩模层包括覆盖屏蔽介质层的底部抗反射层、位于底部抗反射层上的光刻胶层以及位于光刻胶层上的顶部抗反射层。
可选的，所述高能离子注入之后，还包括了牺牲侧墙的去除，掩模层的去除以及高温退火。
可选的，所述掩模层的去除工艺为灰化，所述灰化采用的气体为N2、O2的混合气体，混合气体的流量为500标况毫升每分～3000标况毫升每分，功率为1000W～5000W，温度为100℃～400℃。
可选的，所述高温退火的工艺为激光退火、尖峰退火或者快速热退火。
本发明还提供了一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一类型有源区和第二类型有源区；位于所述半导体衬底表面的屏蔽介质层；位于所述屏蔽介质层表面的掩模层，所述掩模层覆盖第二类型有源区；位于所述掩模层边缘侧壁上的牺牲侧墙。
可选的，所述牺牲侧墙位于屏蔽介质层表面且位于浅沟槽隔离结构上方、不超过浅沟槽隔离结构边缘。
可选的，所述牺牲侧墙的材料为氧化硅、无定形碳或者多晶硅，牺牲侧墙的宽度为
可选的，所述半导体衬底中还形成有浅沟槽隔离结构，所述浅沟槽隔离结构位于第一有源区和第二有源区交界位置，适于隔离第一类型有源区和第二类型有源区。
可选的，所述半导体衬底为硅衬底或者锗衬底，衬底的掺杂类型为p型。
可选的，所述掩模层的厚度为
掩模层为单层结构或者多层结构，所述单层结构的掩模层为光刻胶掩模层，所述多层结构的掩模层包括覆盖屏蔽介质层的底部抗反射层、位于底部抗反射层上的光刻胶层以及位于光刻胶层上的顶部抗反射层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种高能离子注入方法的实施例，通过在掩模层边缘侧壁形成牺牲侧墙，提高掩模层边缘部分抵抗高能离子注入轰击的能力，减小掩模层边缘部分的损耗和变形速度，降低掩模层边缘部分损耗和变形带来的掩模层边缘部分变薄现象，从而屏蔽注入离子使其不进入非预定注入的有源区，进而保证器件的正常运行。
进一步地，形成所述牺牲侧墙的工艺对屏蔽介质层有着较高的选择比，不会损伤屏蔽介质层以及屏蔽介质层下方的第一类型有源区。去除牺牲侧墙的工艺采用灰化或者高选择比的湿法刻蚀，也不会损伤屏蔽介质层以及屏蔽介质层下方的第一类型有源区。
附图说明
图1至图4为本发明一实施例的高能离子注入方法过程的剖面结构示意图；
图5至图10为本发明另一实施例的高能离子注入方法过程的剖面结构示意图；
图11为本发明一实施例的半导体结构的剖面结构示意图。
具体实施方式
由背景技术可知，在现有技术中，深n阱的形成需要利用高能量离子注入工艺，该工艺下的注入离子比普通的离子注入速度更快、能量更高，容易产生深n阱面积范围超出设计范围的现象，造成了器件失效。
所述高能离子注入和普通的离子注入相比，最大的区别在于注入离子的能量，高能离子注入的注入能量在MeV级别，而普通的离子注入能量在keV级别。高能离子注入中的离子拥有更高的速度和更大的能量，能够进入注入对象之内较深的位置，最终形成的注入区也更深。
为了进一步说明，本发明提供了一个高能离子注入方法的实施例。
参考图1，提供半导体衬底10，所述半导体衬底10中形成有浅沟槽隔离结构11，相邻的浅沟槽隔离结构11之间的区域为有源区，所述有源区包括第一类型有源区12和第二类型有源区13；所述半导体衬底10为硅衬底或者锗衬底，衬底的掺杂类型是P型衬底。
所述第一类型有源区12的区域后续会形成深阱，相对应地，所述第二类型有源区13后续不需要形成深阱。
参考图2，形成覆盖所述半导体衬底10表面的屏蔽介质层14；
所述屏蔽介质层14为氧化硅或者氮化硅，厚度为
屏蔽介质层14的作用是保护半导体衬底10表面不受后续离子注入轰击损伤，避免形成无定形态的衬底材料。
参考图3，在屏蔽介质层14表面形成图形化的掩模层15，所述掩模层15覆盖第二类型有源区13；
所述掩模层15的作用是在后续高能离子注入时，屏蔽第二类型有源区13，使其不被高能离子注入。
参考图4，通过高能离子注入，在第一类型有源区12中形成深阱区16。
所述深阱区16为深n阱区。
作为一个实施例，所述高能离子注入之后还包括了掩模层15的去除以及高温退火。
对上述实施例进行研究发现，在高能离子注入之后，请参考图4，深阱区16不仅形成在了第一类型有源区12中，还有一部分进入了第二类型有源区13中，而所述第二类型有源区13是不需要形成深阱区16的。这一现象使得深阱区16超出了芯片设计范围，会造成第一类型有源区12和第二类型有源区13上的器件失效。通过对制造工艺流程的进一步研究，发现造成这个现象的原因是：掩模层15被高能量的离子轰击的过程中，其边缘部分的顶面和侧面暴露在外，受到高能离子的轰击最严重，并且受离子轰击而溅射剥离的掩模层15材料无法在该区域堆积(所述溅射剥离的掩模层15材料一般为有机物团聚)，因此掩模层15边缘区域损耗最快，从而形成一个小斜坡。该小斜坡在高能离子轰击下又会加速掩模层15边缘部分的损耗，造成了掩模层15边缘部分严重损耗甚至变形，最终掩模层15边缘部分的厚度不足以屏蔽高能离子注入，导致一部分离子注入第二类型有源区13中。进一步地，掩模层15厚度越薄的地方，注入第二类型有源区13的离子数量就越多，在高温退火之后，就形成了如图4所示形状的深阱区16。
为解决上述问题，本发明提供了一种高能离子注入方法的实施例，通过在掩模层侧壁形成牺牲侧墙，提高掩模层边缘部分抵抗高能离子注入轰击的能力，减小掩模层边缘部分的损耗和变形速度，降低掩模层边缘部分损耗和变形带来的掩模层边缘部分变薄现象，从而屏蔽注入离子使其不进入第二类型有源区，进而保证器件的正常运行。
为使本方法的上述目的、特征和优点能够更为明显易懂，下面结合附图对本方法的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
参考图5，提供半导体衬底100，所述半导体衬底100包括第一类型有源区102和第二类型有源区103。
需要说明的是，所述半导体衬底100中还可以形成有浅沟槽隔离结构，所述浅沟槽隔离结构可以在形成深阱区之前形成，也可以在形成深阱区之后形成。在本实施例中，以半导体衬底100中已形成有浅沟槽隔离结构101的情况为例，作示范性说明，请参考图5。所述浅沟槽隔离结构101位于第一有源区102和第二有源区103交界位置，适于隔离第一类型有源区102和第二类型有源区103。
所述半导体衬底100为硅衬底或者锗衬底，衬底的掺杂类型为p型。所述第一类型有源区102处后续会形成深阱区，作为一个实施例，所述深阱区为深n阱。所述深n阱的作用是将深n阱上形成的p阱与p衬底隔离，减少p衬底对p阱上形成的器件带来的噪声。
参考图6，形成覆盖所述半导体衬底100表面的屏蔽介质层104。
所述屏蔽介质层104为氧化硅或者氮化硅，厚度为
形成所述屏蔽介质层104的工艺为次常压化学气相沉积、物理气相沉积或者原子层沉积。作为一个实施例，形成氧化硅的屏蔽介质层104采用次常压化学气相沉积工艺，以四乙基正硅酸盐(Tetraethylorthosilicate，TEOS)为反应物在所述半导体衬底100表面形成氧化硅层。
所述屏蔽介质层104的作用是，保护半导体衬底100上的第一类型有源区102和第二类型有源区103，避免其受到后续离子注入工艺的直接轰击而产生损伤，避免形成无定形态的衬底材料；同时，所述屏蔽介质层104在后续的掩模层去除工艺中，也可以保护半导体衬底100上的第一类型有源区102和第二类型有源区103不受损伤。
参考图7，在所述屏蔽介质层104表面形成图形化的掩模层105，所述掩模层105覆盖第二类型有源区103。
所述掩模层105的厚度为
选用所述厚度的掩模层105是为了更好的屏蔽后续高能离子注入，避免该高能离子进入第二类型有源区103。
所述掩模层105可以为单层结构或者多层结构，所述单层结构的掩模层105为光刻胶掩模层，所述多层结构的掩模层105可以包括覆盖屏蔽介质层104的底部抗反射层、位于底部抗反射层上的光刻胶层以及位于光刻胶层上的顶部抗反射层。在本实施例中，以掩模层105为光刻胶掩模层的情况为例，做示范性说明。
所述掩模层105的边缘位于浅沟槽隔离结构101表面，需要说明的是，由于掩模层105的作用是屏蔽离子注入而并非定义图形，只要能够覆盖第二类型有源区103、且在后续的离子注入中保护第二类型有源区103不被离子注入即可。作为一个实施例，掩模层105的边缘可以与浅沟槽隔离结构101的中心线对齐。在本实施例中，掩模层105的边缘与浅沟槽隔离结构101的中心线不对齐，所述掩模层105的边缘与浅沟槽隔离结构101中心线间隔距离为d，且掩模层105的边缘向第二类型有源区103方向偏移，所述间隔距离d的范围是
间隔距离d的作用是，为了避免后续在掩模层105边缘侧墙形成的牺牲侧墙覆盖住部分第一类型有源区102。
参考图8和图9，形成位于掩模层105边缘侧壁上的牺牲侧墙107。
形成所述牺牲侧墙107的步骤包括，形成牺牲层106，所述牺牲层106覆盖掩膜层105顶面、侧面以及未被掩模层106覆盖的屏蔽介质层104表面，参考图8；反向干法刻蚀所述牺牲层，形成位于掩模层105边缘侧壁上的牺牲侧墙107，参考图9。
接下来请参考图8，所述牺牲层106的厚度为
牺牲层106为氧化硅、无定形碳或者多晶硅。作为一个实施例，当屏蔽介质层104为氧化硅时，所述牺牲层106为无定形碳或者多晶硅；当屏蔽介质层104为氮化硅时，所述牺牲层106为氧化硅或者无定形碳。在本实施例中，以牺牲层106为无定形碳的情况为例，做示范性说明。
形成无定形碳的牺牲层106的工艺，作为一个实施例，采用等离子体增强化学气相沉积，使用的气体为C3H6、C2H4或者C2H2，气体流量为50sccm～2000sccm，压力为1Torr～100Torr，反应温度为200℃～300℃。
所述牺牲层106的作用是为了后续形成位于掩模层105边缘侧壁上的牺牲侧墙，从而提高掩模层105边缘部分抵抗后续高能离子注入轰击的能力。
接下来请参考图9，所述牺牲侧墙107的宽度为
作为一个实施例，形成牺牲侧墙107的反向干法刻蚀，刻蚀气体包含CHF3、CH2F2、CH3F、NF3、Cl2、SO2、O2、N2、Ar和He中一种或几种，刻蚀气体的流量为50sccm～500sccm，偏压为50V～300V，功率为100W～400W，温度为30℃～60℃。在所述干法刻蚀工艺下，无定形碳牺牲层对氧化硅屏蔽介质层104的刻蚀选择比大于15，不会对屏蔽介质层104和第一类型有源区102造成损伤。
所述牺牲侧墙107位于浅沟槽隔离结构101上方且不超过浅沟槽隔离结构101边缘，这样的作用是为了更好的屏蔽后续高能离子注入第二有源区103，同时避免牺牲侧墙107覆盖部分第一有源区102，避免本应该被离子注入的区域被覆盖。选用
作为牺牲侧墙107的宽度是为了扩大工艺窗口：宽度太薄则对掩模层105边缘部分起不到明显的保护作用；而由于掩模层105的位置存在正常的波动，如果牺牲侧墙107太厚则容易在掩模层105位置偏移的情况下覆盖部分第一有源区102。
所述牺牲侧墙107的作用是，提高掩模层105边缘部分抵抗后续高能离子注入轰击的能力，降低掩模层105边缘部分损耗和变形带来的掩模层105边缘部分变薄现象，使掩模层105能够屏蔽第二类型有源区103不受到高能离子的注入。
参考图10，通过高能离子注入，在第一类型有源区102中形成深阱区108。
作为一个实施例，所述深阱区108的类型为深n阱区，深n阱区的深度范围3微米～5微米。
形成所述深阱区108的高能离子注入，注入方向垂直于半导体衬底100表面，注入离子种类为磷或者砷，注入离子浓度为1×1011atom/cm3～1×1014atom/cm3，注入能量为0.8MeV～5MeV。
牺牲侧墙107能够提高掩模层105边缘部分抵抗高能离子注入轰击的能力。所述牺牲侧墙107形成于掩模层105边缘侧壁，且比光刻胶的掩模层105结构致密，相当于为掩模层105边缘提供了一个坚硬的保护壳。在离子注入的过程中，所述牺牲侧墙107承受了大量的高能离子注入，大大减轻了掩模层105边缘部分顶角的损耗，延缓了顶角区域小斜坡的出现；而当所述小斜坡出现后，将会与牺牲侧墙107形成一个凹坑109，所述凹坑109容易堆积受离子轰击而从掩模层105上溅射出来的有机物团聚，减少了掩模层105顶角部分受离子轰击的损耗，减缓了掩模层105顶角部分变薄的速度，使得在高能离子注入的整个过程中，得以保留足够厚度的掩模层105，从而屏蔽注入离子使其不进入第二类型有源区103。
所述高能离子注入之后，还包括了牺牲侧墙107、掩模层105的去除以及高温退火。
当所述牺牲侧墙107为无定形碳时，作为一个实施例，无定型碳的牺牲侧墙107可以和光刻胶的掩模层105同时去除，去除工艺为灰化，采用的气体为N2、O2的混合气体，混合气体的流量为500标况毫升每分～3000标况毫升每分，功率为1000W～5000W，温度为100℃～400℃。
当所述牺牲侧墙107为氧化硅时，作为一个实施例，去除所述氧化硅牺牲侧墙的工艺为湿法刻蚀，采用氢氟酸的水溶液，氢氟酸的质量百分比浓度为0.05％～0.5％，溶液温度为20℃～40℃。
当所述牺牲侧墙107为多晶硅时，作为一个实施例，去除所述多晶硅牺牲侧墙的工艺为湿法刻蚀，采用四甲基氢氧化铵溶液(TMAH)，四甲基氢氧化铵的质量百分比浓度范围为1％～10％，温度为10℃～50℃。
去除所述掩模层105的工艺为灰化，作为一个实施例，所述灰化采用的气体为N2、O2的混合气体，混合气体的流量为500标况毫升每分～3000标况毫升每分，功率为1000W～5000W，温度为100℃～400℃。
所述高温退火的工艺可以为激光退火、尖峰退火或者快速热退火，作为一个实施例，所述激光退火的温度为800℃～1200℃。
基于图5至图10所示的高能离子注入方法，本发明实施例还提供了一种半导体结构，请参考图11，包括：
半导体衬底100，所述半导体衬底100包括第一类型有源区102和第二类型有源区103。
需要说明的是，所述半导体衬底100中还可以形成有浅沟槽隔离结构，所述浅沟槽隔离结构可以在后续形成深阱区之前形成，也可以在后续形成深阱区之后形成。在本实施例中，以半导体衬底100中已形成有浅沟槽隔离结构101的情况为例，作示范性说明，请参考图11。所述浅沟槽隔离结构101位于第一有源区102和第二有源区103交界位置，适于隔离第一类型有源区102和第二类型有源区103。
所述半导体衬底101为硅衬底或者锗衬底，衬底的掺杂类型为p型。第一类型有源区102处后续会形成深阱区，作为一个实施例，所述深阱区为深n阱。所述深n阱的作用是将深n阱上形成的p阱与p衬底隔离，减少p衬底对p阱上形成的器件带来的噪声。
位于所述半导体衬底100表面的屏蔽介质层104。
所述屏蔽介质层104为氧化硅或者氮化硅，厚度为
作用是保护半导体衬底100上的第一类型有源区102和第二类型有源区103，避免其受到后续离子注入工艺的直接轰击而产生损伤，避免形成无定形态的衬底材料；同时，所述屏蔽介质层104在后续的掩模层去除工艺中，也可以保护半导体衬底100上的第一类型有源区102和第二类型有源区103不受损伤。
位于所述屏蔽介质层104表面的掩模层105，所述掩模层105覆盖第二类型有源区103；
所述掩模层105的厚度为
掩模层105可以为单层结构或者多层结构，所述单层结构的掩模层105为光刻胶掩模层，所述多层结构的掩模层105可以包括覆盖屏蔽介质层104的底部抗反射层、位于底部抗反射层上的光刻胶层以及位于光刻胶层上的顶部抗反射层。
位于所述掩模层105边缘侧壁上的牺牲侧墙107。
所述牺牲侧墙107的材料为氧化硅、无定形碳或者多晶硅，牺牲侧墙的宽度为
所述牺牲侧墙107位于浅沟槽隔离结构101上方且不超过浅沟槽隔离结构101边缘，这样的作用是为了更好的屏蔽后续高能离子注入第二有源区103，同时避免牺牲侧墙107覆盖部分第一有源区102，避免本应该被离子注入的区域被覆盖。选用
作为牺牲侧墙107的宽度是为了扩大工艺窗口：宽度太薄则对掩模层105边缘部分起不到明显的保护作用；而由于掩模层105的位置存在正常的波动，如果牺牲侧墙107太厚则容易在掩模层105位置偏移的情况下覆盖部分第一有源区102。
牺牲侧墙107的作用是，提高掩模层105边缘部分抵抗后续高能离子注入轰击的能力，降低掩模层105边缘部分损耗和变形带来的掩模层105边缘部分变薄现象，使掩模层105能够屏蔽第二类型有源区103不受到高能离子的注入。
综上，本发明实施例提供的高能离子注入方法，通过在掩模层边缘侧壁形成牺牲侧墙，提高掩模层边缘部分抵抗高能离子注入轰击的能力，减小掩模层边缘部分的损耗和变形速度，降低掩模层边缘部分损耗和变形带来的掩模层边缘部分变薄现象，从而屏蔽注入离子使其不进入非预定注入的有源区，进而保证器件的正常运行。进一步地，形成所述牺牲侧墙的工艺对屏蔽介质层有着较高的选择比，不会损伤屏蔽介质层以及屏蔽介质层下方的第一类型有源区。去除牺牲侧墙的工艺采用灰化或者高选择比的湿法刻蚀，也不会损伤屏蔽介质层以及屏蔽介质层下方的第一类型有源区。
本发明提供的半导体结构，通过掩模层边缘侧壁上的牺牲侧墙，提高掩模层边缘部分抵抗高能离子注入轰击的能力，减小掩模层边缘部分的损耗和变形速度，降低掩模层边缘部分损耗和变形带来的掩模层边缘部分变薄现象，从而屏蔽注入离子使其不进入非预定注入的有源区，进而保证器件的正常运行。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (12)
1.一种高能离子注入方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一类型有源区和第二类型有源区；
形成覆盖所述半导体衬底表面的屏蔽介质层；
在所述屏蔽介质层表面形成图形化的掩模层，所述掩模层覆盖第二类型有源区；
形成位于掩模层边缘侧壁上的牺牲侧墙；
通过高能离子注入，在第一类型有源区中形成深阱区；
所述半导体衬底中还形成有浅沟槽隔离结构，所述浅沟槽隔离结构位于第一有源区和第二有源区交界位置，适于隔离第一类型有源区和第二类型有源区；
所述高能离子注入之后，还包括了牺牲侧墙的去除，掩模层的去除以及高温退火。
2.如权利要求1所述的高能离子注入方法，其特征在于，形成所述牺牲侧墙的步骤包括：形成牺牲层，所述牺牲层覆盖掩膜层顶面、侧面以及未被掩模层覆盖的屏蔽介质层表面；反向干法刻蚀所述牺牲层，形成位于掩模层边缘侧壁上的牺牲侧墙。
3.如权利要求2所述的高能离子注入方法，其特征在于，所述牺牲层的材料为氧化硅、无定形碳或者多晶硅，牺牲层的厚度为
4.如权利要求3所述的高能离子注入方法，其特征在于，形成所述无定形碳牺牲层的工艺，采用等离子体增强化学气相沉积，使用的气体为C3H6、C2H4或者C2H2，气体流量为50sccm～2000sccm，压力为1Torr～100Torr，反应温度为200℃～300℃。
5.如权利要求2所述的高能离子注入方法，其特征在于，所述牺牲侧墙的宽度为
6.如权利要求2所述的高能离子注入方法，其特征在于，形成所述牺牲侧墙的反向干法刻蚀，刻蚀气体包含CHF3、CH2F2、CH3F、NF3、Cl2、SO2、O2、N2、Ar和He中一种或几种，刻蚀气体的流量为50sccm～500sccm，偏压为50V～300V，功率为100W～400W，温度为30℃～60℃。
7.如权利要求1所述的高能离子注入方法，其特征在于，所述深阱区的类型为深n阱区，深度范围是3微米～5微米。
8.如权利要求7所述的高能离子注入方法，其特征在于，形成所述深阱区的高能离子注入，注入方向垂直于半导体衬底表面，注入离子种类为磷或者砷，注入离子浓度为1×1011atom/cm3～1×1014atom/cm3，注入能量为0.8MeV～5MeV。
9.如权利要求1所述的高能离子注入方法，其特征在于，所述半导体衬底为硅衬底或者锗衬底，衬底的掺杂类型为p型。
10.如权利要求1所述的高能离子注入方法，其特征在于，所述掩模层的厚度为
掩模层为单层结构或者多层结构，所述单层结构的掩模层为光刻胶掩模层，所述多层结构的掩模层包括覆盖屏蔽介质层的底部抗反射层、位于底部抗反射层上的光刻胶层以及位于光刻胶层上的顶部抗反射层。
11.如权利要求1所述的高能离子注入方法，其特征在于，所述掩模层的去除工艺为灰化，所述灰化采用的气体为N2、O2的混合气体，混合气体的流量为500标况毫升每分～3000标况毫升每分，功率为1000W～5000W，温度为100℃～400℃。
12.如权利要求1所述的高能离子注入方法，其特征在于，所述高温退火的工艺为激光退火、尖峰退火或者快速热退火。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410522615.0A CN105529250B (zh) | 2014-09-30 | 2014-09-30 | 高能离子注入方法及半导体结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410522615.0A CN105529250B (zh) | 2014-09-30 | 2014-09-30 | 高能离子注入方法及半导体结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105529250A CN105529250A (zh) | 2016-04-27 |
| CN105529250B true CN105529250B (zh) | 2020-10-09 |
Family
ID=55771398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410522615.0A Active CN105529250B (zh) | 2014-09-30 | 2014-09-30 | 高能离子注入方法及半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN105529250B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110868190B (zh) * | 2019-10-11 | 2024-04-16 | 中国电子科技集团公司第十三研究所 | 声学谐振器封装结构及其制备方法 |
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| CN103928383B (zh) * | 2013-01-10 | 2017-05-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法和半导体结构 |
-
2014
- 2014-09-30 CN CN201410522615.0A patent/CN105529250B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN105529250A (zh) | 2016-04-27 |
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|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
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