CN1937208A - 元件隔离结构的制造方法 - Google Patents
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Abstract
一种元件隔离结构的制造方法。首先提供可区分为存储单元区与外围电路区的基底。然后，于存储单元区上形成第一堆栈层，并于基底上形成第二堆栈层。接着，图案化第二堆栈层，以第二堆栈层为掩模移除存储单元区的部分第一堆栈层与部分基底，以于存储单元区的基底中形成多个第一沟槽。同时移除周边电路区的部分基底，以于周边电路区的基底中形成多个第二沟槽。此第二沟槽的深度大于第一沟槽的深度。继之，于第一沟槽与第二沟槽中形成绝缘层。由于使用自行对准的隔离结构工艺，因此可降低工艺成本，并使元件之间有均匀的电性。
Description
技术领域
本发明涉及一种半导体元件的制造方法，特别是涉及一种元件隔离结构的制造方法。
背景技术
在集成电路蓬勃发展的今日，元件缩小化与集成化是必然的趋势，也是各界积极发展的重要课题。当元件尺寸逐渐缩小，集成度(Integration)逐渐提高，元件间的隔离结构也必须缩小，因此元件隔离技术的困难度也逐渐增高。以目前的隔离技术来说，浅沟槽隔离技术较常使用于次半微米(Sub-halfMicron)及以下的集成电路工艺中。
浅沟槽隔离结构在半导体基底中形成沟槽后，于此沟槽填满绝缘氧化物，以作为隔离元件之用。由于浅沟槽隔离结构具有容易调整大小的优点，并且可避免传统区域氧化(local oxidation，LOCOS)法隔离技术中鸟嘴侵蚀的缺点，因此，其对于次半微米及以下的金氧半导体工艺而言，是一种较为理想的隔离技术。
然而，现有的浅沟槽隔离工艺所制造的元件隔离结构只有一种深度，而无法提供各种不同的隔离需求。举例来说，存储器元件的存储单元区与周边电路区对元件隔离结构的需求不同，如果要分别针对存储单元区与周边电路区的需求来制造不同深度的元件隔离结构，则会使工艺变得复杂，而使成本增加。因此，需要发展新的隔离工艺，以针对不同的隔离需求来制造适当的元件隔离结构。
发明内容
有鉴于此，本发明的目的就是在提供一种元件隔离结构的制造方法，以针对不同的隔离需求来制造不同深度的元件隔离结构。
本发明提出一种元件隔离结构的制造方法。此方法首先提供基底，此基底可区分为存储单元区与外围电路区。然后，于此存储单元区形成一层复合层、一层第一衬导体层与一层介电层，并于上述外围电路区上形成有至少一层栅介电层。接着，于基底上形成一层第二衬导体层，并于基底上形成一层掩模层。之后，图案化此掩模层、第二衬导体层、介电层与栅介电层，以于存储单元区形成暴露第一衬导体层的多个第一开口，并于周边电路形成暴露基底表面的多个第二开口。继之，以掩模层为掩模，移除存储单元区的第一衬导体层、复合层与基底，以于存储单元区的基底中形成多个第一沟槽。然后，移除周边电路的部分基底，以于周边电路区的基底中形成多个第二沟槽。第二沟槽的深度大于第一沟槽的深度。接着，于第一沟槽与第二沟槽中形成一层绝缘层，并且移除掩模层。之后，移除存储单元区的第二衬导体层与介电层。
依照本发明的优选实施例所述的元件隔离结构的制造方法，其中于存储单元区形成复合层、第一衬导体层与介电层，并于外围电路区上形成有至少一层栅介电层的步骤例如是先于基底上形成一层复合层，再于此复合层上形成第一衬导体层。接着，移除周边电路区的基底上的部分第一衬导体层与复合层。然后，于基底上形成介电层与栅介电层。
依照本发明的优选实施例所述的元件隔离结构的制造方法，其中复合层的材料例如是氧化硅/氮化硅/氧化硅。第一衬导体层与第二衬导体层的材料例如是多晶硅。
依照本发明的优选实施例所述的元件隔离结构的制造方法，其中于第一沟槽与第二沟槽中形成绝缘层的步骤例如是先于基底上形成一层绝缘材料层，再利用化学机械研磨法移除部分此绝缘材料层，直到暴露出该周边电路区的掩模层。
值得注意的是，由于第二沟槽的深度大于第一沟槽的深度，因此，本发明的制造方法所制造的元件隔离结构适用于防止周边电路区的高压元件漏电。而且，由于本发明是采用自行对准浅沟槽隔离工艺(Self-Aligned ShallowTrench Isolation，SASTI)来形成隔离结构，因此不会造成构成复合层的氧化层薄化(Oxide Thinning)的现象而使存储单元区的存储单元具有优选的均匀性。
本发明再提出一种元件隔离结构的制造方法。此方法首先提供基底，而且此基底可区分为存储单元区与外围电路区。然后，于存储单元区上形成第一堆栈层，并于基底上形成第二堆栈层。接着，图案化第二堆栈层，以于存储单元区形成暴露第一堆栈层的多个第一开口，并于周边电路区形成暴露基底表面的多个第二开口。之后，以第二堆栈层为掩模，移除存储单元区的第一堆栈层与基底，以于存储单元区的基底中形成多个第一沟槽。继之，移除周边电路区的部分基底，以于周边电路的基底中形成多个第二沟槽。第二沟槽的深度大于第一沟槽的深度。于第一沟槽与第二沟槽中形成一层绝缘层。
依照本发明的优选实施例所述的元件隔离结构的制造方法，其中第一堆栈层自基底由下而上依序为复合层与第一导体层。复合层的材料例如是氧化硅/氮化硅/氧化硅，第一导体层的材料例如是多晶硅。
依照本发明的优选实施例所述的元件隔离结构的制造方法，其中第一堆栈层自基底由下而上依序为穿隧介电层与第二导体层。第二导体层的材料例如是衬导体层，其材料例如是多晶硅，而穿隧介电层的材料例如是氧化硅。
依照本发明的优选实施例所述的元件隔离结构的制造方法，其中第二堆栈层自基底由下而上依序为一介电层、一第三导体层与一掩模层。介电层的材料例如是氧化硅，第三导体层的材料例如是多晶硅，掩模层的材料例如是氮化硅。
依照本发明的优选实施例所述的元件隔离结构的制造方法，其中于第一沟槽与第二沟槽中形成绝缘层的步骤例如是先于基底上形成一层绝缘材料层，再利用化学机械研磨法移除部分此绝缘材料层，直到暴露出第二堆栈层。
值得注意的是，由于元件隔离结构在周边电路区的深度大于元件隔离结构在存储单元区的深度。如此可以避免周边电路区的高压元件漏电。而且，由于本发明是采用自行对准浅沟槽隔离工艺，因此可以省略浅沟槽隔离工艺所需要的光刻工艺，而且可以使存储单元区的存储单元具有优选的均匀性。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
附图说明
图1至图6为本发明的实施例的元件隔离结构的制造流程图。
简单符号说明
100：基底
102：存储单元区
104：周边电路区
106：复合层
108、112：衬导体层
110a：介电层
110b：栅介电层
114：掩模层
116、117、118：开口
119、119a、119b：沟槽
120a、120b：元件隔离结构
122：导体层
124、126：堆栈层
t1、t2：厚度
y1、y2：深度
具体实施方式
图1至图6为本发明的元件隔离结构的制造流程图。此些制造流程图例如是一种非挥发性存储器的部分制造流程。
首先，请参照图1，提供基底100。基底100例如是硅基底。基底100例如是可区分为存储单元区102与周边电路区104。于基底100上形成一层复合层106。复合层106的材料例如是氧化硅/氮化硅/氧化硅，复合层106的形成方法例如是先以热氧化法于基底100上形成一层氧化硅层，再藉由低压化学气相沉积(LPCVD)工艺于氧化硅层上形成一层氮化硅层，之后再利用低压化学气相沉积工艺于氮化硅层上形成一层氧化硅层。其中，由于此氮化硅层作为一电荷储存层，因此可以其它电荷陷入材料或导体材料取代。
然后，于复合层106上形成一层衬导体层108。衬导体层108的材料例如是多晶硅，衬导体层108的形成方法例如是化学气相沉积法。衬导体层108在后续的蚀刻工艺中保护复合层106，使复合层106免于遭受损伤。继之，例如以光刻蚀刻工艺移除周边电路区104的基底100上的衬导体层108与复合层106。此光刻蚀刻工艺是先于基底100上形成一层暴露周边电路区104的图案化光致抗蚀剂层(未绘示)，再以湿式蚀刻工艺移除周边电路区104的基底100上的衬导体层108与复合层106。然后，移除此图案化光致抗蚀剂层。
接着，请参照图2，于存储单元区102的基底100上形成一层介电层110a，并于周边电路区104的基底100上形成一层栅介电层110b。介电层110a与栅介电层110b的材料例如是氧化硅，介电层110a与栅介电层110b的形成方法例如是化学气相沉积法或热氧化法。而且，介电层110a与栅介电层110b是同时形成的。
此外，位于周边电路区104的栅介电层110b在基底100的不同位置可以有不同的厚度，以符合周边电路区104中不同元件的需求。不同厚度的栅介电层110b的形成方法例如是先于基底100上形成一层暴露部分周边电路区104的图案化光致抗蚀剂层，再移除暴露的部分周边电路区104的栅介电层110b。然后移除此图案化光致抗蚀剂层，接着进行热工艺，以于基底100上形成两种厚度的栅介电层110b。当然，可利用类似的方法来达成多种栅介电层110b的厚度需求，以符合操作电压不同的各种元件的需求。
接着，于基底100上形成另一层衬导体层112。衬导体层112的材料例如是多晶硅，衬导体层112的形成目的是使栅介电层110b免于直接遭受后续的蚀刻工艺而导致损伤。衬导体层112的形成方法例如是化学气相沉积法。之后，于基底100上形成一层掩模层114。掩模层114的材料例如是氮化硅，掩模层114的形成方法例如是化学气相沉积法。
如图2所示，存储单元区102上的复合层106至掩模层114具有厚度t1，周边电路区104上的栅介电层110b至掩模层114具有厚度t2。其中厚度t1大于厚度t2。由于厚度t1大于厚度t2，因此将使后续工艺在存储单元区102与周边电路区104所制造的元件隔离结构在基底100中具有不同的深度。此外，因为厚度t1大于厚度t2，所以存储单元区102的掩模层114的顶表面高于周边电路区104的掩模层114的顶表面。
之后，请参照图3，图案化掩模层114、衬导体层112、介电层110a与栅介电层110b，以于存储单元区102形成暴露衬导体层108的开口116，并于周边电路区104形成暴露基底100表面的开口118。图案化掩模层114、衬导体层112、介电层110a与栅介电层110b的方法例如是光刻蚀刻工艺。此光刻蚀刻工艺是先于基底100上形成一层图案化光致抗蚀剂层(未绘示)，再以此图案化光致抗蚀剂层为掩模将掩模层114图案化，然后去除此图案化光致抗蚀剂层，并以图案化掩模层114为掩模来图案化衬导体层112、介电层110a以与栅介电层110b。
然后，请参照图4，以图案化的掩模层114为掩模，移除存储单元区102的部分衬导体层108、部分复合层106以及周边电路区104的部分基底100，以于存储单元区102上形成暴露基底100的一开口117，并于周边电路区104的基底100中形成沟槽119。
接着，请参照图5，以掩模层114为掩模，移除存储单元区102的部分衬导体层108、部分复合层106与部分基底100，以于存储单元区102的基底100中形成沟槽119a。并移除周边电路区104的部分基底100，以于周边电路区104的基底100中形成沟槽119b。沟槽119a具有深度y1，而沟槽119b具有深度y2。深度y2大于深度y1，其中深度为沟槽底部与未形成任何一层的基底100表面的距离。值得一提的是，因为在图2至图5的工艺中，存储单元区102与周边电路区104的基底100经过了相同的图案化工艺，而且厚度t1大于厚度t2，所以深度y2大于深度y1。
然后，在沟槽119a与沟槽119b中各形成一层绝缘层。在沟槽119a内的绝缘层是作为存储单元区102的元件隔离结构120a，而在沟槽119b内的绝缘层是作为周边电路区104的元件隔离结构120b。在沟槽119a与沟槽119b内的绝缘层的形成方法例如是先于基底100上形成一层绝缘材料层(未绘示)，此绝缘材料层的材料例如为氧化硅，而此绝缘材料层的形成方法例如是化学气相沉积法。之后，利用化学机械研磨法移除部分此绝缘材料层，直到暴露出该周边电路区的掩模层114，以确保在存储单元区102的掩模层114的顶表面高于周边电路区104的掩模层114的顶表面的情况之下，周边电路区104的掩模层114上不会残留上述绝缘材料层，以利后续掩模层114的移除。
继之，请参照图6，移除掩模层114。掩模层114的移除方法例如是以磷酸为蚀刻剂的湿式蚀刻。然后，移除存储单元区102的衬导体层112与介电层110a。存储单元区102的衬导体层112与介电层110a的移除方法例如是光刻蚀刻工艺。此光刻蚀刻工艺例如是先于基底100上形成一层暴露存储单元区102的图案化光致抗蚀剂层(未绘示)，然后进行湿式蚀刻工艺，以移除存储单元区102的衬导体层112与介电层110a，之后移除此图案化光致抗蚀剂层。接着，于基底100上形成一层导体层122。此导体层122于存储单元区102是作为存储单元的控制栅极以及连接各存储单元的字线，导体层122于周边电路区104是作为各元件的控制栅极以及连接各元件的导线。
然后，后续完成存储器元件的工艺为本领域技术人员所熟知，故此处不再赘述。
值得注意的是，由于沟槽119a与沟槽119b各具有深度y1与深度y2，而且深度y2大于深度y1，因此元件隔离结构120b在基底100的深度大于元件隔离结构120a在基底100的深度。如此可以避免周边电路区104的高压元件漏电。而且，由于本发明是采用自行对准浅沟槽隔离工艺(SASTI)来形成隔离结构，因此不会造成构成复合层的氧化层薄化的现象，而使存储单元区102的存储单元具有优选的均匀性。
概观本发明的隔离结构的制造方法，请参照图2，复合层106与衬导体层108可视为堆栈层124，介电层110a(介电层110b)、衬导体层112与掩模层114可视为堆栈层126。厚度t1是堆栈层124与堆栈层126的厚度和，而厚度t2是堆栈层126的厚度。因为厚度t1大于厚度t2，所以本发明的元件隔离结构的制造方法可以于存储单元区102与周边电路区104的基底100上形成深浅不同的元件隔离结构。
在另一实施例中，本发明制造方法可以有其它的变化。例如将复合层106以一层穿隧介电层取代，并于导体层122上依序形成栅间介电层与控制栅极层，在以图案化工艺定义栅间介电层与控制栅极层后，堆栈层124即可视为快闪存储单元的栅极结构。在此情形中，导体层122即为浮置栅极。当然，构成堆栈层124的层(Layer)可以依各种半导体元件工艺而有各种设定。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
Claims (17)
1、一种元件隔离结构的制造方法，包括：
提供一基底，该基底可区分为一存储单元区与一外围电路区；
于该存储单元区形成一复合层、一第一衬导体层与一介电层，并于该外围电路区上形成至少一栅介电层；
于该基底上形成一第二衬导体层；
于该基底上形成一掩模层；
图案化该掩模层、该第二衬导体层、该介电层及该栅介电层，以于该存储单元区形成暴露该第一衬导体层的多个第一开口，并于该周边电路形成暴露该基底表面的多个第二开口；
以该掩模层为掩模，移除该存储单元区的该第一衬导体层、该复合层与该基底，以于该存储单元区的该基底中形成多个第一沟槽，移除该周边电路的部分该基底，以于该周边电路区的该基底中形成多个第二沟槽，其中该些第二沟槽的深度大于该些第一沟槽的深度；
于该些第一沟槽与该些第二沟槽中形成一绝缘层；
移除该掩模层；以及
移除该存储单元区的该第二衬导体层与该介电层。
2、如权利要求1所述的元件隔离结构的制造方法，其中于该存储单元区形成该复合层、该第一衬导体层与该介电层，并于该外围电路区上形成有至少一栅介电层的步骤包括：
于该基底上形成该复合层；
于该复合层上形成该第一衬导体层；
移除该周边电路区的该基底上的部分该第一衬导体层与该复合层；以及
于该基底上形成该介电层与该栅介电层。
3、如权利要求1所述的元件隔离结构的制造方法，其中该复合层的材料包括氧化硅/氮化硅/氧化硅。
4、如权利要求1所述的元件隔离结构的制造方法，其中该第一衬导体层与该第二衬导体层的材料包括多晶硅。
5、如权利要求1所述的元件隔离结构的制造方法，其中于该些第一沟槽与该些第二沟槽中形成该绝缘层的步骤包括：
于该基底上形成一绝缘材料层；以及
利用化学机械研磨法移除部分该绝缘材料层，直到暴露出该周边电路区的该掩模层。
6、一种元件隔离结构的制造方法，包括：
提供一基底，该基底分为一存储单元区与一外围电路区；
于该存储单元区上形成一第一堆栈层；
于该基底上形成一第二堆栈层；
图案化该第二堆栈层，以于该存储单元区形成暴露该第一堆栈层的多个第一开口，并于该周边电路区形成暴露该基底表面的多个第二开口；
以该第二堆栈层为掩模，移除该存储单元区的部分该第一堆栈层与部分该基底，以于该存储单元区的该基底中形成多个第一沟槽，移除该周边电路区的部分该基底，以于该周边电路区的该基底中形成多个第二沟槽，其中该些第二沟槽的深度大于该些第一沟槽的深度；以及
于该些第一沟槽与该些第二沟槽中形成一绝缘层。
7、如权利要求6所述的元件隔离结构的制造方法，其中该第一堆栈层自该基底由下而上依序为一复合层与一第一导体层。
8、如权利要求7所述的元件隔离结构的制造方法，其中该复合层的材料包括氧化硅/氮化硅/氧化硅。
9、如权利要求7所述的元件隔离结构的制造方法，其中该第一导体层的材料包括多晶硅。
10、如权利要求7所述的元件隔离结构的制造方法，其中该第一堆栈层自该基底由下而上依序为一穿隧介电层与一第二导体层。
11、如权利要求10所述的元件隔离结构的制造方法，其中该第二导体层包括衬导体层，其材料包括多晶硅。
12、如权利要求10所述的元件隔离结构的制造方法，其中该穿隧介电层的材料包括氧化硅。
13、如权利要求6所述的元件隔离结构的制造方法，其中该第二堆栈层自基底由下而上依序为一介电层、一第三导体层与一掩模层。
14、如权利要求13所述的元件隔离结构的制造方法，其中该介电层的材料包括氧化硅。
15、如权利要求13所述的元件隔离结构的制造方法，其中该第三导体层的材料包括多晶硅。
16、如权利要求13所述的元件隔离结构的制造方法，其中该掩模层的材料包括氮化硅。
17、如权利要求6所述的元件隔离结构的制造方法，其中于该些第一沟槽与该些第二沟槽中形成该绝缘层的步骤包括：
于该基底上形成一绝缘材料层；以及
利用化学机械研磨法移除部分该绝缘材料层，直到暴露出该第二堆栈层。
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|---|---|---|---|---|
| CN102738061B (zh) * | 2012-07-04 | 2016-12-21 | 上海华虹宏力半导体制造有限公司 | 沟槽形成方法以及半导体器件制造方法 |
| CN108630605A (zh) * | 2017-03-22 | 2018-10-09 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
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2005
- 2005-09-20 CN CN 200510109787 patent/CN1937208A/zh active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102738061B (zh) * | 2012-07-04 | 2016-12-21 | 上海华虹宏力半导体制造有限公司 | 沟槽形成方法以及半导体器件制造方法 |
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| US11562932B2 (en) * | 2017-03-22 | 2023-01-24 | Semiconductor Manufacturing International (Shanghai) Corporation | Method to improve CMOS device performance |
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