CN1333568A - 半导体器件及其制造方法 - Google Patents

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Abstract

在半导体硅衬底的元件区域的周围形成元件分离绝缘膜。在硅衬底上以覆盖沟道区周围的方式形成由氮化硅膜构成的侧壁绝缘膜。在侧壁绝缘膜构成的沟的内部,侧壁是Ta2O5膜金属栅电极。在元件分离绝缘膜上形成层间绝缘膜。在侧壁由侧壁绝缘膜和层间绝缘膜构成的沟的底部的硅衬底上,形成硅化物构成的肖特基结和源/漏。在肖特基结和源/漏上形成源极/漏极。

Description

半导体器件及其制造方法
技术领域
本发明涉及具有其源和漏采用与硅衬底肖特基结合的硅化物的MISFET的半导体器件及其制造方法。
背景技术
为了在MOSFET中适用金属栅和高介电栅绝缘膜，已提出采用伪栅的工艺(即替换栅工艺、金属镶嵌(damascene，或称大马士革)栅工艺)(参考文献：A.Chatterjee等人，IEDM Tech Dig.，(1997)，P821和A.Yagishita等人，IEDM Tech Dig.，(1998)，P785)。
这里的伪栅工艺是，在将来形成栅的区域，形成以后除去的暂时的栅，在其上用自排列形成源/漏，除去伪栅后，在除去伪栅形成的沟中用金属镶嵌工艺替换原来的栅的工艺。
如果用金属镶嵌工艺，由于先于栅形成必需高温热处理的源/漏，可以在450℃以下进行栅形成后的热工艺，实现低温化。因此，可以容易地在MOSFET中使用耐热性差的金属栅电极和高介电电栅绝缘膜。
采用金属栅、高介电栅绝缘膜的金属镶嵌栅(或替换栅)晶体管具有下列问题：
(1)为了形成和除去伪栅的工序数大量增加；
(2)因栅电场的边缘效应短沟道效果劣化(参考文献：BaohongCheng等，IEEE Transactions on ELECTRON DEVICES，Vol.46，No.7，(1999)，p1537)；
(3)由于采用的多数金属栅的功函数在硅的中间能隙(mid-gap)附近，因其影响导致阈值电压(绝对值)上升。
发明内容
(1)根据本发明的半导体器件，包括：硅衬底；在该硅衬底上形成的栅绝缘膜；在该栅绝缘膜上形成的栅电极；以及夹着该栅电极在上述硅衬底上形成的、与该硅衬底的界面肖特基结合的由硅化物形成的源和漏；其特征在于：满足上述栅绝缘膜的材料是高介电膜和上述栅电极的材料是金属这两个条件中的至少一个。
(2)根据本发明的半导体器件，具有NMISFET和PMISFET，它们分别包括：硅衬底；在该硅衬底上形成的栅绝缘膜；在该栅绝缘膜上形成的栅电极；以及夹着该栅电极在上述硅衬底上形成的、由硅化物形成的源和漏；其特征在于：满足上述栅绝缘膜的材料是高介电膜和上述栅电极的材料是金属这两个条件中的至少一个；且构成上述NMISFET和PMISFET的硅化物材料各不相同。
(3)根据本发明的半导体器件的制造方法，包括下列步骤：在硅衬底上形成层间绝缘膜；选择性地除去MISFET的源和漏的预定形成区之间的上述层间绝缘膜，形成栅沟；在上述栅沟的侧壁上形成侧壁绝缘膜；在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；在上述栅沟内埋置形成栅电极；选择性地蚀刻上述MISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的源/漏沟；在上述源/漏沟内埋置形成金属膜，形成源极和漏极；使上述硅衬底和上述源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成源和漏。
(4)根据本发明的半导体器件的制造方法，包括下列步骤：在硅衬底上形成层间绝缘膜；选择性地除去PMISFET和NMISFET的源和漏的预定形成区之间的上述层间绝缘膜，形成栅沟；在上述栅沟的侧壁上形成侧壁绝缘膜；在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；在上述栅沟内埋置形成栅电极；选择性地蚀刻上述PMISFET和NMISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的PMIS侧源/漏沟；在上述PMIS侧源/漏沟内埋置形成第一金属膜，形成PMISFET的源极和漏极；使上述硅衬底和上述PMISFET的源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成PMISFET的源和漏；选择性地蚀刻上述NMISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的NMIS侧源/漏沟；在上述NMIS侧源/漏沟内埋置形成由与第一金属膜不同的材料构成的第二金属膜，形成NMISFET的源极和漏极；使上述硅衬底和上述NMISFET的源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成NMISFET的源和漏。
(5)根据本发明的半导体器件的制造方法，包括下列步骤：在硅衬底上形成层间绝缘膜；在MISFET的源极和漏极的预定形成区的上述层间绝缘膜上，形成在底部露出上述硅衬底的表面的源/漏沟；在上述源/漏沟内埋置形成金属膜，形成源极和漏极；使上述硅衬底和上述源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成源和漏；在与上述源极和漏极的对置的侧面上形成露出的栅沟；在上述栅沟的侧壁上形成侧壁绝缘膜；在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；在上述栅沟内埋置形成栅电极。
附图简述
图1是实施例1的NMOSFET的结构的剖面图；
图2A～2L是图1所示的NMOSFET的制造工序的剖面图；
图3是实施例2的CMOSFET的结构的剖面图；
图4A～4J是图3所示的CMOSFET的制造工序的剖面图；
图5是实施例3的NMOSFET的结构的剖面图；
图6是实施例4的NMOSFET的结构的剖面图；
图7A～7D是图6所示的NMOSFET的制造工序的剖面图；
图8A～8H是实施例5的NMOSFET的制造工序的剖面图；
图9A～9D是实施例6的NMOSFET的制造工序的剖面图；
图10A～10G是实施例7的NMOSFET的制造工序的剖面图；
图11A～11L是实施例8的NMOSFET的制造工序的剖面图；
图12是实施例9的NMISFET的结果的剖面图；
图13A～13M是图12所示的NMISFET的制造工序的剖面图；
图14A～14K是实施例10的CMOSFET的制造工序的剖面图；
图15A～15D是实施例11的NMOSFET的制造工序的剖面图；
图16A～16I是用来说明实施例12的NMOSFET的制造工序的栅长方向的剖面图。
具体实施方式
下面，参照附图说明本发明实施例。<实施例1>
图1是展示本发明实施例1的NMOSFET的结构的剖面图。图1示出栅长方向的剖面。
如图1所示，在半导体硅衬底101的元件区域的周围形成元件分离绝缘膜102。在硅衬底101上，以覆盖沟道区周围的方式形成由氮化硅膜构成的侧壁绝缘膜107。
在由侧壁绝缘膜构成的沟的内部，埋置Ta2O5膜1208、阻挡金属TiN膜109、Al膜110形成侧壁。Ta2O5膜108是栅绝缘膜，阻挡金属TiN膜109和Al膜110是金属栅电极111。
在元件分离绝缘膜102上形成层间绝缘膜104。在侧壁由侧壁绝缘膜107和层间绝缘膜104构成的沟的底部的硅衬底101上，形成硅化物构成的肖特基结和源/漏115。肖特基结和源/漏115上形成源/漏电极114。
该NMOSFET是采用与硅衬底不是pn结合而是肖特基结合的源和漏的晶体管(肖特基垫垒隧道晶体管，SBTT)。SBTT在源和漏区的结合部分过渡层的宽度小。另外，肖特基结的垫垒高度不象镜像效应那样随电场变化，从而可避免DIBL(漏导致的垫垒降低)。因此，该晶体管结构可抑制短沟道效应，因为抑制了短沟道效应，可以降低沟浓度，改善S因子，降低阈值电压。
下面，参照图2A～2L说明该NMOSFET的制造方法。图2A～2L是图1所示的NMOSFET的制造工序的剖面图。
为了说明工序顺序，首先制备半导体硅衬底101。然后，如图2B所示，为了通过SFT(浅沟分离)分开元件，在元件分离区形成深为200nm左右的沟，在沟中埋入TEOS-SiO2膜，形成元件分离绝缘膜102。
然后，如图2C所示，在硅衬底101表面上通过5nm左右的热氧化形成SiO2膜103，然后用LPCVD法淀积150nm左右的TEOS-SiO2膜，形成层间绝缘膜104。该层间绝缘膜在后续工序中用作CMP的停止层。
然后，如图2D所示，用EB直扫或光刻在MISFET的沟道形成区上形成有开口的光刻膜105，然后以该光刻胶膜105为掩模，对源和漏的预定形成区之间的层间绝缘膜104进行蚀刻，形成栅沟106。
然后，如图2E所示，除去光刻胶膜105，然后淀积氮化硅膜，用RIE法进行蚀刻，在栅沟106的内侧形成侧壁绝缘膜107。此时，向沟道区进行用来调整晶体管的阈值电压的离子注入(图中未示)。该栅沟106作为栅的预定形成区。
在本发明的晶体管中，由于源/漏以肖特基结合，预定在低温(例如450℃以下)下形成，无需栅形成后的450℃以上的高温热处理工序。因此，栅绝缘膜可以采用高介电膜或强介电膜(Ta2O5膜、TiO2膜、Si3N4膜、(Ba，Sr)TiO3、HfO2、ZrO2、La2O3、Gd2O3、Y2O3、CaF2、CaSnF2、CeO2、用钇稳定化的氮化锆，Al2O3、ZrSiO4、HfSiO4、Gd2SiO5、2La2O33SiO2等)，栅电极可使用金属材料(TiN、WN、Al、W、Ru等)。
如果在栅形成后有800～1000℃左右的高温工序，金属栅的原子向栅绝缘膜中扩散，栅的耐压性劣化，在高介电膜和硅之间的界面上形成介电率低的薄膜层，大大增加实际的栅绝缘膜的厚度。
在此说明栅绝缘膜材料采用Ta2O5膜、金属栅材料采用阻挡金属TiN和Al的叠层结构的情况。
若详细描述制造方法，则如图2F所示，在例如栅沟106底部露出硅衬底101，形成1nm以下的氮化硅膜(NO氮化的氮氧化膜)。在其上用CVD法形成约4nm的Ta2O5膜(栅绝缘膜)108。此时栅绝缘膜的氧化膜折算厚度为2nm以下。之后，作为阻挡金属，例如用CVD法形成厚5nm左右的阻挡金属TiN膜109，例如用溅射法堆积厚300nm左右的Al膜110。
然后，如图2G所示，通过对Al膜110、阻挡金属TiN膜109和Ta2O5膜108依次进行CMP处理，在栅沟106内埋置形成金属栅电极111。
然后，如图2H所示，用光刻等在元件区上形成有开口的光刻胶膜112，然后以光刻膜112为掩模对层间绝缘膜104和SiO2膜103进行蚀刻，形成源/漏沟113。
在蚀刻层间绝缘膜104时，通过使构成层间绝缘膜104的氮化膜、Ta2O5膜108和金属栅电极111不被蚀刻，选择性地蚀刻SiO2膜，可以形成自己整合的夹着金属栅电极111的源/漏沟113。
然后，如图2I所示，去除光刻胶膜112，然后以在漏沟113内埋入的方式堆积Er膜114。然后，如图2J所示，用CMP将Er膜114的表面平坦化，同时使层间绝缘膜104的表面露出，在源/漏沟113内形成源/漏电极114。
然后，如图2K所示，在450℃下的温度进行退火，使硅衬底101和源/漏电极114反应，形成由ErSi2等硅化物构成的肖特基结和源/漏115。
形成源和漏以后的工序和通常的LSI制造工艺相同。即，如图2L所示，用CVD法形成由TEOS-SiO2膜构成的层间绝缘膜116，在源/漏电极114和金属栅电极111上开孔形成导电孔，用双金属镶嵌法形成Al布线(上层金属布线)117。
如果象上述那样，由于无须形成伪栅，与现有的金属镶嵌工艺相比，可以大幅度减少工序数目，无须进行用来使源和漏活性化的高温热工序(通常为1000℃左右)，所以使制造更容易。
而且，由于使用不是pn结合而是肖特基结合的源和漏，即使采用高介电栅绝缘膜，也可以防止短沟道效应。如果抑制了短沟道效应，就可以减少沟浓度，从而改善S因子，减小阈值电压。
而且，下述的金属镶嵌工艺的优点也都一并保留。即，(1)由于不用RIE而是用CMP加工栅，不会给栅绝缘膜带来等离子体损伤；(2)在薄的栅绝缘膜上用RIE加工金属栅很困难，但在本发明的工艺中不存在这个问题；(3)由于加工栅以后使表面完全平坦化，使以后的制造工序更容易；(4)源和/漏以及栅的位置通过自对准形成。<实施例2>
图3是展示本发明实施例2的CMOSFET的结构的剖面图。图3示出栅长方向的剖面。与图1相同的部分采用相同的标号，并省略其说明。
在本实施例中，构成NMOS和PMOS的肖特基结和源/漏的材料不同。即，在NMOSFET形成区，源/漏电极114用Er，肖特基结和源/漏115用ErSi2。而在PMOSFET形成区，源/漏电极201用Pt，肖特基结和源/漏202用PtSi。
在本实施例中，由于在NMOS和PMOS中作为源/漏材料分别采用不同的金属材料，具有以下的优点。即，在采用以肖特基接触(结合)的源和漏的晶体管中，为了避免电流驱动能力的降低，必须采用对N沟道具有小的功函数、对P沟道具有大的功函数的肖特基接触材料。
在本实施例中，由于对NMOSFET采用功函数小的硅化铒(ErSi2)，对PMOSFET采用功函数大的PtSi，可以增大NMOSFET和PMOSFET两者的驱动电流。而且，通过选择肖特基接触材料，可以分别控制NMOSFET和PMOSFET的阈值电压。
下面，参照图4A～4J说明图3所示的CMOSFET的制造方法。图4A～4J是示出图3所示的CMOSFET的制造工序的剖面图。
图4A所示的结构是用与实施例1中用图2A～2E说明的工序相同的工序形成的，省略其说明。
然后，如图4B所示，在PMOS沟道形成区的表面上选择性地形成光刻胶膜211，然后向NMOS沟道形成区的露出的硅衬底101表面注入用于调整晶体管阈值电压的离子。然后，如图4C所示，除去PMOS沟道形成区表面的光刻胶膜211，然后在NMOS沟道形成区的表面上形成光刻胶膜212，向PMOS沟道形成区的露出的硅衬底101表面上注入用来调整晶体管阈值电压的离子。
在本发明的晶体管中，由于源/漏以肖特基结合，预定在低温(例如450℃以下)下形成，无需栅形成后的450℃以上的高温热处理工序。因此，栅绝缘膜可以采用高介电膜或强介电膜(Ta2O5膜、TiO2膜、Si3N4膜、(Ba，Sr)TiO3、HfO2、ZrO2、La2O3、Gd2O3、Y2O3、CaF2、CaSnF2、CeO2、用钇稳定化的氮化锆，Al2O3、ZrSiO4、HfSiO4、Gd2SiO5、2La2O33SiO2等)，栅电极可使用金属材料(TiN、WN、Al、W、Ru等)。
然后，如图4D所示，去除光刻膜后，与实施例1同样地，形成由作为栅绝缘膜材料的Ta2O5膜108、阻挡金属TiN109和Al膜110层叠而成的金属栅电极111。
然后，如图4E所示，在NMOS沟道形成区的元件区上形成有开口部的光刻胶膜213，然后以光刻胶膜213作为掩模对层间绝缘膜104选择性地蚀刻，形成NMOS侧源/漏沟214。然后，如图4F所示，以埋入NMOS侧源/漏沟214的方式在整个表面上堆积Er膜114。
然后，如图4G所示，对Er膜114进行化学机械研磨，使层间绝缘膜104的表面露出，形成源/漏电极114。然后，在例如450℃以下的低温下发生硅化物反应，在源/漏电极114和硅衬底101的界面上形成NMOS侧肖特基结和源/漏115。
然后，如图4H所示，在PMOS沟道形成区的元件区上形成有开口部的光刻膜215，然后以光刻胶膜215作为掩模对层间绝缘膜104选择性地蚀刻，形成PMOS侧源/漏沟216。然后，如图4I所示，以埋入PMOS侧源/漏沟216的方式在整个表面上堆积Pt膜201。
然后，如图4J所示，对Pt膜201进行化学机械研磨，使层间绝缘膜104的表面露出，在PMOS侧源/漏沟216内形成源/漏电极201。然后，在例如450℃以下的低温下发生硅化物反应，在源/漏电极201和硅衬底101的界面上形成PMOS侧肖特基结和源/漏202。
形成肖特基结和源/漏以后的工序和通常的LSI制造工艺相同。即，用CVD法堆积形成层间绝缘膜TEOS，在源/漏电极114、201和金属栅电极111上开孔形成导电孔，用金属镶嵌法形成Al布线(上层金属布线)117。这些剖面图与实施例1相同，故省略。
如果象上述那样，由于无须形成伪栅，与现有的金属镶嵌工艺相比，可以大幅度减少工序数目，无须进行用来使源和漏活性化的高温热工序(通常为1000℃左右)，所以使制造更容易。
而且，由于使用不是pn结合而是肖特基结合的源和漏，即使采用高介电栅绝缘膜，也可以防止短沟道效应。如果抑制了短沟道效应，就可以减少沟浓度，从而改善S因子，减小阈值电压。
在本实施例中，由于在NMOS和PMOS中作为源/漏材料分别采用不同的金属材料，具有以下的优点。即，在采用以肖特基接触(结合)的源和漏的晶体管中，为了避免电流驱动能力的降低，必须采用对N沟道具有小的功函数、对P沟道具有大的功函数的肖特基接触材料。
在本实施例中，由于对NMOSFET采用功函数小的硅化铒(ErSi2)，对PMOSFET采用功函数大的PtSi，可以增大NMOSFET和PMOSFET两者的驱动电流。而且，通过选择肖特基接触材料，可以分别控制NMOSFET和PMOSFET的阈值电压。
另外，在本实施例中，NMIS源/漏和PMIS源/漏的制造顺序颠倒，也是可以的。<实施例3>
图5是展示本发明实施例3的NMOSFET的结构的剖面图。图5示出栅长方向的剖面。图5中与图1相同的部分采用相同的标号，并省略其说明。
本实施例的特征在于，采用由支撑硅衬底301、埋置氧化膜302和硅层303构成的SOI衬底300。除此之外，其构成与实施例1相同，省略其制造方法的说明。
若采用本实施例，除了同时具有与实施例1同样的效果(优点)外，还具有以下优点。即，通过在SOI-MOSFET的源/漏中采用肖特基结，克服了采用SOI衬底的半导体元件的缺点；同时通过采用SOI衬底，消除了肖特基接触具有的缺点。
更具体地说，(1)由于源/漏两者中的阻挡效果，可抑制SOI-MOSFET的衬底漂移问题；(2)通过采用SOI结构，可抑制漏接触处的泄露电流，从而可减小晶体管的开路电流(消耗电力)。<实施例4>
图6是展示本发明实施例4的NMOSFET的结构的剖面图。图6示出栅长方向的剖面。
本实施例的特征在于，肖特基结和源/漏115一直延伸形成到侧壁绝缘膜107以下。
若采用本实施例，除了得到与实施例1同样的效果(优点)外，还可具有以下的优点。即，通过缩短栅电极和源/漏的距离，可以减小晶体管的寄生电阻，实现高的驱动能力。
下面，参照图7A～7D说明图6所示的NMOSFET的制造方法。图7A所示的结构是用与实施例1中用图2A～2H说明的工序相同的工序形成的，省略其说明。若依次说明其后的工序，如图7B所示，通过对在源/漏沟113的底部露出来的硅衬底以30nm左右的CDE进行蚀刻，在栅侧壁下形成底槽401。
然后，如图7C所示，以埋入形成底槽401的源/漏沟113内的方式形成Er膜。然后，如图7D所示，用CMP将Er膜114的表面平坦化，在使层间绝缘膜104的表面露出的同时，在源/漏沟113内形成源/漏电极114。然后，进行450℃以下温度的退火，使硅衬底101和源/漏114反应，形成ErSi2构成的肖特基结和源/漏115。
若采用本实施例，除了得到与实施例1同样的结果外，还具有以下的优点。即，可以控制栅和源/漏之间的抵销量(或重叠量)，降低晶体管的寄生电阻，实现高的驱动能力。另外，在源/漏的硅化物反应时硅衬底被侵蚀的情况下，即使进行上述的CDE，源/漏金属材料也会回到栅侧壁下。<实施例5>
图8A～8H是展示本发明实施例5的NMOSFET的制造工序的剖面图。图8A～8H示出栅长方向的剖面。
为了说明工序顺序，首先如图8A所示，制备半导体硅衬底101。然后，如图8B所示，为了通过SFT(浅沟分离)分开元件，在元件分离区形成深为200nm左右的沟，在沟中埋入TEOS-SiO2膜，形成元件分离绝缘膜102。
然后，在硅衬底101表面上通过热氧化形成5nm左右的SiO2膜103，然后，在整个表面上形成10nm左右的氮化硅膜501。然后如图8C所示，用LPCVD法在氮化硅膜501上淀积150nm左右的TEOS-SiO2膜，形成层间绝缘膜104。
然后，如图8D所示，用EB直扫或光刻在MISFET的沟道形成区上形成有开口的光刻膜105，然后以该光刻胶膜105为掩模，对源和漏的预定形成区之间的层间绝缘膜104进行蚀刻，形成栅沟106。此时，氮化硅膜501用作RIE停止层，防止硅衬底101被腐蚀。
然后，如图8E所示，除去光刻胶膜105，然后淀积氮化硅膜，用RIE法进行蚀刻，在栅沟106的内侧形成侧壁绝缘膜107。在为了形成侧壁绝缘膜107进行RIE时，还同时去除在沟底部露出的氮化硅膜501，若有残留，则用热磷酸或RIE除去。
然后，如图8F所示，向沟道区进行用来调整晶体管的阈值电压的离子注入(图中未示)，用HF处理去除SiO2膜103。
之后，与其它实施例相同。即，如图8G所示，用金属镶嵌工艺在栅沟106中埋置形成由栅绝缘膜材料的Ta2O5膜108、阻挡金属TiN膜109和Al膜110的层叠结构形成的金属栅电极111。
然后，如图8H所示，形成源/漏沟，然后在源/漏沟内埋置形成Er膜构成的源/漏电极114，之后通过在450℃以下的温度退火，在源/漏电极114和硅衬底101的界面处形成肖特基结和源/漏115。
若采用本实施例，除了得到与实施例1同样的效果(优点)外，还具有以下的优点，即，借助于在层间绝缘膜104和5nm左右的SiO2膜103之间形成的10nm左右的氮化硅膜501，用RIE法对栅预定形成区的层间绝缘膜104进行蚀刻，形成栅沟106时，氮化硅膜501起到RIE停止层的作用，可以防止蚀刻硅衬底101时带来的RIE损伤。从而，可显著改善MOS界面的特性。<实施例6>
图9A～9D是展示本发明实施例6的NMOSFET的制造工序的剖面图。图9A～9D示出栅长方向的剖面。
在本实施例中，金属栅不用金属镶嵌法而是用RIE工艺形成。若说明工序顺序，则首先，如图9A所示，在半导体硅衬底101上用STI技术形成元件分离绝缘膜102，向沟道区注入用来调整晶体管阈值电压的离子。然后在硅衬底表面上形成作为栅绝缘膜材料的Ta2O5膜108。
然后，如图9B所示，依次堆积作为金属栅材料的阻挡金属TiN膜109和Al膜110，然后用电子束直扫或光刻和RIE法对栅图案构图，形成金属栅电极111。然后，在金属栅电极111的侧面例如氮化硅膜上形成侧壁绝缘膜107。然后，如图9C所示，堆积200nm左右的TEOS-SiO2膜，然后用CMP平坦化，形成层间绝缘膜104。
之后，与其它实施例相同。如图9D所示，蚀刻除去源/漏区的层间绝缘膜104后，形成源/漏电极104、和肖特基结和源/漏115。
若采用本实施例，由于无须形成伪栅，与现有的金属镶嵌工艺相比，可以大幅度减少工序数目，无须进行用来使源和漏活性化的高温热工序(通常为1000℃左右)，所以使制造更容易。而且，由于使用不是pn结合而是肖特基结合的源和漏，即使采用高介电栅绝缘膜，也可以防止短沟道效应。如果抑制了短沟道效应，就可以减少沟浓度，从而改善S因子，减小阈值电压。当然，源和漏和栅的位置是靠自对准形成的。<实施例7>
在实施例1中，用图2A～2L说明了图1所示的NMOSFET的制造方法。本实施例说明与用图2A～2L说明的方法说明的制造方法不同的NMISFET的制造方法。
图10A～10G是说明本发明实施例7的NMISFET的制造方法的剖面图。
图10A所示的结构是用与实施例1中用图2A～2C说明的工序相同的工序形成的，省略其说明。
然后，如图10B所示，在MISFET的形成了源和漏的区域上形成有开口部分的光刻胶膜，然后以该光刻胶膜为掩模选择性蚀刻层间绝缘膜104和SiO2膜103，形成源/漏沟113。
然后，如图10C所示，用金属镶嵌法在源/漏沟内埋置形成与硅反应形成硅化物的金属材料114。然后，如图10D所示，金属材料114和硅衬底101反应形成由硅化物构成的肖特基结和源/漏115。
在图10D所示的工序中，通过对在源/漏沟113的底部露出的硅衬底进行30nm左右的CDE的蚀刻，在栅侧壁下形成凹槽，也可以以埋入凹槽的方式埋入Er膜。由此，由于肖特基结和源/漏115一直延伸形成到侧壁绝缘膜107下，可以缩短栅极和源/漏的距离，减小晶体管的寄生电阻，实现高的驱动能力。
然后，如图10E所示，在肖特基结和源/漏115上的金属材料114和源/漏115之间的层间绝缘膜104上形成有开口的光刻胶膜701。然后，以光刻胶膜701为掩模对层间绝缘膜104进行选择性蚀刻，形成从源/漏电极的对置侧面露出的栅沟106。
然后，如图10F所示，去除光刻胶膜701后，堆积氮化硅膜，用RIE法进行蚀刻，在栅沟106的内侧形成侧壁绝缘膜107。此时必须对沟道区的硅衬底101，通过SiO2膜103进行用来调整晶体管阈值电压的离子注入(图中未示出)。
然后，如图10G所示，与实施例1同样地，形成由作为栅绝缘膜材料的Ta2O5膜108、阻挡金属TiN膜109和Al膜110叠层而成的金属栅电极111。
在本实施例中，在源/漏沟内埋入的金属材料与实施例1不同，不仅限于与硅反应形成硅化物的材料，可以用任意的金属。在实施例1中，在形成栅绝缘膜和金属栅电极之后，为了形成源和漏，必须在源/漏中埋置形成在450℃以下形成硅化物的金属。在本实施例的情况下，由于在形成源/漏后形成栅电极，可以采用在高温下形成硅化物的金属材料。
另外，形成使源/漏电极114露出的沟之后，在沟的侧壁形成侧壁绝缘膜，形成栅沟，由此可以使栅电极以相对于源/漏自整合的方式形成。<实施例8>
在实施例2中，用图4A～4J说明了图3所示的CMOSFET的制造方法。本实施例说明与用图4A～4J说明的方法说明的制造方法不同的CMISFET的制造方法。
图11A～11L是示出本发明实施例8的CMISFET的制造工序的剖面图。
图11A所示的剖面图是用与用图2A～2B说明的工序相同的工序形成的，省略其说明。
然后，如图11B所示，在NMOS源/漏形成区上形成有开口部分的光刻胶膜801，然后以光刻胶膜801为掩模选择性蚀刻层间绝缘膜104，形成NMOS侧源/漏沟802。然后，如图11C所示，以埋入NMOS侧源/漏沟802内的方式，在整个表面上堆积Er膜114。
然后，如图11D所示，对Er膜114进行化学机械研磨，使层间绝缘膜104的表面露出，形成源/漏电极114。然后，在源/漏电极114和硅衬底101的界面上形成NMOS侧肖特基结和源/漏115。
然后，如图11E所示，在PMOS源/漏形成区上形成有开口部的光刻膜803，然后以光刻胶膜803作为掩模对层间绝缘膜104选择性地蚀刻，形成PMOS侧源/漏沟804。然后，如图11F所示，以埋入PMOS侧源/漏沟804的方式在整个表面上堆积Pt膜201。
然后，如图11G所示，对Pt膜201进行化学机械研磨，使层间绝缘膜的表面露出，在PMOS侧源/漏沟804内形成源/漏电极201。然后，在例如450℃以下的低温下进行硅化物反应，在PMOS侧源/漏电极201和硅衬底101的界面上形成PMOS侧肖特基结和源/漏202。
然后，如图11H所示，在源/漏电极114、201的一部分上以及源/漏115、202间的层间绝缘膜104上形成有开口的光刻胶膜805。然后，以光刻胶膜805为掩模，形成使PMOS侧和NMOS侧的与源/漏电极114、201对置的侧面露出的栅沟806a、806b。然后，如图11I所示，堆积氮化硅膜，用RIE法进行蚀刻，在栅沟106的内侧形成侧壁绝缘膜807。
然后，如图11J所示，在PMOS沟道形成区的表面上选择性地形成光刻胶膜808后，向NMOS沟道区的栅沟806a底面上露出的硅衬底101的表面上注入调整晶体管阈值电压用的离子。然后，如图11K所示，除去PMOS沟道形成区的表面上的光刻胶膜808，然后在NMOS沟道形成区的表面上形成光刻胶膜800，向PMOS沟道形成区的栅沟806b底面上露出的硅衬底101的表面上注入用来调整晶体管阈值电压的离子。
然后，如图11L所示，与实施例1同样地，形成由作为栅绝缘膜材料的Ta2O5膜108、阻挡金属TiN膜109和Al膜110叠层而成的金属栅电极111。<实施例9>
图12是展示本发明实施例9的NMISFET的结构的剖面图。图12中与图1相同的部分采用相同的标号，并省略其说明。图12示出栅长方向的剖面。
该NMISFET，如图12所示，在肖特基结和源/漏115、以及p型沟道区2111之间，形成n型延伸区2112。另外，作为半导体衬底，采用Si支撑衬底2101、BOX氧化膜2102和硅半导体层(沟道区2111、延伸区2112)叠层而成的SOI衬底。
通过在肖特基结和源/漏115以及p型沟道区2111之间形成延伸层2112，可以降低肖特基垫垒的高度，提高晶体管的电流驱动力。但是，延伸层的杂质浓度有上限，通常为3×1019cm-3左右。该浓度在源和漏中采用ErSi和PtSi的情况下，是在肖特基结部分引起冲击式(ballistic)传导的界限点。另外，在该结构中，与沟道区中的延伸区的导电类型相反的杂质的浓度为与延伸区的杂质浓度相当或更高，所以若延伸区的杂质浓度越高，阈值电压Vth就越高。因此，必须根据所期望的阈值电压Vth的值抑制比上述浓度更低的浓度。而且，若延伸区和沟道区的浓度太高，还出现两者的pn结耐压低的问题，该问题也是受延伸区的上限决定的。
下面，用图13A～13M说明图12所示的NMISFET的制造工序。
为了说明工序顺序，首先如图13A所示，准备由Si支撑衬底2102、BOX氧化膜2102和Si半导体层2103叠层而成的半导体SOI衬底。
然后，如图13B所示，为了通过SFT(浅沟分离)分开元件，除去元件分离区的Si半导体层2103，形成深为100nm左右的沟，在沟中埋入TEOS-SiO2膜，形成元件分离绝缘膜102。然后，在硅半导体层2103的表面上通过5nm左右的热氧化形成SiO2膜103。然后，在Si半导体层2103上进行用来形成作为源和漏的延伸区的离子注入，形成n型的延伸区2112。例如，以砷浓度为1×1019cm-3左右的方式注入离子。
然后，如图13C所示，用LPCVD法在其上淀积150nm左右的TEOS膜，形成层间绝缘膜104。该层间绝缘膜104在后续工序中用作CMP的停止层。
然后，如图13D所示，用EB直扫或光刻形成有开口的光刻膜105，以该光刻胶膜105为掩模，对源和漏的预定形成区之间的层间绝缘膜104用RIE法进行蚀刻，形成栅沟106。
然后，如图13E所示，除去光刻胶膜105，在栅沟106的内侧形成侧壁绝缘膜107。
然后，如图13F所示，此时，以抵销先前在整个表面上注入的n型延伸区2112的方式注入导电类型相反的离子(硼等)，形成p型离子注入区2201。例如，以沟道区成为p型半导体的方式注入比延伸区浓度高的(＞1×1019cm-3)离子。进行该离子注入时同时调整晶体管的阈值电压。然后，如图13G所示，使p型离子注入区2201活化，形成p型沟道区2111。
在本发明的晶体管中，由于与延伸区肖特基结合的硅化物电极，预定在低温(例如450℃以下)下形成(不形成采用高浓度杂质的深结合)，无需栅形成后的450℃以上的高温热处理工序。因此，栅绝缘膜可以采用高介电膜或强介电膜(Ta2O5膜、TiO2膜、Si3N4膜、(Ba，Sr)TiO3、HfO2、ZrO2、La2O3、Gd2O3、Y2O3、CaF2、CaSnF2、CeO2、用钇稳定化的氮化锆，Al2O3、ZrSiO4、HfSiO4、Gd2SiO5、2La2O33SiO2等)，栅电极可使用金属材料(TiN、WN、Al、W、Ru等)。
如果在栅形成后有800～1000℃左右的高温工序，金属栅的原子向栅绝缘膜中扩散，栅的耐压性劣化，在高介电膜和硅之间的界面上形成介电率低的薄膜层，大大增加实际的栅绝缘膜的厚度，元件性能劣化。
在此说明栅绝缘膜材料采用Ta2O5膜、金属栅材料采用阻挡金属TiN和W的叠层结构的情况。
若详细描述制造方法，则如图13H所示，除去例如栅沟106底部的SiO2膜103，露出沟道区2111。然后在栅沟106底部用CVD法形成1nm以下的氮化硅膜(NO氮化的氮氧化膜)、和约4nm的Ta2O5膜108。此时栅绝缘膜的氧化膜折算厚度为1.5nm以下。之后，作为阻挡金属，例如用CVD法形成厚5nm左右的阻挡金属TiN膜109，例如形成厚300nm左右的W膜110。
然后，如图13I所示，用CMP法研磨TiN膜109和W膜110的叠层结构，用金属镶嵌法进行TEOS膜104上的TiN膜109和W膜110的构图，形成金属栅电极111。
然后，如图13J所示，用光刻等在元件区上形成有开口的光刻胶膜2202，然后以光刻胶膜2002为掩模对源/漏区的层间绝缘膜104进行选择性蚀刻，形成源/漏沟2203。
然后，如图13K所示，以埋入源/漏沟2203内的方式堆积由例如Er构成的源/漏电极114。然后，如图13L所示，用CMP法研磨层间绝缘膜104上的源/漏电极114，在源/漏沟2203内埋置形成源/漏电极114。进而，如图13M所示，在低温(例如450℃以下)下进行硅化物反应，形成硅化物金属(ErSi2)，形成肖特基结和源/漏115。
形成源和漏以后的工序和通常的LSI制造工艺相同。即，用CVD法形成层间绝缘膜，在源/漏电极和栅电极上开孔形成导电孔，用双金属镶嵌法形成上层金属布线(例如Cu布线)。
如果象上述那样，由于无须形成伪栅，与现有的金属镶嵌工艺相比，可以大幅度减少工序数目，无须进行用来使源和漏的深扩散层活性化的高温热工序(通常为1000℃左右)，所以使制造更容易。
而且，下述的金属镶嵌工艺的优点也都一并保留。即，(1)由于不用RIE而是用CMP加工栅，不会给栅绝缘膜带来等离子体损伤；(2)在薄的栅绝缘膜上用RIE加工金属栅很困难，但在本发明的工艺中不存在这个问题；(3)由于加工栅以后使表面完全平坦化，使以后的制造工序更容易；(4)源和/漏以及栅的位置通过自对准形成。
而且，通过在SOI-MOSFET的源/漏中采用肖特基结，克服了作为接触的特征的SOI元件的缺点；同时通过采用SOI衬底，消除了肖特基接触具有的缺点。更具体地说，(1)由于源/漏两者中的阻挡效果，可抑制SOI-MOSFET的衬底漂移问题；(2)通过采用SOI结构，可抑制漏接触处的泄露电流，从而可减小晶体管的开路电流(消耗电力)。<实施例10>
本实施例说明在NMOSFET和PMOSFET中构成肖特基结和源/漏的材料不同的CMOSFET的制造方法。
下面，说明CMOSFET的制造方法。图14A～14K是展示本发明实施例10的SMOSFET的制造工序的剖面图。
图13A～13E与实施例9相同，省略其说明。但是，在NMOS和PMOS区分别形成n型和p型延伸区2112a和2112b。如果说明其后的工序顺序，如图14A所示，在栅预定形成区的层间绝缘膜104上形成栅沟2601a、2601b，在其内侧形成由例如氮化硅膜构成的侧壁绝缘膜107。
然后，如图14B所示，覆盖PMOSFET形成区的表面，在NMOSFET形成区上形成有开口的光刻胶膜2602之后，以抵销向延伸区2112a导入的杂质的方式注入导电型相反的离子，在栅沟2601a的底部上露出的延伸区2112a上形成p型离子注入区2201a。例如，以使沟道区成为p型半导体的方式，进行比n型延伸区2112a浓度高(＞1×1019cm-3)的沟道离子注入。在进行该离子注入的同时调整晶体管的阈值电压。
然后，如图14C所示，去除光刻胶膜2602后，覆盖NMOSFET形成区的表面，在PMOSFET形成区上形成有开口的光刻胶膜2603之后，以抵销向延伸区2112b导入的杂质的方式注入导电型相反的离子，在栅沟2601b的底部上露出的延伸区2112b上形成n型离子注入区2201a。例如，以使沟道区成为n型半导体的方式，进行比p型延伸区2112b浓度高(＞1×1019cm-3)的沟道离子注入。在进行该离子注入的同时调整晶体管的阈值电压。
然后，如图14D所示，去除光刻胶膜2603后，进行使向离子注入区2201a、2201b注入的离子活化的热处理，形成p型沟道区2111a和n型沟道区2111b。
由于在本发明的晶体管中预定源/漏电极以延伸区2112a、2112b和硅化物的(肖特基)结合且在低温下(例如450℃以下)形成(不形成采用高浓度杂质的深结合)，在栅形成后无需450℃以上的高温热处理工序。因此，栅绝缘膜可以采用高介电膜或强介电膜(Ta2O5膜、TiO2膜、Si3N4膜、(Ba，Sr)TiO3、HfO2、ZrO2、La2O3、Gd2O3、Y2O3、CaF2、CaSnF2、CeO2、用钇稳定化的氮化锆，Al2O3、ZrSiO4、HfSiO4、Gd2SiO5、2La2O33SiO2等)，栅电极可使用金属材料(TiN、WN、Al、W、Ru等)。
在此，与实施例9同样地，采用作为栅绝缘膜材料的Ta2O5膜、作为金属栅材料的阻挡金属TiN和W的层叠结构。如图14E所示，在栅沟的内部，形成Ta2O5膜108和TiN膜和W膜叠层的金属栅电极111。
然后，如图14F所示，用光刻等在NMOS侧的元件区域上形成有开口的光刻胶膜2604，之后以光刻胶膜2604为掩模，选择性地蚀刻除去NMOS的源/漏区的层间绝缘膜104，形成NMOS侧源和漏沟2605a。然后，如图14G所示，在NMOS侧源和漏沟2605a内堆积金属材料，例如Er膜114。然后，如图14H所示，除去层间绝缘膜104上的Er膜114后，在低温(例如450℃以下)下使Er膜114和延伸区2112a发生硅化物反应，形成硅化物金属(ErSi2)，形成肖特基结和源/漏115。
然后，如图14I所示，用光刻等在PMOS侧的元件区域上形成有开口的光刻胶膜2606，之后以光刻胶膜2606为掩模，选择性地蚀刻除去PMOS的源/漏区的层间绝缘膜104，形成PMOS侧源和漏沟2605b。然后，如图14J所示，在PMOS侧源和漏沟2605b内堆积金属材料，例如Pt膜201。然后，如图14K所示，除去层间绝缘膜104上的Pt膜后，在低温(例如450℃以下)下使Er膜114和延伸区2112a发生硅化物反应，形成硅化物金属(PtSi)，形成肖特基结和源/漏202b。
形成源和漏以后的工序和通常的LSI制造工艺相同。即，用CVD法形成层间绝缘层TEOS，在源/漏电极和金属栅电极上开孔形成导电孔，用双金属镶嵌法形成上层金属布线(如Cu布线)。这些剖面图与实施例8相同，所以省略。
如果象上述那样，由于无须形成伪栅，与现有的金属镶嵌工艺相比，可以大幅度减少工序数目，无须进行用来使源和漏活性化的高温热工序(通常为1000℃左右)，所以使制造更容易。
而且，在本实施例中，由于在NMOS和PMOS中作为源/漏材料分别采用不同的金属材料，具有以下的优点。即，在采用以肖特基接触(结合)的源和漏的晶体管中，为了避免电流驱动能力的降低，必须采用对N沟道具有小的功函数、对P沟道具有大的功函数的肖特基接触材料。在本实施例中，由于对NMOS采用功函数小的硅化铒(ErSi2)，对PMOS采用功函数大的PtSi，可以增大NMOS和PMOS两者的驱动电流。而且，通过选择肖特基接触材料，可以分别控制NMOS和PMOS的阈值电压。<实施例11>
图15A～15D是用来说明实施例11的NMOSFET的制造工序的剖面图。图15A～15D是示出栅长方向的剖面。
本实施例的特征在于，不用SOI，而是用大块硅衬底。由于其它与实施例9相同，省略对制造方法的详细说明。
若采用本实施例，具有除了SOI带来的优点之外的与实施例9同样的效果(优点)。
图15D示出金属硅化物的底面含在延伸区2101内部的结构。由此可以减小结泄漏。<实施例12>
图16A～16I是用来说明实施例12的NMOSFET的制造工序的剖面图。图16A～16I是示出栅长方向的剖面。
在本实施例中，在层间膜TEOS下形成10nm左右的氮化硅膜和5nm左右的SiO2膜的层叠膜。
如果说明工序顺序，首先，如图16A所示，准备由Si支撑衬底2102、BOX氧化膜2102和Si半导体层2103叠层而成的半导体SOI衬底。
然后，如图16B所示，为了通过SFT(浅沟分离)分开元件，除去元件分离区的Si半导体层2103，形成深为100nm左右的沟，在沟中埋入TEOS-SiO2膜，形成元件分离绝缘膜102。然后，在Si半导体2103的表面上通过5nm左右的热氧化形成SiO2膜103。然后，进行用来形成作为源和漏的延伸区的离子注入，形成n型的延伸区2112。例如，以砷浓度为1×1019cm-3左右的方式注入离子。
然后，如图16C所示，在氧化膜上堆积10nm左右的氮化硅膜3001，之后用LPCVD法淀积150nm左右的TEOS膜104。
然后，如图16D所示，用EB直扫或光刻形成光刻胶膜105，然后以该光刻胶膜105为掩模，对源和漏的预定形成区之间的层间绝缘膜104用RIE法进行蚀刻，形成栅沟106。此时，氮化硅膜3001用作蚀刻停止层，防止延伸区2112的腐蚀。
然后，如图16E所示，除去光刻胶膜105，在栅沟106的内侧用例如氮化硅膜形成侧壁绝缘膜107。然后，此时，以抵销先前在整个表面上注入的n型延伸区2112的方式注入导电类型相反的离子(硼等)，使p型离子注入区活化。例如，形成p型沟道区2111。进行该离子注入时，同时调整晶体管的阈值电压。
然后，如图16F、16G所示，用HF等除去沟道区2111上的SiO2膜103后，用金属镶嵌法在栅沟106内形成Ta2O5膜108、TiN膜109和W膜110(金属栅电极111)。
然后，如图16H所示，以光刻胶膜112为掩模形成源/漏沟113，然后，如图16I所示，去除光刻胶膜112后，用金属镶嵌法在源/漏沟113内形成Er膜114。然后，在低温(例如450℃以下)下使Er膜114和延伸区2112a发生硅化物反应，形成硅化物金属(ErSi2)，形成肖特基结和源/漏115。
若采用本实施例，除了得到与实施例9同样的效果(优点)外，还具有以下的优点，即，借助于在层间TEOS下形成5nm左右的SiO2膜103和10nm左右的氮化硅膜，用RIE法对栅预定形成区的TEOS进行蚀刻，形成栅沟时，氮化硅膜起到RIE停止层的作用，可以防止蚀刻硅衬底带来的RIE损伤。从而，可显著改善MOS界面的特性。
另外，本发明并不受限于上述实施例。例如，在上述实施例中，可以是栅绝缘膜的材料是高介电膜，栅电极的材料是金属，也可以是栅绝缘膜的材料是高介电膜，栅电极的材料不是金属。还可以是栅电极的材料是金属，而栅绝缘膜的材料不是高介电膜。
而且，在不脱离本发明的中心思想的范围内可以进行种种变更。

Claims (16)

1.一种半导体器件，包括：
硅衬底；
在该硅衬底上形成的栅绝缘膜；
在该栅绝缘膜上形成的栅电极；以及
夹着该栅电极在上述硅衬底上形成的、与该硅衬底的界面肖特基结合的由硅化物形成的源和漏；
其特征在于：满足上述栅绝缘膜的材料是高介电膜和上述栅电极的材料是金属这两个条件中的至少一个。
2.如权利要求1所述的半导体器件，其特征在于：上述硅衬底是SOI衬底。
3.如权利要求1所述的半导体器件，其特征在于：在上述栅电极下的沟道区和上述源与漏之间的半导体衬底上，形成有与上述沟道区导电型相反的延伸区。
4.如权利要求3所述的半导体器件，其特征在于：上述延伸区的杂质浓度大于0，且在3×1019cm-3以下。
5.一种半导体器件，具有NMISFET和PMISFET，它们分别包括：
硅衬底；
在该硅衬底上形成的栅绝缘膜；
在该栅绝缘膜上形成的栅电极；以及
夹着该栅电极在上述硅衬底上形成的、由硅化物形成的源和漏；
其特征在于：满足上述栅绝缘膜的材料是高介电膜和上述栅电极的材料是金属这两个条件中的至少一个；
且构成上述NMISFET和PMISFET的硅化物材料各不相同。
6.如权利要求5所述的半导体器件，其特征在于：
构成上述PMISFET的源和漏的硅化物的材料对该PMISFET的沟道的功函数大；
构成上述NMISFET的源和漏的硅化物的材料对该NMISFET的沟道的功函数小。
7.如权利要求5所述的半导体器件，其特征在于：上述硅衬底是SOI衬底。
8.如权利要求5所述的半导体器件，其特征在于：在上述栅电极下的沟道区和上述源与漏之间的半导体衬底上，形成有与上述沟道区导电型相反的延伸区。
9.如权利要求8所述的半导体器件，其特征在于：上述延伸区的杂质浓度大于0，且在3×1019cm-3以下。
10.一种半导体器件的制造方法，包括下列步骤：
在硅衬底上形成层间绝缘膜；
选择性地除去MISFET的源和漏的预定形成区之间的上述层间绝缘膜，形成栅沟；
在上述栅沟的侧壁上形成侧壁绝缘膜；
在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；
在上述栅沟内埋置形成栅电极；
选择性地蚀刻上述MISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的源/漏沟；
在上述源/漏沟内埋置形成金属膜，形成源极和漏极；
使上述硅衬底和上述源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成源和漏。
11.如权利要求10所述的半导体器件的制造方法，其特征在于：
上述栅电极和栅绝缘膜由金属材料和高介电体形成；
上述硅衬底和上述金属膜的反应在450℃以下的温度下进行。
12.一种半导体器件的制造方法，包括下列步骤：
在硅衬底上形成层间绝缘膜；
选择性地除去PMISFET和NMISFET的源和漏的预定形成区之间的上述层间绝缘膜，形成栅沟；
在上述栅沟的侧壁上形成侧壁绝缘膜；
在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；
在上述栅沟内埋置形成栅电极；
选择性地蚀刻上述PMISFET和NMISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的PMIS侧源/漏沟；
在上述PMIS侧源/漏沟内埋置形成第一金属膜，形成PMISFET的源极和漏极；
使上述硅衬底和上述PMISFET的源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成PMISFET的源和漏；
选择性地蚀刻上述NMISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的NMIS侧源/漏沟；
在上述NMIS侧源/漏沟内埋置形成由与第一金属膜不同的材料构成的第二金属膜，形成NMISFET的源极和漏极；
使上述硅衬底和上述NMISFET的源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成NMISFET的源和漏。
13.如权利要求12所述的半导体器件的制造方法，其特征在于：
上述栅电极和栅绝缘膜由金属材料和高介电体形成；
上述硅衬底和上述金属膜的反应在450℃以下的温度下进行。
14.一种半导体器件的制造方法，包括下列步骤：
在硅衬底的表面上形成导入第一导电型的杂质的延伸区；
在上述硅衬底上形成层间绝缘膜；
选择性地除去MISFET的源和漏的预定形成区之间的上述层间绝缘膜，形成栅沟；
在上述栅沟的侧壁上形成侧壁绝缘膜；
在上述栅沟下部的延伸区导入第二导电型的杂质，形成沟道区；
在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；
在上述栅沟内埋置形成栅电极；
选择性地蚀刻上述MISFET的源和漏的预定形成区的上述层间绝缘膜，形成在底部露出上述硅衬底的表面的源/漏沟；
在上述源/漏沟内埋置形成金属膜，形成源极和漏极；
使上述硅衬底和上述源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成源和漏。
15.如权利要求14所述的半导体器件的制造方法，其特征在于：
上述栅电极和栅绝缘膜由金属材料和高介电体形成；
上述硅衬底和上述金属膜的反应在450℃以下的温度下进行。
16.一种半导体器件的制造方法，包括下列步骤：
在硅衬底上形成层间绝缘膜；
在MISFET的源极和漏极的预定形成区的上述层间绝缘膜上，形成在底部露出上述硅衬底的表面的源/漏沟；
在上述源/漏沟内埋置形成金属膜，形成源极和漏极；
使上述硅衬底和上述源极和漏极反应，形成与该硅衬底肖特基结合的硅化物膜，形成源和漏；
在与上述源极和漏极的对置的侧面上形成露出的栅沟；
在上述栅沟的侧壁上形成侧壁绝缘膜；
在上述栅沟的底面上露出上述硅衬底，在露出的硅衬底的表面上形成栅绝缘膜；
在上述栅沟内埋置形成栅电极。
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