CN101317253B - 用于半导体器件的自对准肖特基结的制造方法 - Google Patents
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Abstract
一种制造关于半导体器件的自对准肖特基结(29)的方法。在栅极蚀刻和隔离物形成以后，硅衬底(10)中形成了定义结区的凹槽并且其中选择性地生长了SiGe层(22)。然后，在栅极(14)和SiGe层(22)上提供电介质层(24)，执行接触蚀刻以形成接触孔(26)，然后去除SiGe材料(22)从而在结区中产生腔(28)。最后，用金属填充腔(28)以形成结(29)。因此，提供了一种工艺，它用于形成具有相对低的电阻率的肖特基结，其中该结的形状和位置可被很好地控制。
Description
技术领域
本发明涉及半导体器件的自对准肖特基(Schottky)结的制造方法。
背景技术
超大规模集成电路(VLSI)的发展随着大晶圆面积和小线宽而演变。这种发展趋势提高了集成电路的功能，并且降低了制造成本。随着诸如互补金属氧化物半导体(CMOS)晶体管之类的半导体器件的尺寸的减小，沟道长度相应地减小以加快晶体管的操作速度。随着CMOS晶体管的尺寸减小到0.1μm及以下，为了持续改进集成电路的密度及性能，出现了大量的技术问题。其中一个问题就是结的缩放。需要减小结深xj以便控制短沟道效应及漏感应势垒降低效应，这些都有碍于良好的晶体管开关性能。
通常，结是通过注入掺杂及随后的退火形成的。但是，激活原子的总数被溶解度曲线所限，所以结深的降低会自动地增大晶体管的接入电阻Rj。此外，由于注入期间的散射和激活期间的扩散问题，从而很难通过上述工艺实现明确定义的突变结。克服该Rs/xj取舍的一种方法就是制造金属肖特基结，它具有非常低的电阻率。通常，由于其选择性，所以这样的结是通过硅化工艺实现的。
参见图9a，在现有的金属氧化物半导体器件制造工艺中，在衬底100上的栅极氧化物层120上形成栅极140。接下来，关于衬底100执行离子注入步骤以形成轻度掺杂的漏极(LLD)区域110，如图9b示意所示。在栅极140的侧壁上形成了隔离物160，如图9c所示，并且执行源极/漏极注入工艺，以在衬底100上形成源极/漏极区域130，如图9d所示。最后，对硅晶圆进行热处理工艺(诸如退火)以修复晶体结构并使掺杂物进入之后，通过硅化步骤在器件的源极、漏极和栅极上形成硅化物接触层170(或结)，从而产生图9e示意性地示出的那种结构。
为了利用金属肖特基结的全电势，对结的形状及其相对于栅控沟道位置的控制是极其重要的。但是，如果传统硅化工艺被用于形成结，那么在金属与硅反应期间会发生不希望的进入衬底或进入栅极下面的扩散现象，于是可能会对形成的结的形状和位置产生不利影响。另一方面，已经考虑了将金属沉积工艺用来形成结，这可以解决上述问题并且可以扩大对可能被采用的肖特基材料的选择。但是，与硅化不同的是，金属沉积对硅没有选择性，并因此需要提供一种在不使金属沉积在晶体管的其它部分(诸如隔离物或STI区域，这样会不可避免地造成短路)上的情况下，使用金属沉积来形成这种结的方法。优选的是提供一种利用金属沉积工艺来制造与半导体器件相关的自对准肖特基结的方法，这种沉积工艺与现有技术所提出的硅化技术不同，其中至少解决了上述问题中的一些问题。
发明内容
在本发明的一个方面中，提供了一种制造关于半导体器件有源区的自对准金属半导体结的方法，包括以下步骤：
在半导体衬底上提供栅极；
在所述有源区上选择性地沉积一层牺牲材料，所述材料定义了结区；
在所述栅极和所述牺牲材料上提供一层电介质材料；
在所述结区选择性地蚀刻所述电介质材料，以形成接触孔；
随后从所述凹槽去除所述牺牲材料，以产生腔；并且
经由所述接触孔，用金属材料填充所述腔。
因此，根据本发明，通过形成“假”结实现了上述目的，该“假”结随后被去除以产生腔或者空洞，该腔或者空洞随后被金属填充以形成结。
在本发明的优选实施例中，该方法还包括以下步骤：从与所述有源区相对应的所述半导体衬底上去除材料的一部分，从而在其中形成了凹槽，所述凹槽定义了结区。在这种方式中，凹槽的蚀刻尤其有利，结被放置在栅极下的导电沟道的高度上。此外，当栅极与隔离物侧面相接时，本实施例能够在隔离物下进行蚀刻(例如在完成湿法蚀刻后)，从而可以在隔离物下面靠近沟道的位置放置牺牲材料以及随后的结。
在示例性实施例中，通过湿法和/或干法蚀刻，从所述半导体衬底的表面去除材料的所述部分。优选地，所述半导体衬底包括硅，并且在所述半导体衬底上的选择性生长的所述半导体材料层是锗硅(SiGe)，其是有利地通过SiGe外延生长的。在一个示例性实施例中，栅极包括多晶硅，SiGe层还生长在所述栅极的顶部。可通过选择性化学蚀刻(例如在所谓的“假”结是由SiGe形成的情况下采用选择性化学SiGe蚀刻)从凹槽中去除半导体材料。在优选实施例中，凹槽中的半导体材料层延伸至高于在凹槽形成之前的所述半导体衬底的原始表面。这有助于肖特基金属沉积步骤，并且还具有降低最终的结的电阻率的效果。
在优选实施例中，经由接触孔用金属材料填充腔的步骤包括以下子步骤：首先执行金属沉积工艺，以填充所述腔以及用金属层覆盖接触孔的侧壁和电介质材料的表面，随后在接触孔的剩余部分中填满金属。在这种情况下，该方法可包括其它(例如CMP)步骤，从电介质的表面上去除所沉积的金属层。在低于制造所述半导体器件的工艺流程的最高温度所限定的预定温度时，用于形成结的金属(例如TiN)与所述半导体衬底材料有利地基本上不发生化学反应。
在本发明的一个示例性实施例中，半导体器件可包括具有源极和漏极区域的MOS晶体管，其中关于源极区域和漏极区域，提供了根据以上定义的本发明制造的金属结。在一个示例性实施例中，半导体器件包括CMOS晶体管，所述CMOS晶体管包括pMOS器件和nMOS器件，其中不同的金属被用于形成pMOS和nMOS器件的各个金属结。在这种情况下，pMOS和nMOS器件的各个金属结的厚度可以不同。在本发明的一个示例性实施例中，为了实现上面提到的结厚度的差异，采用分开的各个接触蚀刻步骤，形成pMOS和nMOS器件的各个接触孔。
本发明可扩展至集成电路，该集成电路包括衬底，该衬底上提供了至少一个半导体器件，该半导体器件合并了根据前面所述的方法制造出来的金属半导体结。
附图说明
通过参考下文中描述的实施例，本发明的这些和其它方面将得到说明并变得明显。
参考附图，通过示例，现在对本发明实施例进行描述，其中：
图1至8是图示说明了根据本发明示例性实施例用于制造与半导体器件相关的金属半导体结的方法的主要步骤的示意截面图；
图9a至9e是图示说明了根据现有技术制造金属氧化物半导体器件的主要工艺流程步骤的示意截面图。
具体实施方式
根据本发明的方法从普通的CMOS晶体管制造工艺开始，该工艺遵循普通的工艺流程(直到并包括栅极蚀刻步骤)。因此，参见附图中的图1，提供了半导体衬底10，其中布置了浅沟槽隔离(STI)区域18，并且其中注入了N阱和P阱(未示出)。在衬底10上提供了栅极氧化物层12，并且在栅极氧化物层12上沉积诸如多晶硅之类的栅极电极材料层，然后，进行蚀刻以形成栅极14。在栅极14的侧壁上提供了隔离物16。
参见附图中的图2，利用适当顺序的干法或湿法蚀刻工艺在硅衬底10中的结区处形成了明确的凹槽20，其中凹槽定义了将要形成的肖特基结的下限。
理想上，肖特基结会到达栅极14的边缘以便将沟道的接触电阻降至最小。因此，在本发明的该示例性实施例中，准各向同性蚀刻(semi-isotropic etching)可被有利地用于在隔离物16下提供足够的凹槽(20)，之后用金属填充该凹槽。通常，各向异性蚀刻由反应离子蚀刻(RIE)实现，而各向同性蚀刻由化学蚀刻(例如湿法蚀刻)实现。但是，准各向同性蚀刻同样可以通过非常低的离子能量下的干法蚀刻实现，从而降低了磨损的指向性。本领域技术人员可以理解的是，可以有其它的多种蚀刻凹槽20的方法，并且本发明并非必然地局限于这一点。
接下来，选择性SiGe外延生长用于在器件的源极和漏极区域上生长SiGe层22，并且如果使用了多晶硅栅极14，则也在栅极上，如图3所示。所使用的Ge含量一般为15-30％以确保随后的选择性SiGe蚀刻步骤期间的高度选择性(更高的Ge含量增大了相对于Si的SiGe去除的选择性，但是也在清洗步骤期间导致了不希望的SiGe损失)。SiGe层22作为“假”结并且限定了将要形成的肖特基结的上限。执行选择性SiGe外延生长是有利的，以便形成SiGe层22，该层延伸至高于原始衬底表面，如图3所示，这有助于肖特基金属沉积步骤。这是因为，SiGe厚度限定了其中将要沉积金属的腔的高度，该厚度不应当太小，以确保腔的保形填充(即，降低侧壁上的非均匀沉积之后的不完全填充的风险)。更厚的结也具有降低电阻率的效果。应该理解的是，该示例性方法并不需要现有技术工艺中的LDD和S/D注入步骤和硅化步骤。
参见附图中的图4，半导体器件被电介质材料层24覆盖，然后选择性地蚀刻掉电介质材料层24，以形成关于器件的源极和漏极区域的接触孔26，如图5所示。可以使用任何电介质材料：普通的CMOS晶体管流程在有源区中采用厚度为30nm的氮化物覆盖层并且用作接触蚀刻的蚀刻阻挡层，在该层上沉积了氧化物，例如磷自旋玻璃(phosphorus spin glass，PSG)。本发明并非必然局限于这一点。
在接触蚀刻以后，执行本领域已知的选择性化学SiGe蚀刻，以从结区中去除所有的SiGe，并且在多晶硅栅极14的情况下，从栅极顶部去除所有的SiGe以产生腔或者空洞22，如图6所示。可替换地，湿法蚀刻技术可用于该步骤。由于生长的SiGe被再次去除，所以本领域技术人员可以理解的是，可以采用其它材料来作为该牺牲层。同样可以通过外延生长或诸如PVD、CVD、ALD之类的其它已知沉积方法来沉积这些其它材料。
接下来，通过接触孔26，采用金属沉积工艺来形成金属层30，以填充空洞28并形成结29，如附图的图7所示。为了确保保留了预定的结几何形状，金属30(例如TiN)可能是有利的，这是因为在沉积工艺期间或者在余下的中端和末端步骤期间(其中最大工艺温度通常低于450℃)，它不会发生反应或者至少仅在几埃的表面与硅发生反应。然后，接触孔26被适当金属32完全填充，并且化学机械抛光(CMP)步骤用于从电介质层24的表面去除所有凹槽金属，如图8所示。在通常的工艺流程中，在阻挡层沉积之后，W被用于接触填充。在本发明中，最好采用肖特基阻挡层的金属来填充阻挡层材料的孔，这样，就对接触填充材料没有任何特殊要求。如果不是这样，可能需要额外地沉积阻挡层材料来避免W扩散。通常，接触填充材料的选择标准包括低电阻率、阻挡层材料的低接触电阻率、以及用于在不留下空洞的情况下进行均匀接触填充的保形沉积方法(ALD、MOCVD及其它)的可用性。
然后，可通过传统的多层金属化后端处理来完成器件，这对本领域技术人员而言是很熟悉的，所以对此将不再讨论。
总之，本发明的上述示例性实施例旨在提供一种制造CMOS器件中的自对准肖特基结的方法，该方法的实现是通过：在选择性去除了预先建立的SiGe“假”结之后穿过源极/漏极接触孔来进行金属沉积。通过该方法，将要形成的肖特基结的几何形状被细致的Si衬底凹槽所限定，该Si衬底凹槽是在栅极蚀刻和在源极/漏极区域中进行选择性SiGe外延生长之后形成的，这就给出了几何设计中的更多灵活性，并且在非活性金属的情况下，相对于一般为制造肖特基结所提出的硅化技术，还给出了对肖特基结更好的形状和深度控制。
可以知道的是，最好分别在pMOS和nMOS器件上对肖特基结采用具有不同阻挡层高度的两种不同金属。根据本发明的示例性实施例，这可以通过其它掩模步骤来实现，该步骤将分开分别用于pMOS和nMOS器件的接触蚀刻步骤。相对于前面参见图1至8时所描述的更简单的工艺流程，这种复杂性的增大实际上是可以接收的，这是因为对于LDD和S/D注入，同样省略了现有技术的硅化步骤。
最后，应该注意的是，上述实施例说明了而不是限制了本发明，并且本领域技术人员将能在不脱离所附权利要求中限定的范围的情况下设计出多种替换实施例。在权利要求中，括号中的任何标号都不应该被解释为对权利要求的限制。词语“包括”及类似词语的使用并不排除权利要求中所陈述的元素和步骤之外其它元素和步骤的存在。元素的单个使用并不排除多个该元素的存在，反之亦然。本发明可由包含几个不同元件的硬件实现，也可由被适当编程的计算机实现。在列举了多个装置的器件权利要求中，这些装置中的多个可通过同一种硬件实现。事实仅仅在于，在相互不同的从属权利要求中陈述的某些方法并不表示不能利用这些方法的结合来获得优势。
本领域技术人员将很容易地理解，在不脱离本发明的范围的情况下，说明书中所公开的各种参数可被修改，并且所公开和/或所要求的各种实施例可以结合。
Claims (15)
1.一种用于制造关于半导体器件有源区的自对准金属半导体结的方法，所述方法包括以下步骤：
在半导体衬底上提供栅极；
去除所述半导体衬底表面上与所述有源区相对应的一部分材料以便在其中形成凹槽；
在所述有源区上选择性地沉积一层牺牲材料，所述牺牲材料定义了结区；
在所述栅极和所述牺牲材料上提供一层电介质材料；
在所述结区选择性地蚀刻所述电介质材料，以形成接触孔；
随后从凹槽去除所述牺牲材料，从而产生腔；并且
经由所述接触孔，用金属材料填充所述腔。
2.如权利要求1所述的方法，其中所述牺牲材料是半导体材料。
3.如权利要求1所述的方法，其中，去除所述半导体衬底表面上与所述有源区相对应的一部分材料以便在其中形成凹槽的步骤是通过湿法和/或干法蚀刻工艺实现的。
4.如权利要求2所述的方法，其中，所述半导体衬底包括硅，并且所述半导体材料是SiGe，并且其中沉积是通过外延生长完成的。
5.如权利要求4所述的方法，其中，在所述凹槽中生长所述SiGe。
6.如权利要求4所述的方法，其中所述栅极包括多晶硅，并且SiGe也生长在所述栅极的顶部上。
7.如权利要求1所述的方法，其中凹槽中的所述牺牲材料延伸得高于在凹槽形成之前的所述半导体衬底的原始表面。
8.如权利要求1所述的方法，其中通过选择性化学蚀刻将所述牺牲材料从凹槽去除。
9.如权利要求4所述的方法，其中通过选择性化学SiGe蚀刻将所述SiGe从所述凹槽去除。
10.如权利要求1所述的方法，其中，经由所述接触孔用金属材料填充所述腔的步骤包括以下子步骤：首先执行金属沉积工艺以填充所述腔并且用金属材料覆盖接触孔的侧壁和电介质材料的表面，随后在接触孔的剩余部分中填满金属。
11.如权利要求1所述的方法，还包括从电介质材料的表面去除所沉积的金属材料的步骤。
12.如权利要求1所述的方法，其中，在低于制造所述半导体器件的工艺流程的最高温度所限定的预定温度时，用于形成金属半导体结的金属材料与所述半导体衬底材料不发生反应。
13.如权利要求1所述的方法，其中所述半导体器件包括CMOS晶体管，所述CMOS晶体管包括pMOS和nMOS器件，其中不同的金属材料被用于形成pMOS和nMOS器件的各个的金属半导体结。
14.如权利要求1所述的方法，其中，所述半导体器件包括CMOS晶体管，所述CMOS晶体管包括pMOS和nMOS器件，其中所述pMOS和nMOS器件的各个的金属半导体结的厚度不同。
15.如权利要求12所述的方法，其中，使用分开的接触蚀刻步骤来形成pMOS和nMOS器件的各个的接触孔。
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