JP2004296491A - 半導体装置 - Google Patents

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英明 藤原
Akira Chokai
明 鳥海
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Abstract

【課題】金属からなるゲート電極を用いた場合にも、しきい値電圧が高くなるのを抑制することが可能な半導体装置を提供する。
【解決手段】この半導体装置は、単結晶シリコン層３の主表面に、チャネル領域３ａを規定するように所定の間隔を隔てて形成され、上方に持ち上げられたエレベーテッド構造を有する一対のｎ型のソース／ドレイン領域３ｂと、チャネル領域３ａ上に形成されたＨｆＯ２膜（高誘電率絶縁膜）からなるゲート絶縁膜６と、ゲート絶縁膜６に接触するとともに、ソース／ドレイン領域３ｂを構成するシリコンのバンドギャップ端のエネルギレベル（伝導帯）の近傍のフェルミレベルを有するように仕事関数が約３．９ｅＶに制御されたＨｆ膜７を含むメタルゲート１０とを備えている。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、ＭＯＳトランジスタを含む半導体装置に関する。
【０００２】
【従来の技術】
従来、シリコン基板の表面に形成されたＭＯＳトランジスタ（電界効果型トランジスタ）では、素子の微細化に伴って、ソース／ドレイン間の間隔が小さくなるので、パンチスルー現象が発生しやすくなる。このパンチスルー現象を抑制するために、チャネル領域の不純物濃度を高くする必要がある。このようにチャネル領域の不純物濃度を高くすると、不純物によるクーロン散乱の確率が増加するのみならず、反転層がより薄くなるため、チャネル領域を流れる電子は、ゲート絶縁膜とシリコン基板との界面における界面散乱の影響を受けやすい。
【０００３】
具体的には、反転層がより薄くなると、ゲート電界によってゲート絶縁膜に電子が押し付けられやすくなるので、電子の移動度が低下するという不都合があった。このような不都合を解決するための一例として、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造を有するＭＯＳトランジスタが有望視されている。ＳＯＩ構造を有するＭＯＳトランジスタでは、チャネル領域が形成されるシリコン層の厚みを薄くすることによりパンチスルーが抑制されるので、チャネル領域の不純物濃度を低くすることができる。これにより、ゲート電界でシリコン層を容易に制御することが可能となる。これにより、ゲート電界を低くすることができるので、電子がゲート絶縁膜とシリコン層との界面におけるゲート絶縁膜側に押し付けられる確率が小さくなる。このため、界面散乱の影響を小さくすることが可能となり、不純物によるクーロン散乱も減少させることができるので、ＳＯＩ構造を有するＭＯＳトランジスタでは、電子の移動度を上昇させることが可能となる。
【０００４】
また、従来、ＳＯＩ構造において、ソース／ドレイン領域の抵抗の低減を図るために、ソース／ドレイン領域を持ち上げた構造のエレベーテッド構造を有するソース／ドレイン領域が提案されている（たとえば、非特許文献１）。
【０００５】
この非特許文献１に開示された構造では、ＳＯＩ構造において、能動層となるシリコン層のソース／ドレイン領域の部分を上側に持ち上げた構造を有しており、ソース／ドレイン領域のシリコン層の厚みがチャネル領域の厚みよりも大きくなるように形成されている。これにより、チャネル領域の厚みを小さくしながら、ソース／ドレイン領域の厚みを大きくすることができるので、電子の移動度を向上させながら、ソース／ドレイン領域の抵抗を低減することが可能となる。また、非特許文献１に開示された構造では、チャネル領域上に、高誘電率絶縁膜からなるゲート絶縁膜を介して、ポリシリコン膜からなるゲート電極が形成されている。
【０００６】
【非特許文献１】
“Ｔｒａｎｓｉｓｔｏｒ Ｅｌｅｍｅｎｔｓ ｆｏｒ ３０ｎｍ Ｐｈｙｓｉｃａｌ Ｇａｔｅ Ｌｅｎｇｔｈ ａｎｄ Ｂｅｙｏｎｄ”，Ｉｎｔｅｌ Ｔｅｃｈｎｏｌｏｇｙ Ｊｏｕｒｎａｌ，Ｖｏｌ．０６，Ｍａｙ １６，２００２，ＩＳＳＮ１５３５７６６Ｘ，ｐｐ．４２−５４
【発明が解決しようとする課題】
しかしながら、上記非特許文献１に開示されたエレベーテッド構造を有するソース／ドレイン領域を含むＳＯＩ構造のＭＯＳトランジスタでは、ゲート電極としてポリシリコン膜を用いているため、ゲート絶縁膜近傍のポリシリコン膜が空乏化するという不都合があった。このようにゲート絶縁膜近傍のポリシリコン膜が空乏化すると、実効的なゲート絶縁膜の厚みが大きくなるので、素子性能が劣化するという問題点があった。
【０００７】
そこで、ポリシリコン膜からなるゲート電極に代えて、金属からなるゲート電極を用いることも考えられる。このように金属からなるゲート電極（メタルゲート）を用いれば、ゲート絶縁膜近傍の金属が空乏化することはないので、実効的なゲート絶縁膜の厚みが大きくなるという不都合も生じない。
【０００８】
しかしながら、ゲート電極を金属により形成すると、金属からなるゲート電極とゲート絶縁膜との界面で、金属のフェルミレベルのピニングが発生するため、しきい値電圧の制御を低電圧で行うことが困難になるという問題点があった。
【０００９】
この発明は上記のような課題を解決するためになされたものであり、この発明の１つの目的は、金属からなるゲート電極を用いる場合に、金属のフェルミレベルのピニングを抑制することが可能な半導体装置を提供することである。
【００１０】
【課題を解決するための手段】
この発明の第１の局面による半導体装置は、シリコン領域の主表面に、チャネル領域を規定するように所定の間隔を隔てて形成され、上方に持ち上げられたエレベーテッド構造を有する一対のソース／ドレイン領域と、チャネル領域上に形成された３．９よりも大きい比誘電率を有する高誘電率絶縁膜からなるゲート絶縁膜と、ゲート絶縁膜に接触するとともに、ソース／ドレイン領域を構成するシリコンのバンドギャップ端のエネルギレベルの近傍のフェルミレベルを有するように仕事関数が制御された第１金属層を含むゲート電極とを備えている。
【００１１】
この第１の局面による半導体装置では、上記のように、上方に持ち上げられたエレベーテッド構造を有する一対のソース／ドレイン領域を設けることによって、ソース／ドレイン領域の抵抗を低減することができる。また、ゲート絶縁膜に接触するとともに、チャネル領域を構成するシリコンのバンドギャップ端のエネルギレベルの近傍のフェルミレベルを有するように仕事関数が制御された第１金属層を含むゲート電極を設けることによって、ゲート電極とゲート絶縁膜との界面における第１金属層間絶縁膜のピニングを抑制することができるので、金属からなるゲート電極を用いた場合にも、しきい値電圧が高くなるのを抑制することができる。なお、仕事関数が制御された第１金属層は、低温（−１００℃以下）および高真空（〜１×１０６Ｐａ以下）条件下で堆積するか、または、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により原子層レベルで制御して堆積することによって、形成するのが好ましい。
【００１２】
この場合、好ましくは、ゲート電極は、仕事関数が制御された第１金属層と、第１金属層上に形成され、第１金属層よりも大きい厚みを有する第２金属層とを含む。このように構成すれば、第２金属層として、通常の配線材料として用いられる金属層を用いることができるので、製造プロセスが比較的複雑な仕事関数が制御された第１金属層のみによってゲート電極を形成する場合に比べて、ゲート電極の製造プロセスを容易に行うことができる。なお、本発明の第１金属層および第２金属層は、金属単体からなる層のみならず、金属化合物からなる層も含む広い概念である。
【００１３】
上記第１の局面による半導体装置において、好ましくは、エレベーテッド構造を有する一対のソース／ドレイン領域の上面に、金属シリサイド膜を介在させることなく接触するように形成され、ソース／ドレイン領域を構成するシリコンのバンドギャップ端のエネルギレベルの近傍のフェルミレベルを有するように仕事関数が制御された第３金属層を含むソース／ドレイン電極をさらに備える。このように構成すれば、ソース／ドレイン領域の不純物濃度が低い場合にも、ソース／ドレイン領域とソース／ドレイン電極との接合を、オーミック接触で、かつ、非常に低抵抗な接合にすることができる。これにより、ソース／ドレイン領域とソース／ドレイン電極とからなるソース／ドレインの抵抗をより低抵抗化することができるとともに、微細化した場合にも、不純物濃度が低いソース／ドレイン領域により、短チャネル効果を抑制することができる。また、短チャネル効果を抑制することにより、チャネル領域の不純物濃度を低くすることができるので、しきい値電圧を低減することができる。
【００１４】
この場合、好ましくは、エレベーテッド構造を有する一対のソース／ドレイン領域は、仕事関数が制御された第３金属層と、第３金属層上に形成され、第３金属層よりも大きい厚みを有する第４金属層とを含む。このように構成すれば、第４金属層として、通常のソースドレイン電極に用いられる金属層を用いることができるので、製造プロセスが比較的複雑な仕事関数が制御された第３金属層のみによってソース／ドレイン電極を形成する場合に比べて、ソース／ドレイン電極の製造プロセスを容易に行うことができる。なお、本発明の第３金属層および第４金属層は、金属単体からなる層のみならず、金属化合物からなる層も含む広い概念である。
【００１５】
上記第１の局面による半導体装置において、好ましくは、シリコン領域は、絶縁物上に形成されたシリコン層を含む。このように構成すれば、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の小さい厚みのシリコン層からなる能動層を形成することができるので、パンチスルーが抑制される。これにより、チャネル領域の不純物濃度を低くすることができるので、低いゲート電圧でオンオフ制御が可能となる。これにより、電子がゲート絶縁膜とシリコン層との界面に押し付けられる確率が低くなるので、界面散乱の影響を小さくすることが可能となり、不純物によるクーロン散乱も減少させることができる。その結果、電子の移動度を大きくすることができる。
【００１６】
この場合、好ましくは、エレベーテッド構造を有する一対のソース／ドレイン領域の外側に形成され、絶縁物に達する素子分離用絶縁膜をさらに備える。このように構成すれば、ＳＯＩ構造で、かつ、エレベーテッド構造を有する一対のソース／ドレイン領域を含む構造において、容易に、素子分離を行うことができる。
【００１７】
この発明の第２の局面による半導体装置は、シリコン領域の主表面に、チャネル領域を規定するように所定の間隔を隔てて形成された一対のソース／ドレイン領域と、チャネル領域上に形成された３．９よりも大きい比誘電率を有する高誘電率絶縁膜からなるゲート絶縁膜と、ゲート絶縁膜上に形成され、ゲート絶縁膜に接触する金属層を含むゲート電極と、一対のソース／ドレイン領域の上面に、金属シリサイド膜を介在させることなく接触するように形成され、ソース／ドレイン領域を構成するシリコンのバンドギャップ端のエネルギレベルの近傍のフェルミレベルを有するように仕事関数が制御された金属層を含むソース／ドレイン電極とを備えている。
【００１８】
この第２の局面による半導体装置では、上記のように、一対のソース／ドレイン領域の上面に、金属シリサイド膜を介在させることなく接触するように、ソース／ドレイン領域を構成するシリコンのバンドギャップ端のエネルギレベルの近傍のフェルミレベルを有するように仕事関数が制御された金属層を含むソース／ドレイン電極を設けることによって、ソース／ドレイン領域の不純物濃度が低い場合にも、ソース／ドレイン領域とソース／ドレイン電極との接合を、オーミック接触で、かつ、非常に低抵抗な接合にすることができる。これにより、ソース／ドレイン領域とソース／ドレイン電極とからなるソース／ドレインの抵抗をより低抵抗化することができるとともに、微細化した場合にも、不純物濃度が低いソース／ドレイン領域により、短チャネル効果を抑制することができる。また、短チャネル効果を抑制することにより、チャネル領域の不純物濃度を低くすることができるので、しきい値電圧を低減することができる。
【００１９】
【発明の実施の形態】
以下、本発明を具体化した実施形態を図面に基づいて説明する。
【００２０】
（第１実施形態）
図１は、本発明の第１実施形態による半導体装置を示した断面図である。図１を参照して、まず、第１実施形態による半導体装置の構造について説明する。
【００２１】
この第１実施形態による半導体装置では、シリコン基板１上に、埋め込み酸化膜２が形成されている。埋め込み酸化膜２上の所定領域には、ＳＯＩ層としての単結晶シリコン層３が形成されている。なお、単結晶シリコン層３は、本発明の「シリコン領域」および「シリコン層」の一例である。単結晶シリコン層３には、チャネル領域３ａを挟むように所定の間隔を隔てて一対のｎ型のソース／ドレイン領域３ｂが形成されている。単結晶シリコン層３のチャネル領域３ａ上には、凹部３ｃが形成されている。単結晶シリコン層３のチャネル領域３ａの部分の厚みは、約３０ｎｍであり、ソース／ドレイン領域３ｂの厚みは、約１００ｎｍである。このように、この第１実施形態では、ソース／ドレイン領域３ｂがチャネル領域３ａに対して持ち上げられたエレベーテッド構造を有する。
【００２２】
また、単結晶シリコン層３を取り囲むように、埋め込み酸化膜２に達する約１００ｎｍの厚みを有するＳｉＮ膜からなる素子分離用絶縁膜４が形成されている。単結晶シリコン層３のチャネル領域３ａ上の凹部３ｃには、Ｕ字状に、高誘電率絶縁膜であるＨｆＯ２膜からなるゲート絶縁膜６が形成されている。このＨｆＯ２膜は、ＳｉＯ２膜換算膜厚で約１ｎｍの膜厚を有する。
【００２３】
ここで、この第１実施形態では、Ｕ字状のゲート絶縁膜６の内面に沿って、約１０ｎｍの厚みを有するＨｆ膜７が形成されている。このＨｆ膜７は、仕事関数が約３．９ｅＶに制御されている。このため、Ｈｆ膜７のフェルミレベルが単結晶シリコン層３を構成するシリコンの伝導帯のエネルギレベルの近傍に位置することになる。また、Ｕ字状のＨｆ膜７によって囲まれた領域を埋め込むように、Ｈｆ膜７よりも大きい厚みを有するＴａＮ膜８が形成されている。仕事関数が制御されたＨｆ膜７と、仕事関数が制御されないＴａＮ膜８とによって、メタルゲート１０が構成されている。一対のソース／ドレイン領域３ｂと、ゲート絶縁膜６と、メタルゲート１０とによって、ＳＯＩ構造のＭＯＳトランジスタが構成されている。なお、Ｈｆ膜７は、本発明の「第１金属層」の一例であり、ＴａＮ膜８は、本発明の「第２金属層」の一例である。
【００２４】
また、Ｕ字状のゲート絶縁膜６の側面には、ＳｉＯ２膜からなるサイドウォール絶縁膜９が形成されている。また、ソース／ドレイン領域３ｂの上面には、ＣｏＳｉ膜などからなる金属シリサイド膜５が形成されている。
【００２５】
第１実施形態では、上記のように、ＳＯＩ構造において、チャネル領域３ａに対して上方に持ち上げられたソース／ドレイン領域３ｂを形成することによって、ソース／ドレイン領域３ｂの抵抗を低減することができる。また、ゲート絶縁膜６に接触するとともに、単結晶シリコン層３を構成するシリコンの伝導帯の近傍のフェルミレベルを有する仕事関数が制御されたＨｆ膜７を含むメタルゲート１０を設けることによって、メタルゲート１０とゲート絶縁膜６との界面におけるピニングを抑制することができる。これにより、しきい値電圧の制御を低電圧で行うことができる。
【００２６】
また、第１実施形態では、仕事関数が制御された約１０ｎｍの小さい厚みを有するＨｆ膜７と、Ｈｆ膜７よりも大きな厚みを有するとともに、従来からのメタルゲート材料であるＴａＮ膜８とによってメタルゲート１０を構成することによって、製造プロセスが比較的複雑な仕事関数が制御されたＨｆ膜７のみによってメタルゲート１０を形成する場合に比べて、メタルゲート１０の製造プロセスを容易に行うことができる。
【００２７】
なお、第１実施形態では、上記のように、ＳＯＩ構造の小さい厚みのチャネル領域３ａを有する単結晶シリコン層３を設けることによって、パンチスルーが抑制されるので、チャネル領域３ａの不純物濃度を低くすることができる。これにより、低いゲート電圧でオンオフ制御が可能となる。このため、電子がゲート絶縁膜６と単結晶シリコン層３との界面に押し付けられる確率が低くなるので、界面散乱の影響を小さくすることが可能となり、不純物によるクーロン散乱も減少させることができる。これにより、電子の移動度を大きくすることができるので、動作速度を向上させることができる。
【００２８】
また、第１実施形態では、エレベーテッド構造を有するソース／ドレイン領域３ｂの外側に、埋め込み酸化膜２に達するように、ＳｉＮ膜からなる素子分離用絶縁膜４を設けることによって、ＳＯＩ構造で、かつ、エレベーテッド構造を有する一対のソース／ドレイン領域３ｂを含む構造において、容易に、素子分離を行うことができる。
【００２９】
また、エレベーテッド構造を有するソース／ドレイン領域３ｂ上に、ＣｏＳｉ膜からなる金属シリサイド膜５を形成することによって、ソース／ドレイン領域３ｂの抵抗をさらに低減することができる。
【００３０】
図２〜図８は、図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。次に、図１〜図８を参照して、第１実施形態による半導体装置の製造プロセスについて説明する。
【００３１】
まず、図２に示すように、シリコン基板１上に埋め込み酸化膜２を介して単結晶シリコン層３が形成されたＳＯＩ基板を用意する。そして、フォトリソグラフィ技術とドライエッチング技術とを用いて、素子分離領域に位置する単結晶シリコン層３を除去した後、ＳｉＮ膜（図示せず）を約１５０ｎｍの厚みで形成する。そして、そのＳｉＮ膜の余分な堆積部分を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法またはエッチバック法により除去することによって、図２に示されるようなＳｉＮ膜からなる素子分離用絶縁膜４が形成される。
【００３２】
次に、図３に示すように、単結晶シリコン層３の表面に熱酸化法を用いてシリコン酸化膜１１を形成する。シリコン酸化膜１１を介して、単結晶シリコン層３に砒素（Ａｓ）イオンを、注入エネルギ：約１０ｋｅＶ、注入量：約１×１０１５ｃｍ−２の条件下でイオン注入した後、約１０００℃で約１０秒間の熱処理を行うことによって、注入した不純物を拡散するとともに電気的に活性化する。この後、希フッ酸またはバッファードフッ酸によりシリコン酸化膜１１を除去する。
【００３３】
次に、図４に示すように、全面を覆うように、ＣＶＤ法を用いて、シリコン酸化膜１２を約２００ｎｍの厚みで堆積する。さらに、シリコン酸化膜１２上に、ＣＶＤ法を用いて、ポリシリコン膜１３を約７０ｎｍの厚みで堆積する。そして、ポリシリコン膜１３上の所定領域に、レジスト膜１４を形成する。そして、レジスト膜１４をマスクとして、ポリシリコン膜１３およびシリコン酸化膜１２をドライエッチングすることにより、図５に示されるような溝状の開口部を形成する。この場合のドライエッチングは、エッチング時間と、シリコン酸化膜１２と単結晶シリコン層３との選択比の違いとを用いて、自動的に停止するように制御される。このため、単結晶シリコン層３はほとんど削られることがない。この後、レジスト膜１４を除去する。
【００３４】
次に、ポリシリコン膜１３およびシリコン酸化膜１２をマスクとして、単結晶シリコン層３をドライエッチングする。この際、シリコン酸化膜１２の上に位置するポリシリコン膜１３も同時にエッチングされる。この場合、約７０ｎｍの厚みを有するポリシリコン膜１３がエッチングされてその下に位置するシリコン酸化膜１２が露出するとプラズマの発光波形が変化する。この発光波形の変化を検出することによりエッチングを停止する。これにより、図６に示すような凹部３ｃを有する単結晶シリコン層３が形成される。なお、簡単化のため、ポリシリコンと単結晶シリコンとが同じエッチング速度を持っているとして扱うと、単結晶シリコン層３は、約７０ｎｍの厚み分だけエッチングされるので、チャネル領域３ａの厚みは約３０ｎｍになる。この後、露出された凹部３ｃの単結晶シリコン層３の表面を約１０ｎｍの厚み分だけ熱酸化することによりシリコン酸化膜（図示せず）を形成した後、そのシリコン酸化膜を希フッ酸またはバッファードフッ酸を用いて除去する。
【００３５】
この後、図７に示すように、ＣＶＤ法またはスパッタ法を用いて、シリコン酸化膜の凹部３ｃを含む全面に、ＨｆＯ２膜（高誘電率絶縁膜）を、ＳｉＯ２膜換算膜厚で約１ｎｍの厚みで堆積することによって、ゲート絶縁膜６を形成する。そのゲート絶縁膜６上に、スパッタ法を用いて、ゲート絶縁膜６との界面で表面反応が起こらない非常に低温（たとえば−１００℃以下）の温度条件下で、仕事関数がほぼ一定（約３．９ｅＶ）に制御されたＨｆ膜７を約１０ｎｍの厚みで堆積する。この後、スパッタ法またはＣＶＤ法を用いて、Ｈｆ膜７によって囲まれた領域を埋め込むようにＴａＮ膜８を形成する。この後、ＣＭＰ法を用いて、ＴａＮ膜８、Ｈｆ膜７およびゲート絶縁膜６の余分な堆積部分を除去することによって、図８に示されるような平坦化された形状が得られる。この後、ドライエッチングを用いてシリコン酸化膜１２を除去する。
【００３６】
最後に、図１に示したように、ＣＶＤ法を用いて、シリコン酸化膜（図示せず）を約５０ｎｍの厚みで形成した後、そのシリコン酸化膜を異方性エッチングすることによって、シリコン酸化膜からなるサイドウォール絶縁膜９を形成する。この後、スパッタ法を用いて、全面に、Ｃｏ膜を堆積した後、熱処理を施すことによって、ソース／ドレイン領域３ｂの表面に金属シリサイド膜（ＣｏＳｉ膜）５を形成する。このようにして、第１実施形態による半導体装置が形成される。なお、この後、図示しない層間絶縁膜および配線部分を形成する。
【００３７】
（第２実施形態）
図９は、本発明の第２実施形態による半導体装置を示した断面図である。図９を参照して、この第２実施形態では、上記した第１実施形態と異なり、単結晶シリコン層と金属層とによってエレベーテッド構造のソース／ドレイン領域を形成した例について説明する。
【００３８】
具体的には、この第２実施形態による半導体装置では、シリコン基板２１上に埋め込み酸化膜２２が形成されている。埋め込み酸化膜２２上の所定領域には、約３０ｎｍの厚みを有するＳＯＩ層としての単結晶シリコン層２３が形成されている。なお、単結晶シリコン層２３は、本発明の「シリコン領域」および「シリコン層」の一例である。単結晶シリコン層２３には、チャネル領域２３ａを挟むように、所定の間隔を隔ててｎ型のソース／ドレイン領域２３ｂが形成されている。チャネル領域２３ａ上には、Ｕ字状のＨｆＯ２膜（高誘電率絶縁膜）からなるゲート絶縁膜２５が、ＳｉＯ２膜換算膜厚で約１ｎｍの厚みを有するように形成されている。このＵ字状のゲート絶縁膜２５の内面に沿って、約１０ｎｍの厚みを有する仕事関数が約３．９ｅＶに制御されたＨｆ膜２６が形成されている。このＵ字状のＨｆ膜２６によって囲まれた領域を充填するように、Ｈｆ膜２６よりも厚みの大きいＴａＮ膜２７が形成されている。
【００３９】
なお、Ｈｆ膜２６は、本発明の「第１金属層」の一例であり、ＴａＮ膜２７は、本発明の「第２金属層」の一例である。Ｈｆ膜２６とＴａＮ膜２７とによって、メタルゲート４０が構成されている。また、一対のソース／ドレイン領域２３ｂと、ゲート絶縁膜２５と、メタルゲート４０とによって、ＳＯＩ構造のＭＯＳトランジスタが構成されている。
【００４０】
また、素子形成領域を取り囲むとともに、埋め込み酸化膜２２に達するように、ＳｉＮ膜からなる素子分離用絶縁膜２４が、約１９０ｎｍの厚みで形成されている。ゲート絶縁膜２５の両側面上および素子分離用絶縁膜２４の素子形成領域側の側面上には、それぞれ、シリコン酸化膜からなるサイドウォール絶縁膜２８が形成されている。
【００４１】
ここで、この第２実施形態では、ｎ型のソース／ドレイン領域２３ｂに接触するとともに、サイドウォール絶縁膜２８の側表面上に沿って、仕事関数が約３．９ｅＶに制御されたＨｆ膜２９が約１０ｎｍの厚みで形成されている。このＨｆ膜２９は、ｎ型のソース／ドレイン領域２３ｂの表面上に、金属シリサイド膜などを介することなく直接接触するように形成されている。また、Ｈｆ膜２９によって囲まれた領域内を充填するように、Ｈｆ膜２９よりも厚みの大きいＴａＮ膜３０が形成されている。この仕事関数が制御されたＨｆ膜２９と、仕事関数が制御されないＴａＮ膜３０とによって、ソース／ドレイン電極４１が形成されている。
【００４２】
この第２実施形態では、単結晶シリコン層２３からなるソース／ドレイン領域２３ｂと、金属膜であるＨｆ膜２９およびＴａＮ膜３０とによって、エレベーテッド構造のソース／ドレインが構成されている。なお、Ｈｆ膜２９は、本発明の「第３金属層」の一例であり、ＴａＮ膜３０は、本発明の「第４金属層」の一例である。
【００４３】
第２実施形態では、上記のように、単結晶シリコン層２３からなるソース／ドレイン領域２３ｂ上に、金属シリサイド膜などを介することなく接触するように、仕事関数が約３．９ｅＶに制御されたＨｆ膜２９を設けることによって、ｎ型のソース／ドレイン領域２３ｂの不純物濃度が低い場合にも、ソース／ドレイン領域２３ｂとソース／ドレイン電極４１との接合を、オーミック接触で、かつ、非常に低抵抗な接合にすることができる。これにより、ソース／ドレイン領域２３ｂとソース／ドレイン電極４１とからなるソース／ドレインの抵抗をより低抵抗化することができるとともに、微細化した場合にも不純物濃度が低いソース／ドレイン領域２３ｂにより短チャネル効果を抑制することができる。また、短チャネル効果を抑制することにより、チャネル領域２３ａの不純物濃度を低くすることができるので、しきい値電圧を低減することができる。
【００４４】
また、ソース／ドレイン電極４１を、約１０ｎｍの薄い仕事関数が制御されたＨｆ膜２９と、Ｈｆ膜２９よりも大きな厚みを有するとともに、従来からのソースドレイン電極材料であるＴａＮ膜３０とにより構成することによって、製造プロセスが比較的複雑な仕事関数が制御されたＨｆ膜２９のみによってソース／ドレイン電極４１を形成する場合に比べて、ソース／ドレイン電極４１の製造プロセスを容易に行うことができる。
【００４５】
また、第２実施形態では、上記第１実施形態と同様、ゲート絶縁膜２５上に、仕事関数が約３．９ｅＶに制御されたＨｆ膜２６を設けることによって、Ｈｆ膜２６を含むメタルゲート４０とゲート絶縁膜２５との界面におけるＨｆ膜２６のピニングを抑制することができるので、金属からなるメタルゲート４０を用いた場合にも、しきい値電圧が高くなるのを抑制することができる。
【００４６】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００４７】
図１０〜図１９は、図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。次に、図９〜図１９を参照して、第２実施形態による半導体装置の製造プロセスについて説明する。
【００４８】
まず、図１０に示すように、シリコン基板２１上に、埋め込み酸化膜２２を形成する。埋め込み酸化膜２２上に、約１００ｎｍの厚みを有する単結晶シリコン層（図示せず）を形成した後、その単結晶シリコン層を熱酸化することによって、約１６０ｎｍの厚みを有するシリコン酸化膜３１と、約３０ｎｍの厚みを有する単結晶シリコン層２３とを形成する。この後、素子分離領域に位置するシリコン酸化膜３１および単結晶シリコン層２３を、フォトリソグラフィ技術とドライエッチング技術とを用いて除去する。そして、ＳｉＮ膜（図示せず）を約２５０ｎｍの厚みで堆積した後、ＣＭＰ法またはエッチバック法を用いて平坦化することによって、図１０に示されるようなＳｉＮ膜からなる素子分離用絶縁膜２４が形成される。この後、シリコン酸化膜３１および素子分離用絶縁膜２４上の所定領域に、溝状の開口パターンを有するレジスト膜３２を形成する。
【００４９】
そして、このレジスト膜３２をマスクとして、シリコン酸化膜３１をドライエッチングすることによって、図１１に示すように、シリコン酸化膜３１を溝状に加工する。このシリコン酸化膜３１のドライエッチングは、エッチング時間と、シリコン酸化膜３１と単結晶シリコン層２３とのエッチング選択比の違いとを用いて、自動的に停止するように制御される。これにより、単結晶シリコン層２３は、ほとんど削られることがない。この後、レジスト膜３２を除去する。そして、露出された単結晶シリコン層２３の表面を熱酸化することによって、約１０ｎｍの厚みを有するシリコン酸化膜（図示せず）を形成した後、このシリコン酸化膜を希フッ酸またはバッファードフッ酸により除去する。
【００５０】
次に、図１２に示すように、再び熱酸化法を用いて単結晶シリコン層２３の露出された表面上に、約１０ｎｍの厚みを有するシリコン酸化膜３３を形成した後、溝部を埋め込むように、約１００ｎｍの厚みを有するポリシリコン膜３４を堆積する。そして、そのポリシリコン膜３４の余分な堆積部分を、ＣＭＰ法を用いて除去する。なお、このポリシリコン膜３４をＣＭＰ法により除去する際には、素子分離用絶縁膜２４を構成するシリコン窒化膜（ＳｉＮ膜）がストッパ膜として機能する。この後、シリコン酸化膜３１をドライエッチングにより除去する。
【００５１】
次に、図１３に示すように、熱酸化法を用いて単結晶シリコン層２３の表面、ポリシリコン膜３４の上面および側面に、約１０ｎｍの厚みを有するシリコン酸化膜３５を形成した後、単結晶シリコン層２３に、砒素（Ａｓ）イオンを注入エネルギ：約１５ｋｅＶ、注入量：約５×１０１４ｃｍ−２の条件下でイオン注入する。その後、約１０００℃で約１０秒間の熱処理を施すことによって、注入した砒素（Ａｓ）を拡散させるとともに電気的に活性化する。これにより、チャネル領域２３ａを挟むように、ｎ型のソース／ドレイン領域２３ｂが形成される。この後、ＣＶＤ法を用いて、約２００ｎｍの厚みでシリコン酸化膜３６を堆積した後、ＣＭＰ法を用いてそのシリコン酸化膜３６の余分な堆積部分を除去することによって、図１４に示されるような形状が得られる。
【００５２】
この後、ドライエッチングによりポリシリコン膜３４を除去した後、底面に位置するシリコン酸化膜３３および側面に位置するシリコン酸化膜３５を除去することによって、図１５に示されるように、チャネル領域２３ａの表面が露出される。
【００５３】
次に、図１６に示すように、ＣＶＤ法またはスパッタ法を用いて、高誘電率絶縁膜であるＨｆＯ２膜からなるゲート絶縁膜２５を、ＳｉＯ２膜換算膜厚で約１ｎｍの厚みで形成する。そして、ゲート絶縁膜２５の表面上に沿って、スパッタ法を用いて、ゲート絶縁膜２５との界面で表面反応が起こらない非常に低温（たとえば−１００℃以下）の温度条件下で、仕事関数がほぼ一定（約３．９ｅＶ）に制御されたＨｆ膜２６を約１０ｎｍの厚みで堆積する。
【００５４】
この後、スパッタ法またはＣＶＤ法を用いて、Ｈｆ膜２６の溝部を埋め込むように、ＴａＮ膜２７を形成する。この後、ＴａＮ膜２７、Ｈｆ膜２６およびゲート絶縁膜２５の余分な堆積部分を、ＣＭＰ法を用いて除去することによって、図１７に示されるような平坦な形状が得られる。この後、シリコン酸化膜３６をドライエッチングにより除去する。そして、全面に、ＣＶＤ法を用いて、シリコン酸化膜（図示せず）を約５０ｎｍの厚みで堆積した後、そのシリコン酸化膜を異方性エッチングすることによって、図１８に示されるようなシリコン酸化膜からなるサイドウォール絶縁膜２８が形成される。
【００５５】
次に、図１９に示すように、単結晶シリコン層２３のソース／ドレイン領域２３ｂの表面に接触した状態で全面を覆うように、スパッタ法を用いて、ソース／ドレイン領域２３ｂとの界面で表面反応が起こらない非常に低温（たとえば、−１００℃以下）の温度条件下で、仕事関数がほぼ一定（約３．９ｅＶ）に制御されたＨｆ膜２９を約１０ｎｍの厚みで堆積する。そして、Ｈｆ膜２９によって囲まれた領域を覆うように、スパッタ法またはＣＶＤ法を用いて、ＴａＮ膜３０を、約２００ｎｍの厚みで堆積する。この後、ＣＭＰ法を用いて、ＴａＮ膜３０およびＨｆ膜２９の余分な堆積部分を、メタルゲート４０と、ソース／ドレイン電極４１となるＴａＮ膜３０およびＨｆ膜２９とが電気的に分離されるまで削る。これにより、図９に示されるような第２実施形態による半導体装置が形成される。なお、この後、図示しない層間絶縁膜および配線部分を形成する。
【００５６】
（第３実施形態）
図２０は、本発明の第３実施形態による半導体装置を示した断面図である。図２０を参照して、この第３実施形態では、図１に示した単結晶シリコン層からなるエレベーテッド構造のソース／ドレイン領域上に、直接仕事関数が制御されたソース／ドレイン電極を形成する場合について説明する。すなわち、この第３実施形態では、図１に示した第１実施形態の構造と図９に示した第２実施形態の構造とを組み合わせた構造を有する。
【００５７】
具体的には、この第３実施形態による半導体装置では、シリコン基板５１上に、埋め込み酸化膜５２が形成されている。埋め込み酸化膜５２上には、約１００ｎｍの厚みを有する単結晶シリコン層５３が形成されている。なお、単結晶シリコン層５３は、本発明の「シリコン領域」および「シリコン層」の一例である。また、素子分離領域には、埋め込み酸化膜５２に達するように、シリコン酸化膜からなる素子分離用絶縁膜５４が形成されている。単結晶シリコン層５３には、チャネル領域５３ａを挟むように、ｎ型の低濃度不純物領域からなるエクステンション領域５３ｃが形成されている。また、エクステンション領域５３ｃに連続するように、ｎ型のソース／ドレイン領域５３ｂが形成されている。
【００５８】
単結晶シリコン層５３のチャネル領域５３ａ上には、凹部５３ｄが形成されている。これにより、ソース／ドレイン領域５３ｂおよびエクステンション領域５３ｃは、チャネル領域５３ａに対して持ち上げられたエレベーテッド構造を有する。チャネル領域５３ａ上には、凹部５３ｄの表面に沿って形成されたＵ字形状を有するＨｆＯ２膜（高誘電率絶縁膜）からなるゲート絶縁膜５５が形成されている。このゲート絶縁膜５５を構成するＨｆＯ２膜は、ＳｉＯ２膜換算膜厚で約１ｎｍの厚みで形成されている。
【００５９】
Ｕ字状のゲート絶縁膜５５の内面に沿うように、仕事関数が約３．９ｅＶに制御された約１０ｎｍの厚みを有するＨｆ膜５６が形成されている。Ｕ字状のＨｆ膜５６によって囲まれた領域を埋め込むように、Ｈｆ膜５６よりも大きい厚みを有するＴａＮ膜５７が形成されている。仕事関数が制御されたＨｆ膜５６と、仕事関数が制御されないＴａＮ膜５７とによって、メタルゲート８０が構成されている。また、一対のソース／ドレイン領域５３ｂおよびエクステンション領域５３ｃと、ゲート絶縁膜５５と、メタルゲート８０とによって、ＳＯＩ構造のＭＯＳトランジスタが構成されている。なお、Ｈｆ膜５６は、本発明の「第１金属層」の一例であり、ＴａＮ膜５７は、本発明の「第２金属層」の一例である。また、Ｕ字状のゲート絶縁膜５５の側面および素子分離用絶縁膜５４の側面には、シリコン酸化膜５８と、シリコン酸化膜からなるサイドウォール絶縁膜５９とが形成されている。
【００６０】
シリコン酸化膜５８およびサイドウォール絶縁膜５９によって囲まれた領域のソース／ドレイン領域５３ｂに接触するように、仕事関数が約３．９ｅＶに制御された約１０ｎｍの厚みを有するＨｆ膜６０が形成されている。このＨｆ膜６０によって囲まれた領域を埋め込むように、ＴａＮ膜６１が形成されている。この仕事関数が制御されたＨｆ膜６０と、ＴａＮ膜６１とによって、ソース／ドレイン電極８１が構成されている。なお、Ｈｆ膜６０は、本発明の「第３金属層」の一例であり、ＴａＮ膜６１は、本発明の「第４金属層」の一例である。
【００６１】
第３実施形態では、上記のように、単結晶シリコン層５３からなるソース／ドレイン領域５３ｂおよびエクステンション領域５３ｃを、チャネル領域５３ａに対して持ち上げたエレベーテッド構造にすることによって、チャネル領域５３ａの厚みを小さくしながら、ソース／ドレイン領域５３ｂの抵抗を低減することができる。さらに、そのエレベーテッド構造を有するソース／ドレイン領域５３ｂの表面に接触するように、ｎ型のソース／ドレイン領域５３ｂを構成するシリコンの伝導帯の近傍のフェルミレベルを有するように仕事関数が制御されたＨｆ膜６０を含むソース／ドレイン電極８１を設けることによって、ソース／ドレイン領域５３ｂの不純物濃度が低い場合にも、ソース／ドレイン領域５３ｂとソース／ドレイン電極８１との接合を、オーミック接触で、かつ、非常に低抵抗に接合にすることができる。これにより、シリコンからなるソース／ドレイン領域５３ｂおよびエクステンション領域５３ｃと金属からなるＨｆ膜６０およびＴａＮ膜６１とにより構成されるソース／ドレインの抵抗をより低抵抗化することができるとともに、微細化した場合にも不純物濃度が低いソース／ドレイン領域５３ｂにより、短チャネル効果を抑制することができる。また、短チャネル効果を抑制することにより、チャネル領域５３ａの不純物濃度を低くすることができるので、しきい値電圧を低減することができる。
【００６２】
また、第３実施形態では、上記のように、チャネル領域５３ａ上に、高誘電率絶縁膜（ＨｆＯ２膜）からなるゲート絶縁膜５５を介して、ｎ型ソース／ドレイン領域５３ｂを構成するシリコンの伝導帯のエネルギレベルの近傍のフェルミレベルを有するように仕事関数が制御されたＨｆ膜５６を含むメタルゲート８０を設けることによって、メタルゲート８０とゲート絶縁膜５５との界面におけるＨｆ膜５６のピニングを抑制することができるので、メタルゲート８０を用いた場合にも、しきい値電圧が高くなるのを抑制することができる。
【００６３】
また、仕事関数が制御された約１０ｎｍの薄いＨｆ膜５６と、Ｈｆ膜５６よりも大きな厚みを有するとともに、従来からのメタルゲート材料であるＴａＮ膜５７とによってメタルゲート８０を構成することによって、製造プロセスが比較的複雑な仕事関数が制御されたＨｆ膜５６のみによってメタルゲート８０を形成する場合に比べて、メタルゲート８０の製造プロセスを容易に行うことができる。
【００６４】
また、ソース／ドレイン電極８１を、仕事関数が制御された約１０ｎｍの小さい厚みを有するＨｆ膜６０と、Ｈｆ膜６０よりも大きな厚みを有するとともに、従来からのソースドレイン電極材料であるＴａＮ膜６１とにより構成することによって、製造プロセスが比較的複雑な仕事関数が制御されたＨｆ膜６０のみによってソース／ドレイン電極８１を形成する場合に比べて、ソース／ドレイン電極８１の製造プロセスを容易に行うことができる。
【００６５】
また、第３実施形態では、ＳＯＩ構造の単結晶シリコン層５３からなる小さい厚みのチャネル領域５３ａを設けることによって、低いゲート電圧でオンオフ制御が可能となる。これにより、電子がゲート絶縁膜５５と単結晶シリコン層５３との界面に押し付けられる確率が低くなるので、界面散乱による影響を低減することができる。その結果、電子の移動度を大きくすることができるので、動作速度を向上させることができる。
【００６６】
図２１〜図３３は、図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。次に、図２０〜図３３を参照して、第３実施形態による半導体装置の製造プロセスについて説明する。
【００６７】
まず、図２１に示すように、シリコン基板５１上に、埋め込み酸化膜５２を形成する。埋め込み酸化膜５２上に、約１００ｎｍの厚みを有する単結晶シリコン層５３を形成する。単結晶シリコン層５３の表面を熱酸化することによって、約５ｎｍの厚みを有するシリコン酸化膜６４を形成する。シリコン酸化膜６４上の所定領域にレジスト膜６５を形成する。このレジスト膜６５をマスクとして、砒素（Ａｓ）イオンを、単結晶シリコン層５３に、注入エネルギ：約１５ｋｅＶ、注入量：約１×１０１５ｃｍ−２の条件下でイオン注入する。この後、約１０００℃で約１０秒間の熱処理を施すことによって、注入した不純物（Ａｓ）を拡散するとともに電気的に活性化する。これにより、ｎ型のソース／ドレイン領域５３ｂが形成される。この後、レジスト膜６５を除去する。さらに、希フッ酸またはバッファードフッ酸を用いてシリコン酸化膜６４を除去する。
【００６８】
次に、図２２に示すように、熱酸化法を用いてシリコン酸化膜５８を形成する。そして、ＣＶＤ法を用いて、シリコン酸化膜５８上に、約５０ｎｍの厚みを有するポリシリコン膜６２を形成する。ポリシリコン膜６２上に、シリコン窒化膜６３を形成する。シリコン窒化膜６３上の所定領域に、レジスト膜６６を形成する。
【００６９】
次に、図２３に示すように、レジスト膜６６をマスクとしてシリコン窒化膜６３を溝状にエッチングする。この後、レジスト膜６６を除去する。
【００７０】
次に、図２４に示すように、溝状に加工されたシリコン窒化膜６３をマスクとして、ポリシリコン膜６２、シリコン酸化膜５８および単結晶シリコン層５３をドライエッチングする。これにより、溝状の開口部６７が形成される。
【００７１】
次に、図２５に示すように、溝状の開口部６７を埋め込むように、シリコン酸化膜からなる素子分離用絶縁膜５４を形成する。この後、シリコン窒化膜６３および素子分離用絶縁膜５４上の所定領域に、溝状の開口部を有するレジスト膜６８を形成する。そして、その溝状の開口部を有するレジスト膜６８をマスクとして、シリコン窒化膜６３をドライエッチングすることによって、シリコン窒化膜６３を、図２６に示すように、溝状に加工する。この後、レジスト膜６８を除去する。
【００７２】
次に、図２７に示すように、溝状に加工されたシリコン窒化膜６３をマスクとして、ポリシリコン膜６２、シリコン酸化膜５８および単結晶シリコン層５３の一部をＲＩＥ法を用いてドライエッチングすることによって、単結晶シリコン層５３の途中までエッチングする。この場合、ポリシリコン膜６２下のシリコン酸化膜５８が露出した時点で、プラズマの発光波形からエッチングの終点検出を行うことによって、一旦、エッチングを止める。そして、約５０ｎｍの厚みを有するポリシリコン膜６２のエッチングに要した時間Ｔ１から単結晶シリコン層５３を約７０ｎｍ分エッチングするのに必要な時間を推定する。簡単化のため、単結晶シリコンとポリシリコンとのエッチングレートを同じと仮定すると、単結晶シリコン層５３を約７０ｎｍ分だけエッチングするには、１．４Ｔの時間が必要になる。したがって、シリコン酸化膜５８をエッチングにより除去した後、１．４Ｔの時間単結晶シリコン層５３のエッチングを行うことにより、単結晶シリコン層５３を約７０ｎｍ分だけエッチングすることが可能となる。これにより、単結晶シリコン層５３に凹部５３ｄが形成される。この凹部５３ｄの形成によって、チャネル領域５３ａを挟むように、ｎ型の一対のソース／ドレイン領域５３ｂが形成される。
【００７３】
次に、図２８に示すように、熱酸化法を用いて、単結晶シリコン層５３の凹部５３ｄの表面に沿って、シリコン酸化膜５９を約５ｎｍの厚みで形成する。そして、斜めイオン注入法を用いて、２０°〜３０°を傾斜させて、砒素（Ａｓ）イオンを、単結晶シリコン層５３の凹部５３ｄの内側面に、注入エネルギ：約１５ｋｅＶ、注入量：約１×１０１４ｃｍ−２の条件下でイオン注入することによって、ｎ型のエクステンション領域５３ｃを形成する。この場合、斜めイオン注入する開口部のアスペクト比は、他のゲート電極が形成される部分（図示せず）のアスペクト比と揃えるようにするのが好ましい。このようにすれば、他のゲート電極が形成される部分についても、同様のエクステンション領域を形成することができる。この後、約１０００℃、約１０秒の条件下で熱処理を施すことによって、不純物（Ａｓ）の電気的活性化を行う。この後、希フッ酸またはバッファードフッ酸を用いてシリコン酸化膜６９を除去する。
【００７４】
次に、図２９に示すように、チャネル領域５３ａの上面上および凹部５３ｄの側面上に沿うとともに、シリコン窒化膜６３の上面上に沿うように、ＨｆＯ２膜からなるゲート絶縁膜５５を、スパッタ法またはＣＶＤ法を用いて形成する。このゲート絶縁膜５５は、ＳｉＯ２膜厚換算膜厚で約１ｎｍの厚みで形成する。そして、ゲート絶縁膜５５の表面上に沿って、スパッタ法を用いて、ゲート絶縁膜５５との界面で表面反応が起こらない非常に低温（たとえば−１００℃以下）の温度条件下で、仕事関数がほぼ一定（約３．９ｅＶ）に制御されたＨｆ膜５６を約１０ｎｍの厚みで堆積する。これにより、仕事関数がほぼ一定（約３．９ｅＶ）に制御されたＨｆ膜５６を形成することができる。
【００７５】
その後、スパッタ法またはＣＶＤ法を用いて、Ｈｆ膜５６によって囲まれた凹状領域を埋め込むとともにＨｆ膜５６の上面上に沿うように、ＴａＮ膜５７を形成する。そして、ＣＭＰ法を用いて、ＴａＮ膜５７、Ｈｆ膜５６およびゲート絶縁膜５５の余分な堆積部分を除去することによって、図３０に示されるような平坦化されたＨｆ膜５６およびＴａＮ膜５７からなるメタルゲート８０が形成される。この後、所定領域にレジスト膜７０を形成する。そして、レジスト膜７０をマスクとして、シリコン窒化膜６３をエッチングにより除去することによって、図３１に示されるような形状が得られる。この後、レジスト膜７０を除去する。
【００７６】
そして、全面にシリコン酸化膜を約５０ｎｍの厚みで堆積した後、そのシリコン酸化膜を異方性エッチングすることによって、図３２に示されるような、シリコン酸化膜からなるサイドウォール絶縁膜５９が形成される。この場合、サイドウォール絶縁膜５９下のシリコン酸化膜５８が削られないようにエッチングする。この後、シリコン酸化膜５８を希フッ酸またはバッファードフッ酸により除去するすることによって、ソース／ドレイン領域５３ｂの表面を露出させる。
【００７７】
次に、図３３に示すように、スパッタ法を用いて、ソース／ドレイン領域５３ｂに接触するとともに、全面を覆うように、仕事関数が約３．９ｅＶになるように制御されたＨｆ膜６０を約１０ｎｍの厚みで形成する。その後、Ｈｆ膜６０によって囲まれた領域を充填するように、スパッタ法またはＣＶＤ法を用いて、ＴａＮ膜６１を形成する。この後、ＣＭＰ法を用いて、ＴａＮ膜６１およびＨｆ膜６０の余分な堆積部分を除去するとともに、メタルゲート８０と、ソース／ドレイン電極となるＴａＮ膜６１およびＨｆ膜６０とが電気的に分離されるようにする。これにより、図２０に示したような第３実施形態による半導体装置が形成される。なお、この後、図示しない層間絶縁膜および配線部分を形成する。
【００７８】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７９】
たとえば、上記実施形態では、本発明を、ＳＯＩ構造を有する半導体装置（ＭＯＳトランジスタ）に適用した例を示したが、本発明はこれに限らず、通常のシリコン基板に形成される半導体装置（ＭＯＳトランジスタ）にも適用可能である。
【００８０】
また、上記実施形態では、ＳＯＩ層として単結晶シリコン層を用いたが、本発明はこれに限らず、ＳＯＩ層として多結晶シリコン層を用いても同様の効果を得ることができる。
【００８１】
また、上記実施形態では、エレベーテッド構造を有するソース／ドレインに本発明を適用する例を示したが、本発明はこれに限らず、エレベーテッド構造を有しないソース／ドレインにも本発明を適用可能である。
【００８２】
また、上記実施形態では、ｎチャネル型ＭＯＳトランジスタのゲート電極およびソース／ドレイン電極に用いる仕事関数が制御された金属膜として、３．９ｅＶの仕事関数を有するＨｆを用いたが、本発明はこれに限らず、ｎチャネル型ＭＯＳトランジスタのゲート電極およびソース／ドレイン電極に用いる仕事関数が制御された金属膜として、Ｈｆ膜に代えて、Ｓｉのコンダクションバンドと近い仕事関数となる４．０ｅＶ近傍の仕事関数を有する金属膜を用いることが可能である。たとえば、４．２８ｅＶの仕事関数を有するＡｌ膜を用いてもよい。
【００８３】
また、上記実施形態では、ｎチャネル型ＭＯＳトランジスタに本発明を適用した例を示したが、本発明はこれに限らず、ｐチャネルＭＯＳトランジスタにも適用可能である。ｐチャネルＭＯＳトランジスタの場合には、仕事関数が制御された金属膜として、Ｈｆ膜に代えて、Ｓｉのバレンスバンドと近い仕事関数となる５．０ｅＶ近傍の仕事関数を有する金属膜を用いる。たとえば、５．１５ｅＶの仕事関数を有するＮｉ膜や５．２７ｅＶの仕事関数を有するＩｒ膜を用いればよい。このようにすれば、Ｎｉ膜やＩｒ膜のフェルミレベルが単結晶シリコン層を構成するシリコンの価電子帯のエネルギレベルの近傍に位置することになる。
【００８４】
また、上記実施形態では、メタルゲートおよびソース／ドレイン電極の下層としてのＨｆ膜をたとえば−１００℃以下の非常に低温の条件下でスパッタ法を用いて形成する例を示したが、メタルゲートの下層としてのＨｆ膜は、ゲート絶縁膜上に形成されるので、ゲート絶縁膜との表面反応性が比較的低い。したがって、メタルゲートの下層としてのＨｆ膜については、必ずしも−１００℃以下の非常に低温の条件下で形成する必要はなく、通常のＣＶＤ法や、原子層レベルで堆積可能なＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などの非常に低温ではない温度条件下でも形成可能である。ただし、非常に低温ではない温度条件下で形成する場合には、ゲート絶縁膜との界面での表面反応が少し発生する可能性があるため、仕事関数が少し変動する可能性がある。このため、その仕事関数の変動分を見込んだ材料を用いるのが好ましい。たとえば、ｎチャネル型ＭＯＳトランジスタのメタルゲートの下層としては、Ｓｉのコンダクションバンドのエネルギ（約４ｅＶ）よりも少し小さい仕事関数を有する材料を使用するのが好ましく、ｐチャネル型ＭＯＳトランジスタのメタルゲートの下層としては、Ｓｉのバレンスバンドのエネルギ（約５ｅＶ）よりも少し大きい仕事関数を有する材料を使用するのが好ましい。
【００８５】
また、上記実施形態では、メタルゲートおよびソース／ドレイン電極の下層としてのＨｆ膜をたとえば−１００℃以下の非常に低温の条件下でスパッタ法を用いて形成する例を示したが、本発明はこれに限らず、メタルゲートおよびソース／ドレイン電極の下層としてのＨｆ膜を、たとえば−１００℃以下の非常に低温の条件下で、かつ、高真空（たとえば、〜１×１０６Ｐａ以下）の条件下で、スパッタ法を用いて形成するようにしてもよい。
【００８６】
また、上記実施形態では、高誘電率絶縁膜として、ＨｆＯ２膜を用いた例を示したが、本発明はこれに限らず、ＨｆＯ２膜以外の高誘電率絶縁膜を用いても同様の効果を得ることができる。ＨｆＯ２膜以外の高誘電率絶縁膜としては、たとえば、ＺｒＯ２膜やＨｆＡｌＯ膜を用いることができる。
【００８７】
また、上記実施形態では、メタルゲートまたはソース／ドレイン電極の上層として、ＴａＮ膜を用いたが、本発明はこれに限らず、通常のメタルゲートに用いる材料であれば、他の材料からなる膜であってもよい。たとえば、ＴａＮ膜に代えて、ＴｉＮ膜を用いることが可能である。
【００８８】
また、上記実施形態では、シリコン基板およびシリコン層（ＳＯＩ層）の面方位に言及していないが、（１１１）基板または（１１１）面を用いると、ソース／ドレイン領域を原子層レベルで平坦化した後、そのソース／ドレイン領域上に金属層を堆積する工程を容易に行うことができる。すなわち、シリコンの（１１１）面は、バッファードフッ酸（ＢＨＦ）により選択的にウエットエッチングすることにより原子層レベルで平坦化することが可能であることが知られている。この場合、バッファードフッ酸による処理後は、表面が水素により終端されるので、大気中においても、高真空中と同程度の清浄でかつ安定な表面を得ることができる。この平坦な表面に対して、低温高真空で本発明の仕事関数が制御された金属層を堆積することにより、金属層とシリコン（ソース／ドレイン領域）との界面をよりピニングのない界面状態に近づけることが可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置を示した断面図である。
【図２】図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３】図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図４】図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図５】図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図６】図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図７】図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図８】図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図９】本発明の第２実施形態による半導体装置を示した断面図である。
【図１０】図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１１】図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１２】図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１３】図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１４】図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１５】図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１６】図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１７】図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１８】図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図１９】図９に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２０】本発明の第３実施形態による半導体装置を示した断面図である。
【図２１】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２２】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２３】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２４】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２５】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２６】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２７】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２８】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図２９】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３０】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３１】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３２】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【図３３】図２０に示した第３実施形態による半導体装置の製造プロセスを説明するための断面図である。
【符号の説明】
３、２３、５３ 単結晶シリコン層（シリコン領域）
３ａ、２３ａ、５３ａ チャネル領域
３ｂ、２３ｂ、５３ｂ ソース／ドレイン領域
５３ｃ エクステンション領域（ソース／ドレイン領域）
６、２５、５５ ゲート絶縁膜
７、２６、５６ Ｈｆ膜（第１金属層）
８、２７、５７ ＴａＮ膜（第２金属層）
２９、６０ Ｈｆ膜（第３金属層）
３０、６１ ＴａＮ膜（第４金属層）
１０、４０、８０ メタルゲート
４１、８１ ソース／ドレイン電極

Claims (7)

  1. シリコン領域の主表面に、チャネル領域を規定するように所定の間隔を隔てて形成され、上方に持ち上げられたエレベーテッド構造を有する一対のソース／ドレイン領域と、
    前記チャネル領域上に形成された３．９よりも大きい比誘電率を有する高誘電率絶縁膜からなるゲート絶縁膜と、
    前記ゲート絶縁膜に接触するとともに、前記ソース／ドレイン領域を構成するシリコンのバンドギャップ端のエネルギレベルの近傍のフェルミレベルを有するように仕事関数が制御された第１金属層を含むゲート電極とを備えた、半導体装置。
  2. 前記ゲート電極は、
    前記仕事関数が制御された第１金属層と、
    前記第１金属層上に形成され、前記第１金属層よりも大きい厚みを有する第２金属層とを含む、請求項１に記載の半導体装置。
  3. 前記エレベーテッド構造を有する一対のソース／ドレイン領域の上面に、金属シリサイド膜を介在させることなく接触するように形成され、前記ソース／ドレイン領域を構成するシリコンのバンドギャップ端のエネルギレベルの近傍のフェルミレベルを有するように仕事関数が制御された第３金属層を含むソース／ドレイン電極をさらに備える、請求項１または２に記載の半導体装置。
  4. 前記エレベーテッド構造を有する一対のソース／ドレイン領域は、
    前記仕事関数が制御された第３金属層と、
    前記第３金属層上に形成され、前記第３金属層よりも大きい厚みを有する第４金属層とを含む、請求項３に記載の半導体装置。
  5. 前記シリコン領域は、絶縁物上に形成されたシリコン層を含む、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記エレベーテッド構造を有する一対のソース／ドレイン領域の外側に形成され、前記絶縁物に達する素子分離用絶縁膜をさらに備える、請求項５に記載の半導体装置。
  7. シリコン領域の主表面に、チャネル領域を規定するように所定の間隔を隔てて形成された一対のソース／ドレイン領域と、
    前記チャネル領域上に形成された３．９よりも大きい比誘電率を有する高誘電率絶縁膜からなるゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜に接触する金属層を含むゲート電極と、
    前記一対のソース／ドレイン領域の上面に、金属シリサイド膜を介在させることなく接触するように形成され、前記ソース／ドレイン領域を構成するシリコンのバンドギャップ端のエネルギレベルの近傍のフェルミレベルを有するように仕事関数が制御された金属層を含むソース／ドレイン電極とを備えた、半導体装置。
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