JP2000349169A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2000349169A JP2000349169A JP11161986A JP16198699A JP2000349169A JP 2000349169 A JP2000349169 A JP 2000349169A JP 11161986 A JP11161986 A JP 11161986A JP 16198699 A JP16198699 A JP 16198699A JP 2000349169 A JP2000349169 A JP 2000349169A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】半導体装置に於いて接触抵抗に起因する寄生抵
抗を抑制し、低い電圧下で高い駆動力を有し速い速度で
動作する半導体装置を提供する。 【解決手段】N型半導体層上とP型半導体層上との双方に
複数種類の金属ないしは金属珪化物の層を設けることを
特徴とする半導体装置。
抗を抑制し、低い電圧下で高い駆動力を有し速い速度で
動作する半導体装置を提供する。 【解決手段】N型半導体層上とP型半導体層上との双方に
複数種類の金属ないしは金属珪化物の層を設けることを
特徴とする半導体装置。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
その製造方法に関する。
その製造方法に関する。
【０００２】
【従来の技術】図２８は従来の電界効果ＣＭＯＳトラン
ジスターの断面図である。図２８に示すように、従来の
電界効果ＣＭＯＳトランジスターは、P型シリコン基板
１上にトレンチ素子分離法により素子分離領域２が形成
されている。Ｐ型シリコン基板１内には、Ｂイオン注入
および熱工程によりPウエル領域３が形成され、Ｐイオ
ン注入によりNウエル領域４が形成されている。Pウエル
領域３中には、Ｂイオン注入によりＮチャネル５が形成
され、Nウエル領域４中には、Pイオン注入によりＰチャ
ネル６が形成されている。これらＰチャネル５、Ｎチャ
ネル６上にはそれぞれゲートシリコン酸化膜７が形成さ
れている。ゲートシリコン酸化膜７上には、LPCVD法に
より厚さ200nmの多結晶シリコン膜が堆積されゲート電
極８が形成されている。また、Nチャネル電界効果トラ
ンジスター側には、Asイオン注入によりソース・ドレイ
ン９が形成され、 Pチャネル電界効果トランジスター
側には、Bイオン注入によりソース・ドレイン１０が形
成されている。ゲート電極８の側壁には、CVD法により
ゲート側壁１１が形成されている。また、それぞれのソ
ース・ドレイン９、１０上には金属珪化物層１２が形成
されている。１３は配線、１４は層間絶縁膜である。
ジスターの断面図である。図２８に示すように、従来の
電界効果ＣＭＯＳトランジスターは、P型シリコン基板
１上にトレンチ素子分離法により素子分離領域２が形成
されている。Ｐ型シリコン基板１内には、Ｂイオン注入
および熱工程によりPウエル領域３が形成され、Ｐイオ
ン注入によりNウエル領域４が形成されている。Pウエル
領域３中には、Ｂイオン注入によりＮチャネル５が形成
され、Nウエル領域４中には、Pイオン注入によりＰチャ
ネル６が形成されている。これらＰチャネル５、Ｎチャ
ネル６上にはそれぞれゲートシリコン酸化膜７が形成さ
れている。ゲートシリコン酸化膜７上には、LPCVD法に
より厚さ200nmの多結晶シリコン膜が堆積されゲート電
極８が形成されている。また、Nチャネル電界効果トラ
ンジスター側には、Asイオン注入によりソース・ドレイ
ン９が形成され、 Pチャネル電界効果トランジスター
側には、Bイオン注入によりソース・ドレイン１０が形
成されている。ゲート電極８の側壁には、CVD法により
ゲート側壁１１が形成されている。また、それぞれのソ
ース・ドレイン９、１０上には金属珪化物層１２が形成
されている。１３は配線、１４は層間絶縁膜である。
【０００３】
【発明が解決しようとする課題】上述した従来の電界効
果ＣＭＯＳトランジスターは、Ｎチャネル電界効果トラ
ンジスター側のソース・ドレイン９（Ｎ型半導体）とＰ
チャネル電界効果トランジスター側のソース・ドレイン
１０（Ｐ型半導体）には同じ金属材料からなる配線１３
が形成されている。従って配線１３の金属を選ぶときＮ
型半導体とＰ型半導体両方に接触抵抗の低いものを選ぶ
ことが困難となって、十分に接触抵抗を低くできないと
いう問題があった。これは以下に説明する理由による。
一般に金属と半導体との界面に於ける接触抵抗の接触抵
抗率は理論的にはその界面に形成されるSchottkyのバリ
アにより説明される。低い接触抵抗率を得る為にはScho
ttkyのバリアの高さが低い程よい。また、ある金属がN
型半導体との界面に形成するSchottkyバリアの高さと、
P型半導体との界面に形成するSchottkyバリアの高さと
の和は、その半導体の禁制帯の幅で与えられる。従っ
て、ある金属とN型半導体との界面に於ける接触抵抗率
と、その金属とP型半導体との界面に於ける接触抵抗率
とは、一方が低ければ他方が高いと言う関係にある。従
って、従来は、配線１３とソース・ドレイン９（Ｎ型半
導体）、ソース・ドレイン１０（Ｐ型半導体）との界面
に於ける接触抵抗を同時に低い値を実現する事は不可能
であった。このことにより従来は、電界効果ＣＭＯＳト
ランジスターの寄生抵抗を十分に抑制することはでき
ず、高速動作の妨げとなっていた。
果ＣＭＯＳトランジスターは、Ｎチャネル電界効果トラ
ンジスター側のソース・ドレイン９（Ｎ型半導体）とＰ
チャネル電界効果トランジスター側のソース・ドレイン
１０（Ｐ型半導体）には同じ金属材料からなる配線１３
が形成されている。従って配線１３の金属を選ぶときＮ
型半導体とＰ型半導体両方に接触抵抗の低いものを選ぶ
ことが困難となって、十分に接触抵抗を低くできないと
いう問題があった。これは以下に説明する理由による。
一般に金属と半導体との界面に於ける接触抵抗の接触抵
抗率は理論的にはその界面に形成されるSchottkyのバリ
アにより説明される。低い接触抵抗率を得る為にはScho
ttkyのバリアの高さが低い程よい。また、ある金属がN
型半導体との界面に形成するSchottkyバリアの高さと、
P型半導体との界面に形成するSchottkyバリアの高さと
の和は、その半導体の禁制帯の幅で与えられる。従っ
て、ある金属とN型半導体との界面に於ける接触抵抗率
と、その金属とP型半導体との界面に於ける接触抵抗率
とは、一方が低ければ他方が高いと言う関係にある。従
って、従来は、配線１３とソース・ドレイン９（Ｎ型半
導体）、ソース・ドレイン１０（Ｐ型半導体）との界面
に於ける接触抵抗を同時に低い値を実現する事は不可能
であった。このことにより従来は、電界効果ＣＭＯＳト
ランジスターの寄生抵抗を十分に抑制することはでき
ず、高速動作の妨げとなっていた。
【０００４】本発明は、上記問題点を解決するために成
されたもので、Ｎチャネルトランジスタ、Ｐチャネルト
ランジスタ両方のソース・ドレイン接触抵抗の低減を図
り、低い電源電圧下でも高い駆動力を有し、少ない消費
電力で高速の動作をする半導体装置を提供することを目
的とする。
されたもので、Ｎチャネルトランジスタ、Ｐチャネルト
ランジスタ両方のソース・ドレイン接触抵抗の低減を図
り、低い電源電圧下でも高い駆動力を有し、少ない消費
電力で高速の動作をする半導体装置を提供することを目
的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、半導体基板と、前記半導体基板上に形成
されたP型領域と、前記半導体基板上に形成されたN型領
域と、前記P型領域および前記N型領域に形成された第１
の金属或いはこの第１の金属の金属半導体化合物と、前
記P型領域およびN型領域に形成された第２の金属或いは
この第２の金属の金属半導体化合物とを具備することを
特徴とする半導体装置を提供する。また、本発明は、半
導体基板と、前記半導体基板上に形成されたP型領域
と、前記半導体基板上に形成されたN型領域と、前記P型
領域および前記N型領域上に形成された絶縁物と、前記P
型領域上の前記絶縁物に設けられた第１の配線孔と、前
記N型領域上の前記絶縁物に設けられた第２の配線孔
と、前記第１および第２の配線孔内に形成された第１の
金属或いはこの第１の金属の金属半導体化合物と、前記
第１および第２の配線孔内に形成された第２の金属或い
はこの第２の金属の金属半導体化合物とを具備すること
を特徴とする半導体装置を提供する。また、本発明は、
IV族半導体基板と、前記IV族半導体基板上に形成された
P型領域と、前記IV族半導体基板上に形成されたN型領域
と、前記P型領域および前記N型領域上に形成された絶縁
物と、前記P型領域上の前記絶縁物に設けられた第１の
配線孔と、前記N型領域上の前記絶縁物に設けられた第
２の配線孔と、前記第１および第２の配線孔内に形成さ
れた第１の金属或いはこの第１の金属の金属珪化物と、
前記第１および第２の配線孔内に形成された第２の金属
或いはこの第２の金属の金属珪化物とを具備することを
特徴とする半導体装置を提供する。
に、本発明は、半導体基板と、前記半導体基板上に形成
されたP型領域と、前記半導体基板上に形成されたN型領
域と、前記P型領域および前記N型領域に形成された第１
の金属或いはこの第１の金属の金属半導体化合物と、前
記P型領域およびN型領域に形成された第２の金属或いは
この第２の金属の金属半導体化合物とを具備することを
特徴とする半導体装置を提供する。また、本発明は、半
導体基板と、前記半導体基板上に形成されたP型領域
と、前記半導体基板上に形成されたN型領域と、前記P型
領域および前記N型領域上に形成された絶縁物と、前記P
型領域上の前記絶縁物に設けられた第１の配線孔と、前
記N型領域上の前記絶縁物に設けられた第２の配線孔
と、前記第１および第２の配線孔内に形成された第１の
金属或いはこの第１の金属の金属半導体化合物と、前記
第１および第２の配線孔内に形成された第２の金属或い
はこの第２の金属の金属半導体化合物とを具備すること
を特徴とする半導体装置を提供する。また、本発明は、
IV族半導体基板と、前記IV族半導体基板上に形成された
P型領域と、前記IV族半導体基板上に形成されたN型領域
と、前記P型領域および前記N型領域上に形成された絶縁
物と、前記P型領域上の前記絶縁物に設けられた第１の
配線孔と、前記N型領域上の前記絶縁物に設けられた第
２の配線孔と、前記第１および第２の配線孔内に形成さ
れた第１の金属或いはこの第１の金属の金属珪化物と、
前記第１および第２の配線孔内に形成された第２の金属
或いはこの第２の金属の金属珪化物とを具備することを
特徴とする半導体装置を提供する。
【０００６】また、本発明は、前記第１の金属或いは前
記第１の金属の金属珪化物と前記第２の金属或いは前記
第２の金属の金属珪化物の一方が前記第１および第２の
配線孔の側面と底面の一方に形成され、前記第１の金属
或いは前記第１の金属の金属珪化物と前記第２の金属或
いは前記第２の金属の金属珪化物の他方が前記第１およ
び第２の配線孔の側面と底面の他方に形成されているこ
とを特徴とする半導体装置を提供する。また、本発明
は、前記第１および第２の配線孔の側面の少なくとも一
部に半導体層を有することを特徴とする半導体装置を提
供する。また、本発明は、前記半導体層が単結晶半導体
であることを特徴とする半導体装置を提供する。また、
本発明は、前記半導体層が不純物を含有することを特徴
とする半導体装置を提供する。また、本発明は、前記第
１の金属のフェルミレベルは前記基板の半導体層の禁制
帯の中央よりも前記基板の半導体の価電子帯側に有り、
かつ前記第２の金属のフェルミレベルは前記基板の半導
体層の禁制帯の中央よりも前記基板の半導体層の伝導帯
側に有ることを特徴とする半導体装置を提供する。ま
た、本発明は、IV族半導体基板上にIII族不純物を含有
する領域或いはIII族不純物を含有する半導体層を形成
する工程と、前記IV族半導体基板上にV族不純物を含有
する領域或いはV族不純物を含有する半導体層を形成す
る工程と、前記IV族半導体基板上に絶縁膜を形成する工
程と、前記III族不純物を含有する領域或いはIII族不純
物を含有する半導体層の上の少なくとも一部と前記V族
不純物を含有する領域或いはV族不純物を含有する半導
体層の上の少なくとも一部の前記絶縁膜を除去し配線孔
を形成する工程と、前記配線孔内に第１の金属膜を形成
する工程と、前記配線孔内の前記第１の金属膜の少なく
とも一部を除去する工程と、前記配線孔内の前記第１の
金属膜が除去された部分に第２の金属膜を形成する工程
とを具備することを特徴とする半導体装置の製造方法を
提供する。
記第１の金属の金属珪化物と前記第２の金属或いは前記
第２の金属の金属珪化物の一方が前記第１および第２の
配線孔の側面と底面の一方に形成され、前記第１の金属
或いは前記第１の金属の金属珪化物と前記第２の金属或
いは前記第２の金属の金属珪化物の他方が前記第１およ
び第２の配線孔の側面と底面の他方に形成されているこ
とを特徴とする半導体装置を提供する。また、本発明
は、前記第１および第２の配線孔の側面の少なくとも一
部に半導体層を有することを特徴とする半導体装置を提
供する。また、本発明は、前記半導体層が単結晶半導体
であることを特徴とする半導体装置を提供する。また、
本発明は、前記半導体層が不純物を含有することを特徴
とする半導体装置を提供する。また、本発明は、前記第
１の金属のフェルミレベルは前記基板の半導体層の禁制
帯の中央よりも前記基板の半導体の価電子帯側に有り、
かつ前記第２の金属のフェルミレベルは前記基板の半導
体層の禁制帯の中央よりも前記基板の半導体層の伝導帯
側に有ることを特徴とする半導体装置を提供する。ま
た、本発明は、IV族半導体基板上にIII族不純物を含有
する領域或いはIII族不純物を含有する半導体層を形成
する工程と、前記IV族半導体基板上にV族不純物を含有
する領域或いはV族不純物を含有する半導体層を形成す
る工程と、前記IV族半導体基板上に絶縁膜を形成する工
程と、前記III族不純物を含有する領域或いはIII族不純
物を含有する半導体層の上の少なくとも一部と前記V族
不純物を含有する領域或いはV族不純物を含有する半導
体層の上の少なくとも一部の前記絶縁膜を除去し配線孔
を形成する工程と、前記配線孔内に第１の金属膜を形成
する工程と、前記配線孔内の前記第１の金属膜の少なく
とも一部を除去する工程と、前記配線孔内の前記第１の
金属膜が除去された部分に第２の金属膜を形成する工程
とを具備することを特徴とする半導体装置の製造方法を
提供する。
【０００７】また、本発明は、IV族半導体基板上にIII
族不純物を含有する領域或いはIII族不純物を含有する
半導体層を形成する工程と、前記IV族半導体基板上にV
族不純物を含有する領域或いはV族不純物を含有する半
導体層を形成する工程と、前記IV族半導体基板上に絶縁
膜を形成する工程と、前記III族不純物を含有する領域
或いはIII族不純物を含有する半導体層の上の少なくと
も一部と前記V族不純物を含有する領域或いはV族不純物
を含有する半導体層の上の少なくとも一部の前記絶縁膜
を除去し配線孔を形成する工程と、前記配線孔内に半導
体膜を形成する工程と、前記半導体膜上に第１の金属膜
を形成する工程と、前記配線孔内の前記第１の金属膜の
少なくとも一部を除去する工程と、前記配線孔内の前記
第１の金属膜が除去された部分に第２の金属膜を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法を提供する。
族不純物を含有する領域或いはIII族不純物を含有する
半導体層を形成する工程と、前記IV族半導体基板上にV
族不純物を含有する領域或いはV族不純物を含有する半
導体層を形成する工程と、前記IV族半導体基板上に絶縁
膜を形成する工程と、前記III族不純物を含有する領域
或いはIII族不純物を含有する半導体層の上の少なくと
も一部と前記V族不純物を含有する領域或いはV族不純物
を含有する半導体層の上の少なくとも一部の前記絶縁膜
を除去し配線孔を形成する工程と、前記配線孔内に半導
体膜を形成する工程と、前記半導体膜上に第１の金属膜
を形成する工程と、前記配線孔内の前記第１の金属膜の
少なくとも一部を除去する工程と、前記配線孔内の前記
第１の金属膜が除去された部分に第２の金属膜を形成す
る工程とを具備することを特徴とする半導体装置の製造
方法を提供する。
【０００８】
【発明の実施の形態】以下図面を用いて本発明の実施形
態を詳細に説明する。また本発明は以下の実施形態に限
定されるものではなく、種々変更して用いることができ
る。先ず、本発明の半導体装置は、N型半導体領域上とP
型半導体領域上との双方に複数種類の金属よりなる層を
有する物として構成することによって、それぞれ異なる
フェルミレベルを持っているので接触抵抗の低い金属を
優先して電流が流れることとなり、その結果Ｐ型半導体
領域上およびＮ型半導体領域上の両方の接触抵抗を同時
におさえることができる。また、本発明の電界効果トラ
ンジスターに於いてはN型半導体領域上とP型半導体領域
上との何れにも複数種類の金属の層や配線を形成するの
でN半導体領域上とP型半導体領域上との双方に対して低
い接触抵抗を実現するできる。その為にN型電界効果ト
ランジスターとP型電界効果トランジスターとで同時に
寄生抵抗を抑制でき、低い電源電圧の下で高い駆動力を
得られ、低消費電力かつ高速動作の高性能の半導体装置
が実現される。 （実施例１）図１は本発明の電界効果ＣＭＯＳトランジ
スターの断面図である。図中左側がＮチャネル電界効果
トランジスターで右側がＰチャネル電界効果トランジス
ターを表す。
態を詳細に説明する。また本発明は以下の実施形態に限
定されるものではなく、種々変更して用いることができ
る。先ず、本発明の半導体装置は、N型半導体領域上とP
型半導体領域上との双方に複数種類の金属よりなる層を
有する物として構成することによって、それぞれ異なる
フェルミレベルを持っているので接触抵抗の低い金属を
優先して電流が流れることとなり、その結果Ｐ型半導体
領域上およびＮ型半導体領域上の両方の接触抵抗を同時
におさえることができる。また、本発明の電界効果トラ
ンジスターに於いてはN型半導体領域上とP型半導体領域
上との何れにも複数種類の金属の層や配線を形成するの
でN半導体領域上とP型半導体領域上との双方に対して低
い接触抵抗を実現するできる。その為にN型電界効果ト
ランジスターとP型電界効果トランジスターとで同時に
寄生抵抗を抑制でき、低い電源電圧の下で高い駆動力を
得られ、低消費電力かつ高速動作の高性能の半導体装置
が実現される。 （実施例１）図１は本発明の電界効果ＣＭＯＳトランジ
スターの断面図である。図中左側がＮチャネル電界効果
トランジスターで右側がＰチャネル電界効果トランジス
ターを表す。
【０００９】この電界効果ＣＯＭＳトランジスターは、
Ｎチャネル電界効果トランジスターのソース・ドレイン
９（N型半導体領域）上にもＰチャネル電界効果トラン
ジスターのソース・ドレイン１０（P型半導体領域）上
にも金属層１５、１６が形成されている点に特徴があ
る。すなわちフェルミレベルがシリコン基板１の半導体
層の禁制帯の中央よりも価電子帯側にある第１の金属１
５がＰチャネル電界効果トランジスターのソース・ドレ
イン９（Ｐ型半導体領域）との接触抵抗を低くし、フェ
ルミレベルがシリコン基板１の禁制帯の中央よりも伝導
帯側にある第２の金属１６がＮチャネル電界効果トラン
ジスターのソース・ドレイン１０（Ｎ型半導体領域）と
の接触抵抗を低くする。第１の金属１５としては、Pt、
Au、Ag、Cu、Pd、Ir、Al、W、Ni、Mo、Hf、Cr等が挙げ
られ、第２の金属１６としてはTi、Mg、Na、Er、Sc等が
挙げられる。またこの電界効果ＣＭＯＳトランジスター
は、P型シリコン基板１上にトレンチ素子分離法により
素子分離領域２が形成されている。Ｐ型シリコン基板１
内には、Pウエル領域３が形成され、Nウエル領域４が形
成されている。Pウエル領域３中には、Ｎチャネル５が
形成され、Nウエル領域４中には、Ｐチャネル６が形成
されている。これらＰチャネル５、Ｎチャネル６上には
それぞれゲートシリコン酸化膜７が形成されている。ゲ
ートシリコン酸化膜７上には、ゲート電極８が形成され
ている。１７は配線、１４は層間絶縁膜である次にこの
電界効果ＣＭＯＳトランジスターの製造方法について以
下に説明する。
Ｎチャネル電界効果トランジスターのソース・ドレイン
９（N型半導体領域）上にもＰチャネル電界効果トラン
ジスターのソース・ドレイン１０（P型半導体領域）上
にも金属層１５、１６が形成されている点に特徴があ
る。すなわちフェルミレベルがシリコン基板１の半導体
層の禁制帯の中央よりも価電子帯側にある第１の金属１
５がＰチャネル電界効果トランジスターのソース・ドレ
イン９（Ｐ型半導体領域）との接触抵抗を低くし、フェ
ルミレベルがシリコン基板１の禁制帯の中央よりも伝導
帯側にある第２の金属１６がＮチャネル電界効果トラン
ジスターのソース・ドレイン１０（Ｎ型半導体領域）と
の接触抵抗を低くする。第１の金属１５としては、Pt、
Au、Ag、Cu、Pd、Ir、Al、W、Ni、Mo、Hf、Cr等が挙げ
られ、第２の金属１６としてはTi、Mg、Na、Er、Sc等が
挙げられる。またこの電界効果ＣＭＯＳトランジスター
は、P型シリコン基板１上にトレンチ素子分離法により
素子分離領域２が形成されている。Ｐ型シリコン基板１
内には、Pウエル領域３が形成され、Nウエル領域４が形
成されている。Pウエル領域３中には、Ｎチャネル５が
形成され、Nウエル領域４中には、Ｐチャネル６が形成
されている。これらＰチャネル５、Ｎチャネル６上には
それぞれゲートシリコン酸化膜７が形成されている。ゲ
ートシリコン酸化膜７上には、ゲート電極８が形成され
ている。１７は配線、１４は層間絶縁膜である次にこの
電界効果ＣＭＯＳトランジスターの製造方法について以
下に説明する。
【００１０】先ず図２に示すように、P型シリコン基板
１に例えばトレンチ素子分離法により素子分離領域２を
形成する。続いてPウエル形成領域に例えばBイオンを10
0keV、2.0×1013cm-2で注入し、Nウエル形成領域に例え
ばPイオンを160keV、6.0×1012cm-2で注入する。その後
に例えば1050℃、30秒の熱工程によりPウエル領域３お
よびNウエル領域４を形成する。次に図３に示すよう
に、Pウエル領域３中に、所望のしきい値電圧を得る為
に例えばBイオンを30keV、1.0×1013cm-2で注入し、Ｐ
型チャネル５表面の濃度を調節する。次にNウエル領域
４中に、所望のしきい値電圧を得る為に例えばPイオン
を150keV、1.5×1013cm-2で注入し、Ｎ型チャネル６表
面の濃度を調節する。次に例えば800℃の10%HCl雰囲気
でシリコン基板１の表面を酸化し、例えばゲート絶縁膜
となる厚さ3nmの酸化シリコン膜７を形成する。次に図
４に示すように、酸化シリコン膜７の上に例えばLPCVD
法により厚さ200nmの多結晶シリコン膜を堆積し、例え
ばRIE法等の異方性エッチングを施すことにより多結晶
シリコン膜を加工してゲート電極８を形成する。続いて
Nチャネル電界効果トランジスター形成領域に例えばAs
イオン９を50keV、5.0×1015cm-2で注入し、 Pチャネ
ル電界効果トランジスター形成領域に例えばBイオン１
０を30keV、5.0×1015cm-2で注入する。そして熱工程に
よりＰチャネル電界効果トランジスターのソース・ドレ
イン９（Ｐ型半導体領域）およびＮチャネル電界トラン
ジスターのソース・ドレイン１０（Ｎ型半導体領域）を
形成する。
１に例えばトレンチ素子分離法により素子分離領域２を
形成する。続いてPウエル形成領域に例えばBイオンを10
0keV、2.0×1013cm-2で注入し、Nウエル形成領域に例え
ばPイオンを160keV、6.0×1012cm-2で注入する。その後
に例えば1050℃、30秒の熱工程によりPウエル領域３お
よびNウエル領域４を形成する。次に図３に示すよう
に、Pウエル領域３中に、所望のしきい値電圧を得る為
に例えばBイオンを30keV、1.0×1013cm-2で注入し、Ｐ
型チャネル５表面の濃度を調節する。次にNウエル領域
４中に、所望のしきい値電圧を得る為に例えばPイオン
を150keV、1.5×1013cm-2で注入し、Ｎ型チャネル６表
面の濃度を調節する。次に例えば800℃の10%HCl雰囲気
でシリコン基板１の表面を酸化し、例えばゲート絶縁膜
となる厚さ3nmの酸化シリコン膜７を形成する。次に図
４に示すように、酸化シリコン膜７の上に例えばLPCVD
法により厚さ200nmの多結晶シリコン膜を堆積し、例え
ばRIE法等の異方性エッチングを施すことにより多結晶
シリコン膜を加工してゲート電極８を形成する。続いて
Nチャネル電界効果トランジスター形成領域に例えばAs
イオン９を50keV、5.0×1015cm-2で注入し、 Pチャネ
ル電界効果トランジスター形成領域に例えばBイオン１
０を30keV、5.0×1015cm-2で注入する。そして熱工程に
よりＰチャネル電界効果トランジスターのソース・ドレ
イン９（Ｐ型半導体領域）およびＮチャネル電界トラン
ジスターのソース・ドレイン１０（Ｎ型半導体領域）を
形成する。
【００１１】次に図５に示すように、層間絶縁膜として
例えばCVD法で酸化シリコン膜１４を例えば500nm堆積
し、Ｐチャネル電界効果トランジスターのソース・ドレ
イン９（Ｐ型半導体領域）、Ｎチャネル電界効果トラン
ジスターのソース・ドレイン１０（Ｎ型半導体領域）お
よびゲート電極８上に配線孔１８を例えばRIE法にて開
孔する。次に図６に示すように、例えばスパッタ法等の
方法により、シリコン基板１全面に例えば厚さ20 nmの
Erよりなる第１の金属膜１５を形成する。次に図７に示
すように、例えばRIE法等の異方性エッチングを前記第
１の金属膜１５に施すことにより、配線孔１８の内側に
側壁の形に第１の金属層１５を形成する。次に図８に示
すように、例えばスパッタ法等により、前記シリコン基
板１全面に例えば厚さ20 nmのPtよりなる第２の金属層
１６を形成する。次に図１に示すように、第２の金属１
６と配線金属１７を同時にエッチングにより形成して、
本発明の電界効果ＣＭＯＳトランジスターを形成する。
本実施例では、配線１７を別の金属により設けたが、配
線１７の一部に第１の金属や第２の金属を用いてもよ
い。また、電界効果ＣＭＯＳトランジスターの他に、バ
イポーラー型トランジスター等の他の能動素子に用いる
こともできる。また抵抗体やダイオードやインダクター
やキャパシター等の受動素子に用いることもできる。ま
たそれらを含む半導体装置の一部として電界効果トラン
ジスターを形成する場合にも用いることができる。要は
半導体基板上のＰ型領域、Ｎ型領域上に２種類以上の配
線を同時に用いる点にある。このとき一方がフェルミレ
ベルが半導体の禁制帯の中央よりも価電子帯側にあり、
他方がフェルミレベルが半導体の禁制帯の中央よりも伝
導帯側にあることが必要である。また、SOI構造の素子
にも同様に用いられる。
例えばCVD法で酸化シリコン膜１４を例えば500nm堆積
し、Ｐチャネル電界効果トランジスターのソース・ドレ
イン９（Ｐ型半導体領域）、Ｎチャネル電界効果トラン
ジスターのソース・ドレイン１０（Ｎ型半導体領域）お
よびゲート電極８上に配線孔１８を例えばRIE法にて開
孔する。次に図６に示すように、例えばスパッタ法等の
方法により、シリコン基板１全面に例えば厚さ20 nmの
Erよりなる第１の金属膜１５を形成する。次に図７に示
すように、例えばRIE法等の異方性エッチングを前記第
１の金属膜１５に施すことにより、配線孔１８の内側に
側壁の形に第１の金属層１５を形成する。次に図８に示
すように、例えばスパッタ法等により、前記シリコン基
板１全面に例えば厚さ20 nmのPtよりなる第２の金属層
１６を形成する。次に図１に示すように、第２の金属１
６と配線金属１７を同時にエッチングにより形成して、
本発明の電界効果ＣＭＯＳトランジスターを形成する。
本実施例では、配線１７を別の金属により設けたが、配
線１７の一部に第１の金属や第２の金属を用いてもよ
い。また、電界効果ＣＭＯＳトランジスターの他に、バ
イポーラー型トランジスター等の他の能動素子に用いる
こともできる。また抵抗体やダイオードやインダクター
やキャパシター等の受動素子に用いることもできる。ま
たそれらを含む半導体装置の一部として電界効果トラン
ジスターを形成する場合にも用いることができる。要は
半導体基板上のＰ型領域、Ｎ型領域上に２種類以上の配
線を同時に用いる点にある。このとき一方がフェルミレ
ベルが半導体の禁制帯の中央よりも価電子帯側にあり、
他方がフェルミレベルが半導体の禁制帯の中央よりも伝
導帯側にあることが必要である。また、SOI構造の素子
にも同様に用いられる。
【００１２】また、本実施例では、N型半導体層を形成
する為の不純物としてAsやPを、P型半導体層を形成する
為の不純物としてはBを用いたが、N型半導体層を形成す
る為の不純物として他のV族不純物を用いたり、P型半導
体層を形成する為の不純物として他のIII族不純物を用
いてもよい。また、III族やV族の不純物をそれらを含む
化合物の形で導入してもよい。また、本実施例では、不
純物の導入をイオン注入を用いて行ったが、イオン注入
以外の例えば固相拡散や気相拡散等の方法を用いてもよ
い。また、不純物を含有する半導体を堆積する方法を用
いてもよい。また、本実施例では、シングルドレイン構
造の素子を示したが、シングルドレイン構造以外の例え
ばLDD構造等の構造の素子を構築したとしてもよい。ま
たポケット構造やエレベート構造等の素子を用いてもよ
い。また、本実施例では、ソース、ドレイン、ゲートの
上の金属層の形成はスパッタ法を用いて行っているが、
スパッタ法以外に例えば堆積法等の異なる方法を用いて
金属層を形成してもよい。また、金属を選択成長させて
もよい。また、本実施例では、ゲート電極への不純物の
導入はソース・ドレイン形成の為の不純物の注入と同時
に行ったが、ソース・ドレイン形成の為の不純物の導入
と別の工程でゲート電極の不純物導入を行ってもよい。
また、ゲート電極への不純物の導入も本実施例で示した
イオン注入の方法に限るものではなく、固相拡散や気相
拡散の方法で導入したり、不純物を含有するシリコン膜
を形成する等の方法を用いてもよい。
する為の不純物としてAsやPを、P型半導体層を形成する
為の不純物としてはBを用いたが、N型半導体層を形成す
る為の不純物として他のV族不純物を用いたり、P型半導
体層を形成する為の不純物として他のIII族不純物を用
いてもよい。また、III族やV族の不純物をそれらを含む
化合物の形で導入してもよい。また、本実施例では、不
純物の導入をイオン注入を用いて行ったが、イオン注入
以外の例えば固相拡散や気相拡散等の方法を用いてもよ
い。また、不純物を含有する半導体を堆積する方法を用
いてもよい。また、本実施例では、シングルドレイン構
造の素子を示したが、シングルドレイン構造以外の例え
ばLDD構造等の構造の素子を構築したとしてもよい。ま
たポケット構造やエレベート構造等の素子を用いてもよ
い。また、本実施例では、ソース、ドレイン、ゲートの
上の金属層の形成はスパッタ法を用いて行っているが、
スパッタ法以外に例えば堆積法等の異なる方法を用いて
金属層を形成してもよい。また、金属を選択成長させて
もよい。また、本実施例では、ゲート電極への不純物の
導入はソース・ドレイン形成の為の不純物の注入と同時
に行ったが、ソース・ドレイン形成の為の不純物の導入
と別の工程でゲート電極の不純物導入を行ってもよい。
また、ゲート電極への不純物の導入も本実施例で示した
イオン注入の方法に限るものではなく、固相拡散や気相
拡散の方法で導入したり、不純物を含有するシリコン膜
を形成する等の方法を用いてもよい。
【００１３】また、本実施例では、ゲート電極は多結晶
シリコンを用いたが、非晶質シリコンや金属、金属を含
む化合物等、それらの積層等で形成してもよい。また、
本実施例では、ゲート電極の上部は多結晶シリコンが露
出する構造であるが、上部に例えば酸化シリコンや窒化
シリコン等の絶縁物を設けてもよい。また、本実施例で
は、ゲート絶縁膜として熱酸化による酸化膜を用いた
が、堆積膜や窒化酸化膜、積層等の他の絶縁膜を用いて
もよい。また、高誘電体膜をゲート絶縁膜として用いて
もよい。また、ゲート絶縁膜に強誘電体膜を用いた素子
を形成してもよい。また、本実施例では、ゲートの側壁
を形成してないが、ゲート側壁を形成してもよい。ま
た、本実施例では、素子分離をトレンチ素子分離法を用
いて行ったが、例えば局所酸化法やメサ型素子分離法等
の他の方法を用いて素子分離を行ってもよい。また、本
実施例では、ゲート電極形成後の後酸化には言及してい
ないが、後酸化工程を行ってもよい。また、本実施例で
は、層間絶縁膜として酸化シリコン膜を用いているが、
例えば低誘電率材料等の酸化シリコン以外の物質を層間
絶縁膜に用いてもよい。また、層間絶縁膜とゲート側壁
とを異なる物質で形成する場合には自己整合コンタクト
を形成することも可能である。
シリコンを用いたが、非晶質シリコンや金属、金属を含
む化合物等、それらの積層等で形成してもよい。また、
本実施例では、ゲート電極の上部は多結晶シリコンが露
出する構造であるが、上部に例えば酸化シリコンや窒化
シリコン等の絶縁物を設けてもよい。また、本実施例で
は、ゲート絶縁膜として熱酸化による酸化膜を用いた
が、堆積膜や窒化酸化膜、積層等の他の絶縁膜を用いて
もよい。また、高誘電体膜をゲート絶縁膜として用いて
もよい。また、ゲート絶縁膜に強誘電体膜を用いた素子
を形成してもよい。また、本実施例では、ゲートの側壁
を形成してないが、ゲート側壁を形成してもよい。ま
た、本実施例では、素子分離をトレンチ素子分離法を用
いて行ったが、例えば局所酸化法やメサ型素子分離法等
の他の方法を用いて素子分離を行ってもよい。また、本
実施例では、ゲート電極形成後の後酸化には言及してい
ないが、後酸化工程を行ってもよい。また、本実施例で
は、層間絶縁膜として酸化シリコン膜を用いているが、
例えば低誘電率材料等の酸化シリコン以外の物質を層間
絶縁膜に用いてもよい。また、層間絶縁膜とゲート側壁
とを異なる物質で形成する場合には自己整合コンタクト
を形成することも可能である。
【００１４】また、本実施例では、配線が一層のみの半
導体装置の場合を示したが、素子や配線等が二層以上あ
る半導体装置を形成してもよい。また、本実施例では、
二種類の金属層としてはErとPtとを用いたが、この金属
の組み合わせは本質ではなく他の組み合わせを用いても
よい。但し二種類の金属としては、P型半導体領域上よ
りもN型半導体領域上に於いて低い接触抵抗率を実現す
る金属と、 N型半導体領域上よりもP型半導体領域上に
於いて低い接触抵抗率を実現する金属との組みを用いる
のが好ましい。Schottkyバリアを用いて金属と半導体と
の界面に於ける接触抵抗率を説明する理論を用いれば、
金属のフェルミレベルが半導体の伝導帯下端に近い所に
有る程、N型半導体領域上の接触抵抗は低く、金属のフ
ェルミレベルが半導体の価電子帯上端に近い所に有る
程、P型半導体領域上の接触抵抗は低くなる。従って、
二種類の金属としては「一方の金属のフェルミレベルは
半導体の禁制帯中央よりも伝導帯下端に近い所に有り、
他方の金属のフェルミレベルは半導体の禁制帯中央より
も価電子帯上端に近い所に有る」と言う条件を満たす金
属の組みを用いるのが更に好ましい。本実施例に於いて
は「フェルミレベルが伝導帯上端に近い金属」である所
のErで第１の金属層を形成し、「フェルミレベルが価電
子帯下端に近い金属」である所のPtで第２の金属層を形
成したが、これらの金属が逆であってもよい。
導体装置の場合を示したが、素子や配線等が二層以上あ
る半導体装置を形成してもよい。また、本実施例では、
二種類の金属層としてはErとPtとを用いたが、この金属
の組み合わせは本質ではなく他の組み合わせを用いても
よい。但し二種類の金属としては、P型半導体領域上よ
りもN型半導体領域上に於いて低い接触抵抗率を実現す
る金属と、 N型半導体領域上よりもP型半導体領域上に
於いて低い接触抵抗率を実現する金属との組みを用いる
のが好ましい。Schottkyバリアを用いて金属と半導体と
の界面に於ける接触抵抗率を説明する理論を用いれば、
金属のフェルミレベルが半導体の伝導帯下端に近い所に
有る程、N型半導体領域上の接触抵抗は低く、金属のフ
ェルミレベルが半導体の価電子帯上端に近い所に有る
程、P型半導体領域上の接触抵抗は低くなる。従って、
二種類の金属としては「一方の金属のフェルミレベルは
半導体の禁制帯中央よりも伝導帯下端に近い所に有り、
他方の金属のフェルミレベルは半導体の禁制帯中央より
も価電子帯上端に近い所に有る」と言う条件を満たす金
属の組みを用いるのが更に好ましい。本実施例に於いて
は「フェルミレベルが伝導帯上端に近い金属」である所
のErで第１の金属層を形成し、「フェルミレベルが価電
子帯下端に近い金属」である所のPtで第２の金属層を形
成したが、これらの金属が逆であってもよい。
【００１５】（実施例２）次に図９、図１０を用いて本
発明の別の電界効果ＣＭＯＳトランジスターを説明す
る。この電界効果ＣＭＯＳトランジスターは、第１の金
属１５とシリコン基板および第２の金属１６とシリコン
基板とを熱処理により反応させ、それぞれ第１の金属の
金属珪化物１９および第２の金属の金属珪化物２０を形
成したものである。この形成工程は、実施例１の図８の
工程の後に、図９に示すように、例えば400℃、30秒の
熱工程を施すことにより、Er１５とPt１６をシリコンと
反応させてそれぞれ珪化Er１９、珪化Pt２０を形成す
る。次に図１０に示すように、例えば酸による処理等の
処理を施すことにより、未反応の金属１５、１６を除去
する。次に、配線を配線孔に形成して本実施例の電界効
果ＣＭＯＳトランジスターを形成する。本実施例に於い
ても実施例１に記した様な種々の変形が可能であり、同
様の効果が得られる。また、本実施例では、金属珪化物
を形成した後に未反応の金属を除去したが、これらの金
属を除去せずに配線金属の一部として用いたり、これら
の金属をそのまま配線に用いても、接触抵抗に起因する
寄生抵抗の低減を図ることができる。
発明の別の電界効果ＣＭＯＳトランジスターを説明す
る。この電界効果ＣＭＯＳトランジスターは、第１の金
属１５とシリコン基板および第２の金属１６とシリコン
基板とを熱処理により反応させ、それぞれ第１の金属の
金属珪化物１９および第２の金属の金属珪化物２０を形
成したものである。この形成工程は、実施例１の図８の
工程の後に、図９に示すように、例えば400℃、30秒の
熱工程を施すことにより、Er１５とPt１６をシリコンと
反応させてそれぞれ珪化Er１９、珪化Pt２０を形成す
る。次に図１０に示すように、例えば酸による処理等の
処理を施すことにより、未反応の金属１５、１６を除去
する。次に、配線を配線孔に形成して本実施例の電界効
果ＣＭＯＳトランジスターを形成する。本実施例に於い
ても実施例１に記した様な種々の変形が可能であり、同
様の効果が得られる。また、本実施例では、金属珪化物
を形成した後に未反応の金属を除去したが、これらの金
属を除去せずに配線金属の一部として用いたり、これら
の金属をそのまま配線に用いても、接触抵抗に起因する
寄生抵抗の低減を図ることができる。
【００１６】また、本実施例では、金属珪化物の形成を
熱工程を施すことにより行っているが、例えばX線を照
射して原子を励起させる事により金属と半導体との化学
反応を起こさせてもよい。また、化学反応を起こす為の
方法としてX線の照射以外に、光照射や電子線照射等の
方法を用いてもよい。 （実施例３）次に図１１、図１２を用いて本発明の別の
電界効果ＣＭＯＳトランジスターを説明する。この電界
効果ＣＭＯＳトランジスターは、第１の金属の金属珪化
物１９と第２の金属１６を配線孔内に形成したものであ
る。以下にこの電界効果ＣＭＯＳトランジスターの形成
方法について説明する。先ず実施例１の図７の工程の後
に、図１１に示すように、例えば400℃、30秒の熱工程
を施すことにより、第１の金属であるErをシリコンと反
応させて金属珪化物層１９を形成する。そして例えば酸
等の処理を施す事により未反応のErを除去する。次に図
１２に示すように、例えばスパッタ法等の方法により、
シリコン基板１全面に例えば厚さ20 nmのPtよりなる第
２の金属層１６を形成する。その後配線工程等を経て電
界効果ＣＭＯＳトランジスターを形成する。本実施例に
於いても前述の実施例１、２に記した様な種々の変形が
可能であり、同様の効果が得られる。
熱工程を施すことにより行っているが、例えばX線を照
射して原子を励起させる事により金属と半導体との化学
反応を起こさせてもよい。また、化学反応を起こす為の
方法としてX線の照射以外に、光照射や電子線照射等の
方法を用いてもよい。 （実施例３）次に図１１、図１２を用いて本発明の別の
電界効果ＣＭＯＳトランジスターを説明する。この電界
効果ＣＭＯＳトランジスターは、第１の金属の金属珪化
物１９と第２の金属１６を配線孔内に形成したものであ
る。以下にこの電界効果ＣＭＯＳトランジスターの形成
方法について説明する。先ず実施例１の図７の工程の後
に、図１１に示すように、例えば400℃、30秒の熱工程
を施すことにより、第１の金属であるErをシリコンと反
応させて金属珪化物層１９を形成する。そして例えば酸
等の処理を施す事により未反応のErを除去する。次に図
１２に示すように、例えばスパッタ法等の方法により、
シリコン基板１全面に例えば厚さ20 nmのPtよりなる第
２の金属層１６を形成する。その後配線工程等を経て電
界効果ＣＭＯＳトランジスターを形成する。本実施例に
於いても前述の実施例１、２に記した様な種々の変形が
可能であり、同様の効果が得られる。
【００１７】また、本実施例では、第１の金属をシリコ
ンと反応させて金属珪化物を形成した後に未反応の金属
を除去したが、この金属を除去せずに第２の金属膜を形
成しても接触抵抗に起因する寄生抵抗の低減に関しては
同様の効果が得られる。また、第２の金属膜形成後に例
えば熱工程を施す等の方法により金属とシリコンとを反
応させて金属珪化物層を形成してもよい。 （実施例４）次に図１３を用いて本発明の別の電界効果
ＣＭＯＳトランジスターを説明する。この電界効果ＣＭ
ＯＳトランジスターは、第１の金属と第２の金属の混合
層２１を配線孔に形成したものである。但しこの混合層
２１は、第１の金属と第２の金属の金属粒径が大きくそ
れぞれ接触抵抗が低い金属を介して電流が流れるように
なっている。以下にこの電界効果ＣＭＯＳトランジスタ
ーの製造方法を説明する。先ず実施例１の図５の工程の
後に、図１３に示すように、例えばスパッタ等の方法に
より、シリコン基板１の全面に例えば第１の金属として
Erと第２の金属としてPtとの混合層２１を形成する。次
に、配線工程等を経て電界効果ＣＭＯＳトランジスター
を形成する。本実施例の電界効果ＣＭＯＳトランジスタ
ーは、電流は混合層２１とシリコンとの接合部分に於い
て、N型半導体領域上では混合層中のErとシリコンとの
接合部分を主に通り、P型半導体領域上では混合層中のP
tとシリコンとの接合部分を主に通るのでN型半導体領域
上でもP型半導体領域上でも、見かけ上の接触抵抗は低
い値となる。従って、寄生抵抗が抑制され、高駆動力を
有する高性能の半導体装置が実現される。
ンと反応させて金属珪化物を形成した後に未反応の金属
を除去したが、この金属を除去せずに第２の金属膜を形
成しても接触抵抗に起因する寄生抵抗の低減に関しては
同様の効果が得られる。また、第２の金属膜形成後に例
えば熱工程を施す等の方法により金属とシリコンとを反
応させて金属珪化物層を形成してもよい。 （実施例４）次に図１３を用いて本発明の別の電界効果
ＣＭＯＳトランジスターを説明する。この電界効果ＣＭ
ＯＳトランジスターは、第１の金属と第２の金属の混合
層２１を配線孔に形成したものである。但しこの混合層
２１は、第１の金属と第２の金属の金属粒径が大きくそ
れぞれ接触抵抗が低い金属を介して電流が流れるように
なっている。以下にこの電界効果ＣＭＯＳトランジスタ
ーの製造方法を説明する。先ず実施例１の図５の工程の
後に、図１３に示すように、例えばスパッタ等の方法に
より、シリコン基板１の全面に例えば第１の金属として
Erと第２の金属としてPtとの混合層２１を形成する。次
に、配線工程等を経て電界効果ＣＭＯＳトランジスター
を形成する。本実施例の電界効果ＣＭＯＳトランジスタ
ーは、電流は混合層２１とシリコンとの接合部分に於い
て、N型半導体領域上では混合層中のErとシリコンとの
接合部分を主に通り、P型半導体領域上では混合層中のP
tとシリコンとの接合部分を主に通るのでN型半導体領域
上でもP型半導体領域上でも、見かけ上の接触抵抗は低
い値となる。従って、寄生抵抗が抑制され、高駆動力を
有する高性能の半導体装置が実現される。
【００１８】なお、本実施例に於いては混合層２１の形
成方法に関して詳述はしていないが、これは所望の金属
の全てを含むターゲットを用いてスパッタを行うことに
よっても可能であるし、複数のターゲットを用いてスパ
ッタを行うことによっても可能である。またスパッタ以
外の例えば堆積法等の方法で形成してもよい。本実施例
に於いても実施例１、２、３に記したのと同様の種々の
変形が可能であり、本実施例と同様の効果が得られる。
また、本実施例では、金属混合層形成後に例えば熱工程
を施す等の方法により、金属珪化物層を形成してもよ
い。また、本実施例では、「混合層」と言う巨視的には
一様な金属層を形成しているが、二種類の金属の含まれ
る層であれば必ずしも巨視的に一様な層である必要はな
い。第１の金属膜を形成した後に例えばリソグラフィー
等の方法を用いて、その一部を除去してから第２の金属
膜を形成する等の手段により、巨視的に一様ではない層
を形成したとしても接触抵抗に起因する寄生抵抗の低減
に関しては本実施例と同様の効果が得られる。なお、混
合層に含まれる個々の金属ないし金属珪化物の粒径が極
端に小さくなると、見かけの接触抵抗が増大してしま
う。それ故、シリコン層上に各々の種類の金属やこの金
属珪化物の形成されている領域は極端に小さくはないこ
とが望ましい。すなわち、個々の金属や金属珪化物の粒
径が極端には小さくない程度には、巨視的に一様ではな
い層の方が好ましい。
成方法に関して詳述はしていないが、これは所望の金属
の全てを含むターゲットを用いてスパッタを行うことに
よっても可能であるし、複数のターゲットを用いてスパ
ッタを行うことによっても可能である。またスパッタ以
外の例えば堆積法等の方法で形成してもよい。本実施例
に於いても実施例１、２、３に記したのと同様の種々の
変形が可能であり、本実施例と同様の効果が得られる。
また、本実施例では、金属混合層形成後に例えば熱工程
を施す等の方法により、金属珪化物層を形成してもよ
い。また、本実施例では、「混合層」と言う巨視的には
一様な金属層を形成しているが、二種類の金属の含まれ
る層であれば必ずしも巨視的に一様な層である必要はな
い。第１の金属膜を形成した後に例えばリソグラフィー
等の方法を用いて、その一部を除去してから第２の金属
膜を形成する等の手段により、巨視的に一様ではない層
を形成したとしても接触抵抗に起因する寄生抵抗の低減
に関しては本実施例と同様の効果が得られる。なお、混
合層に含まれる個々の金属ないし金属珪化物の粒径が極
端に小さくなると、見かけの接触抵抗が増大してしま
う。それ故、シリコン層上に各々の種類の金属やこの金
属珪化物の形成されている領域は極端に小さくはないこ
とが望ましい。すなわち、個々の金属や金属珪化物の粒
径が極端には小さくない程度には、巨視的に一様ではな
い層の方が好ましい。
【００１９】（実施例５）図１４は本発明の別の電界効
果ＣＯＭＯＳトランジスターの断面図である。この電界
効果ＣＭＯＳトランジスターは、Ｎチャネル電界効果ト
ランジスターのソース・ドレイン９（N型半導体領域）
上にもPチャネル電界効果トランジスターのソース・ド
レイン１０（Ｐ型半導体領域）上にも二種類の金属層１
５、１６が形成され、さらに配線孔の内壁にシリコン層
２２、２３が形成されているものである。このため第１
の金属層とシリコンとの接合は金属層の底面のみならず
配線孔の側面全面に形成されることになり、その接触面
積が大きくなっている。それ故、接触抵抗に起因する寄
生抵抗の更なる低減が計られるし、配線孔の内壁の第１
の金属層の厚さを前述の実施例の構造に比べると薄く設
定することが可能となる。その結果第２の金属層との接
触抵抗が低くなる導電型半導体よりなるソース・ドレイ
ンに於いて、低い接触抵抗の実現されている接合とゲー
トとの距離を前述の実施例の電界効果ＣＭＯＳトランジ
スターと比較して短くすることができる。これによって
寄生抵抗の更なる低減を可能にする。この電界効果ＣＭ
ＯＳトランジスターは次の様にして製造される。先ず実
施例１の図４の工程の後、図１５に示すように、層間絶
縁膜として例えばCVD法で酸化シリコン膜１４を例えば5
00nm堆積し、Nチャネル電界効果トランジスターのソー
ス・ドレイン９（Ｎ型半導体領域）上およびゲート電極
８上の配線孔２４を例えばRIE法にて開孔する。
果ＣＯＭＯＳトランジスターの断面図である。この電界
効果ＣＭＯＳトランジスターは、Ｎチャネル電界効果ト
ランジスターのソース・ドレイン９（N型半導体領域）
上にもPチャネル電界効果トランジスターのソース・ド
レイン１０（Ｐ型半導体領域）上にも二種類の金属層１
５、１６が形成され、さらに配線孔の内壁にシリコン層
２２、２３が形成されているものである。このため第１
の金属層とシリコンとの接合は金属層の底面のみならず
配線孔の側面全面に形成されることになり、その接触面
積が大きくなっている。それ故、接触抵抗に起因する寄
生抵抗の更なる低減が計られるし、配線孔の内壁の第１
の金属層の厚さを前述の実施例の構造に比べると薄く設
定することが可能となる。その結果第２の金属層との接
触抵抗が低くなる導電型半導体よりなるソース・ドレイ
ンに於いて、低い接触抵抗の実現されている接合とゲー
トとの距離を前述の実施例の電界効果ＣＭＯＳトランジ
スターと比較して短くすることができる。これによって
寄生抵抗の更なる低減を可能にする。この電界効果ＣＭ
ＯＳトランジスターは次の様にして製造される。先ず実
施例１の図４の工程の後、図１５に示すように、層間絶
縁膜として例えばCVD法で酸化シリコン膜１４を例えば5
00nm堆積し、Nチャネル電界効果トランジスターのソー
ス・ドレイン９（Ｎ型半導体領域）上およびゲート電極
８上の配線孔２４を例えばRIE法にて開孔する。
【００２０】次に図１６に示すように、例えばCVD法等
の方法により例えばPを含有する多結晶シリコンを例え
ば10 nm堆積し、第１のシリコン層２２を形成する。そ
の後に例えばCMP等の処理を施すことにより、配線孔２
４の内部以外の領域にある第１のシリコン層２２を除去
する。次に図１７に示すように、例えばCVD法等により
窒化シリコン膜２５を形成し、例えばCMP等の処理を施
すことにより、配線孔２６の内部以外の領域にある窒化
シリコン膜２５を除去する。次に図１８に示すように、
Pチャネル電界効果トランジスターのソース・ドレイン
１０（Ｐ型半導体領域）上およびゲート電極８上の配線
孔２６を例えばRIE法にて開孔する。次に図１９に示す
ように、例えばCVD法等の方法により例えばBを含有する
多結晶シリコンを例えば10 nm堆積し、第２のシリコン
層２３を形成する。その後に例えばCMP等の処理を施す
ことにより、配線孔２６の内部以外の領域にある前記第
２のシリコン層２３を除去する。次に図２０に示すよう
に、例えば熱燐酸等の処理を施すことにより窒化シリコ
ン膜２５を除去する。次に図２１に示すように、例えば
スパッタ法等の方法により、前記シリコン基板１全面に
例えば厚さ15 nmのErよりなる第１の金属膜１５を形成
する。
の方法により例えばPを含有する多結晶シリコンを例え
ば10 nm堆積し、第１のシリコン層２２を形成する。そ
の後に例えばCMP等の処理を施すことにより、配線孔２
４の内部以外の領域にある第１のシリコン層２２を除去
する。次に図１７に示すように、例えばCVD法等により
窒化シリコン膜２５を形成し、例えばCMP等の処理を施
すことにより、配線孔２６の内部以外の領域にある窒化
シリコン膜２５を除去する。次に図１８に示すように、
Pチャネル電界効果トランジスターのソース・ドレイン
１０（Ｐ型半導体領域）上およびゲート電極８上の配線
孔２６を例えばRIE法にて開孔する。次に図１９に示す
ように、例えばCVD法等の方法により例えばBを含有する
多結晶シリコンを例えば10 nm堆積し、第２のシリコン
層２３を形成する。その後に例えばCMP等の処理を施す
ことにより、配線孔２６の内部以外の領域にある前記第
２のシリコン層２３を除去する。次に図２０に示すよう
に、例えば熱燐酸等の処理を施すことにより窒化シリコ
ン膜２５を除去する。次に図２１に示すように、例えば
スパッタ法等の方法により、前記シリコン基板１全面に
例えば厚さ15 nmのErよりなる第１の金属膜１５を形成
する。
【００２１】次に図２２に示すように、例えばRIE法等
の異方性エッチングを前記第１の金属膜１５に施すこと
により、配線孔の内側に側壁の形に第１の金属層１５を
形成する。次に図２３に示すように、例えばスパッタ法
等の方法により、シリコン基板１全面に例えば厚さ15
nmのPtよりなる第２の金属層１６を形成する。次に配線
工程等を経て電界効果ＣＭＯＳトランジスターを形成す
る。本実施例に於いても実施例１、２、３、４に記した
と同様の種々の変形が可能であり、同様の効果が得られ
る。また、本実施例に於いては配線孔の内壁にシリコン
層を形成する際に、不純物を含有する多結晶シリコンを
堆積させた。このシリコン層の形成を、堆積以外の例え
ばスパッタ、エピタキシャル成長等の他の方法を用いて
行ってもよい。さらに、不純物を含有するシリコン層を
形成するのに、先ず不純物を含有しないシリコン層を形
成しておいてからイオン注入や固相拡散や気相拡散等の
方法を用いてシリコン層中に不純物を導入してもよい。
ここで、半導体中の不純物濃度が高い程その半導体の抵
抗率は下がるので、配線孔の内壁に形成するシリコン層
中の不純物濃度は高いことが望ましい。それ故、不純物
を含有するシリコンを堆積する等の方法で配線孔の内壁
のシリコン層を形成するのが好ましい。
の異方性エッチングを前記第１の金属膜１５に施すこと
により、配線孔の内側に側壁の形に第１の金属層１５を
形成する。次に図２３に示すように、例えばスパッタ法
等の方法により、シリコン基板１全面に例えば厚さ15
nmのPtよりなる第２の金属層１６を形成する。次に配線
工程等を経て電界効果ＣＭＯＳトランジスターを形成す
る。本実施例に於いても実施例１、２、３、４に記した
と同様の種々の変形が可能であり、同様の効果が得られ
る。また、本実施例に於いては配線孔の内壁にシリコン
層を形成する際に、不純物を含有する多結晶シリコンを
堆積させた。このシリコン層の形成を、堆積以外の例え
ばスパッタ、エピタキシャル成長等の他の方法を用いて
行ってもよい。さらに、不純物を含有するシリコン層を
形成するのに、先ず不純物を含有しないシリコン層を形
成しておいてからイオン注入や固相拡散や気相拡散等の
方法を用いてシリコン層中に不純物を導入してもよい。
ここで、半導体中の不純物濃度が高い程その半導体の抵
抗率は下がるので、配線孔の内壁に形成するシリコン層
中の不純物濃度は高いことが望ましい。それ故、不純物
を含有するシリコンを堆積する等の方法で配線孔の内壁
のシリコン層を形成するのが好ましい。
【００２２】さらに本実施例では、配線孔の内壁にシリ
コン層を形成した後、そのシリコン層を再結晶化するこ
とによって、接触抵抗の低減をはかれる。ここで不純物
を含有する単結晶、多結晶、非晶質、のシリコンの抵抗
率を比べると、単結晶の抵抗率が最も低い。それ故、全
寄生抵抗の低減と言う観点からすると、配線孔の内壁に
形成されるシリコン層は単結晶シリコン層であることが
望ましい。 （実施例６）図２４は本発明の別の電界効果ＣＯＭＯＳ
トランジスターの断面図である。この電界効果ＣＭＯＳ
トランジスターは、Ｎチャネル電界効果トランジスター
のソース・ドレイン９（N型半導体領域）上にもPチャネ
ル電界効果トランジスターのソース・ドレイン１０（Ｐ
型半導体領域）上にも二種類の金属層が形成され、さら
に配線孔の内壁にシリコン層を形成し、熱処理によって
これらを反応させ、第１の金属珪化物１９、第２の金属
珪化物２０が形成されている。このため実施例５と同様
な効果を有し、さらに金属珪化物が形成されているので
接触抵抗を更に低減できる。この電界効果ＣＭＯＳトラ
ンジスターは、図２３の工程に引き続き、図２４に示す
ように、例えば400℃、30秒の熱工程を施す事により、E
rないしPtをシリコンと反応させて第１の金属珪化物層
１９、第２の金属珪化物２０を形成する。そして、例え
ば酸による処理等の処理を施すことにより、未反応のEr
ないしPtを除去する。
コン層を形成した後、そのシリコン層を再結晶化するこ
とによって、接触抵抗の低減をはかれる。ここで不純物
を含有する単結晶、多結晶、非晶質、のシリコンの抵抗
率を比べると、単結晶の抵抗率が最も低い。それ故、全
寄生抵抗の低減と言う観点からすると、配線孔の内壁に
形成されるシリコン層は単結晶シリコン層であることが
望ましい。 （実施例６）図２４は本発明の別の電界効果ＣＯＭＯＳ
トランジスターの断面図である。この電界効果ＣＭＯＳ
トランジスターは、Ｎチャネル電界効果トランジスター
のソース・ドレイン９（N型半導体領域）上にもPチャネ
ル電界効果トランジスターのソース・ドレイン１０（Ｐ
型半導体領域）上にも二種類の金属層が形成され、さら
に配線孔の内壁にシリコン層を形成し、熱処理によって
これらを反応させ、第１の金属珪化物１９、第２の金属
珪化物２０が形成されている。このため実施例５と同様
な効果を有し、さらに金属珪化物が形成されているので
接触抵抗を更に低減できる。この電界効果ＣＭＯＳトラ
ンジスターは、図２３の工程に引き続き、図２４に示す
ように、例えば400℃、30秒の熱工程を施す事により、E
rないしPtをシリコンと反応させて第１の金属珪化物層
１９、第２の金属珪化物２０を形成する。そして、例え
ば酸による処理等の処理を施すことにより、未反応のEr
ないしPtを除去する。
【００２３】次に、配線工程等を経て半導体装置が完成
する。本実施例に於いても実施例１、２、３、４、５の
後に記した様な種々の変形が可能であり、同様の効果が
得られる。 （実施例７）図２２に引き続いて、図２５に示すよう
に、例えば400℃、30秒の熱工程を施すことにより、Er
をシリコンと反応させて第１の金属珪化物層１９を形成
する。そして例えば酸等の処理を施すことにより未反応
のErを除去する。次に図２６に示すように、例えばスパ
ッタ法等の方法により、前記半導体基板１全面に例えば
厚さ15 nmのPtよりなる第２の金属層１６を形成する。
次に配線工程等を経て半導体装置が完成する。本実施例
に於いても前実施例と同様に種々の変形が可能であり、
その場合にも同様の効果が得られる。 （実施例８）図２０に引き続いて、図２７に示すよう
に、例えばスパッタ等の方法により、前記半導体基板１
の全面に例えばErとPtとの混合層２１を形成する。次
に、配線工程等を経て半導体装置が完成する。本実施例
に於いても前述の実施例と同様に種々の変形が可能であ
り、その場合にも前実施例と同様の効果が得られる。
する。本実施例に於いても実施例１、２、３、４、５の
後に記した様な種々の変形が可能であり、同様の効果が
得られる。 （実施例７）図２２に引き続いて、図２５に示すよう
に、例えば400℃、30秒の熱工程を施すことにより、Er
をシリコンと反応させて第１の金属珪化物層１９を形成
する。そして例えば酸等の処理を施すことにより未反応
のErを除去する。次に図２６に示すように、例えばスパ
ッタ法等の方法により、前記半導体基板１全面に例えば
厚さ15 nmのPtよりなる第２の金属層１６を形成する。
次に配線工程等を経て半導体装置が完成する。本実施例
に於いても前実施例と同様に種々の変形が可能であり、
その場合にも同様の効果が得られる。 （実施例８）図２０に引き続いて、図２７に示すよう
に、例えばスパッタ等の方法により、前記半導体基板１
の全面に例えばErとPtとの混合層２１を形成する。次
に、配線工程等を経て半導体装置が完成する。本実施例
に於いても前述の実施例と同様に種々の変形が可能であ
り、その場合にも前実施例と同様の効果が得られる。
【００２４】
【発明の効果】本発明は、N型半導体領域上とP型半導体
領域上との何れにも複数種類の金属或いは金属珪化物の
層が形成されているのでN型半導体領域上とP型半導体領
域上との両方に於いて接触抵抗に起因する寄生抵抗を同
時に抑制することが可能となる。また、低い電圧下でも
高い駆動力を持つ半導体素子が実現され、低い電源電圧
下で高速動作をする高性能の半導体装置が実現される。
領域上との何れにも複数種類の金属或いは金属珪化物の
層が形成されているのでN型半導体領域上とP型半導体領
域上との両方に於いて接触抵抗に起因する寄生抵抗を同
時に抑制することが可能となる。また、低い電圧下でも
高い駆動力を持つ半導体素子が実現され、低い電源電圧
下で高速動作をする高性能の半導体装置が実現される。
【図１】 本発明の実施例１にかかる電界効果ＣＭＯＳ
トランジスターの断面図
トランジスターの断面図
【図２】 本発明の実施例１にかかる電界効果ＣＭＯＳ
トランジスターの製造工程を説明するための断面図
トランジスターの製造工程を説明するための断面図
【図３】 本発明の実施例１にかかる電界効果ＣＭＯＳ
トランジスターの製造工程を説明するための断面図
トランジスターの製造工程を説明するための断面図
【図４】 本発明の実施例１にかかる電界効果ＣＭＯＳ
トランジスターの製造工程を説明するための断面図
トランジスターの製造工程を説明するための断面図
【図５】 本発明の実施例１にかかる電界効果ＣＭＯＳ
トランジスターの製造工程を説明するための断面図
トランジスターの製造工程を説明するための断面図
【図６】 本発明の実施例１にかかる電界効果ＣＭＯＳ
トランジスターの製造工程を説明するための断面図
トランジスターの製造工程を説明するための断面図
【図７】 本発明の実施例１にかかる電界効果ＣＭＯＳ
トランジスターの製造工程を説明するための断面図
トランジスターの製造工程を説明するための断面図
【図８】 本発明の実施例１にかかる電界効果ＣＭＯＳ
トランジスターの製造工程を説明するための断面図
トランジスターの製造工程を説明するための断面図
【図９】 本発明の実施例２にかかる電界効果ＣＭＯＳ
トランジスターの製造工程を説明するための断面図
トランジスターの製造工程を説明するための断面図
【図１０】 本発明の実施例２にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図１１】 本発明の実施例３にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図１２】 本発明の実施例３にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図１３】 本発明の実施例４にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図１４】 本発明の実施例５にかかる電界効果ＣＭＯ
Ｓトランジスターの断面図
Ｓトランジスターの断面図
【図１５】 本発明の実施例５にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図１６】 本発明の実施例５にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図１７】 本発明の実施例５にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図１８】 本発明の実施例５にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図１９】 本発明の実施例５にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図２０】 本発明の実施例５にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図２１】 本発明の実施例５にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図２２】 本発明の実施例５にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図２３】 本発明の実施例５にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図２４】 本発明の実施例６にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図２５】 本発明の実施例７にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図２６】 本発明の実施例７にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図２７】 本発明の実施例８にかかる電界効果ＣＭＯ
Ｓトランジスターの製造工程を説明するための断面図
Ｓトランジスターの製造工程を説明するための断面図
【図２８】 従来の電界効果ＣＭＯＳトランジスターの
断面図
断面図
１…半導体基板 ２…素子分離領域 ３…Pウエル領域 ４…Nウエル領域 ５…Ｎチャネル領域の不純物濃度調節の為の不純物 ６…Ｐチャネル領域の不純物濃度調節の為の不純物 ７…酸化シリコン膜 ８…ゲート電極 ９…Ｎ型不純物領域 １０…Ｐ型不純物領域 １１…側壁 １２…ソースおよびドレイン １３…配線 １４…層間絶縁膜 １５…第１の金属 １６…第２の金属 １７…配線 １８…配線孔 １９…第１の金属の金属珪化物 ２０…第２の金属の金属珪化物 ２１…第１の金属と第２の金属の混合層 ２２…シリコン層 ２３…シリコン層 ２４…N型半導体領域上の配線孔 ２５…窒化シリコン膜 ２６…P型半導体領域上の配線孔
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB02 BB05 BB06 BB07 BB08 BB09 BB14 BB18 BB20 BB21 BB22 BB23 BB25 BB28 CC01 DD08 DD37 EE03 FF11 FF13 FF14 FF22 FF24 GG10 GG14 HH15 HH17 5F040 DA10 DA22 DB03 DC01 EC07 EC12 EC13 EC19 EF03 EH02 EH03 EH07 EJ07 EK05 FB04 5F048 AC03 AC10 BA16 BB06 BB07 BC06 BE03 BF01 BF02 BF03 BF06 BF07 BF11 BF15 BF16 BG13 DA25
Claims (10)
- 【請求項１】半導体基板と、前記半導体基板上に形成さ
れたP型領域と、前記半導体基板上に形成されたN型領域
と、前記P型領域および前記N型領域に形成された第１の
金属或いはこの第１の金属の金属半導体化合物と、前記
P型領域およびN型領域に形成された第２の金属或いはこ
の第２の金属の金属半導体化合物とを具備することを特
徴とする半導体装置。 - 【請求項２】半導体基板と、前記半導体基板上に形成さ
れたP型領域と、前記半導体基板上に形成されたN型領域
と、前記P型領域および前記N型領域上に形成された絶縁
物と、前記P型領域上の前記絶縁物に設けられた第１の
配線孔と、前記N型領域上の前記絶縁物に設けられた第
２の配線孔と、前記第１および第２の配線孔内に形成さ
れた第１の金属或いはこの第１の金属の金属半導体化合
物と、前記第１および第２の配線孔内に形成された第２
の金属或いはこの第２の金属の金属半導体化合物とを具
備することを特徴とする半導体装置。 - 【請求項３】IV族半導体基板と、前記IV族半導体基板上
に形成されたP型領域と、前記IV族半導体基板上に形成
されたN型領域と、前記P型領域および前記N型領域上に
形成された絶縁物と、前記P型領域上の前記絶縁物に設
けられた第１の配線孔と、前記N型領域上の前記絶縁物
に設けられた第２の配線孔と、前記第１および第２の配
線孔内に形成された第１の金属或いはこの第１の金属の
金属珪化物と、前記第１および第２の配線孔内に形成さ
れた第２の金属或いはこの第２の金属の金属珪化物とを
具備することを特徴とする半導体装置。 - 【請求項４】前記第１の金属或いは前記第１の金属の金
属珪化物と前記第２の金属或いは前記第２の金属の金属
珪化物の一方が前記第１および第２の配線孔の側面と底
面の一方に形成され、前記第１の金属或いは前記第１の
金属の金属珪化物と前記第２の金属或いは前記第２の金
属の金属珪化物の他方が前記第１および第２の配線孔の
側面と底面の他方に形成されていることを特徴とする請
求項３記載の半導体装置。 - 【請求項５】前記第１および第２の配線孔の側面の少な
くとも一部に半導体層を有することを特徴とする請求項
４記載の半導体装置。 - 【請求項６】前記半導体層が単結晶半導体であることを
特徴とする請求項５記載の半導体装置。 - 【請求項７】前記半導体層が不純物を含有することを特
徴とする請求項５或いは請求項６記載の半導体装置。 - 【請求項８】前記第１の金属のフェルミレベルは前記基
板の半導体層の禁制帯の中央よりも前記基板の半導体の
価電子帯側に有り、かつ前記第２の金属のフェルミレベ
ルは前記基板の半導体層の禁制帯の中央よりも前記基板
の半導体層の伝導帯側に有ることを特徴とする請求項
５、請求項６或いは請求項７記載の半導体装置。 - 【請求項９】IV族半導体基板上にIII族不純物を含有す
る領域或いはIII族不純物を含有する半導体層を形成す
る工程と、前記IV族半導体基板上にV族不純物を含有す
る領域或いはV族不純物を含有する半導体層を形成する
工程と、前記IV族半導体基板上に絶縁膜を形成する工程
と、前記III族不純物を含有する領域或いはIII族不純物
を含有する半導体層の上の少なくとも一部と前記V族不
純物を含有する領域或いはV族不純物を含有する半導体
層の上の少なくとも一部の前記絶縁膜を除去し配線孔を
形成する工程と、前記配線孔内に第１の金属膜を形成す
る工程と、前記配線孔内の前記第１の金属膜の少なくと
も一部を除去する工程と、前記配線孔内の前記第１の金
属膜が除去された部分に第２の金属膜を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 【請求項１０】IV族半導体基板上にIII族不純物を含有
する領域或いはIII族不純物を含有する半導体層を形成
する工程と、前記IV族半導体基板上にV族不純物を含有
する領域或いはV族不純物を含有する半導体層を形成す
る工程と、前記IV族半導体基板上に絶縁膜を形成する工
程と、前記III族不純物を含有する領域或いはIII族不純
物を含有する半導体層の上の少なくとも一部と前記V族
不純物を含有する領域或いはV族不純物を含有する半導
体層の上の少なくとも一部の前記絶縁膜を除去し配線孔
を形成する工程と、前記配線孔内に半導体膜を形成する
工程と、前記半導体膜上に第１の金属膜を形成する工程
と、前記配線孔内の前記第１の金属膜の少なくとも一部
を除去する工程と、前記配線孔内の前記第１の金属膜が
除去された部分に第２の金属膜を形成する工程とを具備
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161986A JP2000349169A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11161986A JP2000349169A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000349169A true JP2000349169A (ja) | 2000-12-15 |
Family
ID=15745871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11161986A Pending JP2000349169A (ja) | 1999-06-09 | 1999-06-09 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000349169A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004296491A (ja) * | 2003-03-25 | 2004-10-21 | Sanyo Electric Co Ltd | 半導体装置 |
| WO2007145695A1 (en) * | 2006-06-15 | 2007-12-21 | Advanced Micro Devices, Inc | Low contact resistance cmos circuits and methods for their fabrication |
| JP2008529302A (ja) * | 2005-01-27 | 2008-07-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | デバイス性能を改善するためのデュアル・シリサイド・プロセス |
| KR20230044292A (ko) | 2020-08-13 | 2023-04-03 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 전극부 및 그 제조 방법 |
-
1999
- 1999-06-09 JP JP11161986A patent/JP2000349169A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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