JP2004221114A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】半導体装置の製造方法に関し、特にゲート電極に特徴を有する絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法を提供する。
【解決手段】本発明の半導体装置1000の製造方法は、基板12に設けられた半導体層16上に、ゲート絶縁層20を形成する工程と、前記ゲート絶縁層20上にゲート電極30を形成する工程と、を含み、前記ゲート電極30は、仕事関数が異なる少なくとも2種の金属のターゲットを用いて同時スパッタリング法により形成される。
【選択図】 図1
【解決手段】本発明の半導体装置1000の製造方法は、基板12に設けられた半導体層16上に、ゲート絶縁層20を形成する工程と、前記ゲート絶縁層20上にゲート電極30を形成する工程と、を含み、前記ゲート電極30は、仕事関数が異なる少なくとも2種の金属のターゲットを用いて同時スパッタリング法により形成される。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にゲート電極の形成に特徴を有する絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法に関する。
【0002】
【背景技術】
現在の半導体集積回路に用いられる絶縁ゲート電界効果トランジスタ(MISFET)では、そのゲート電極として、低抵抗化のために不純物を高濃度でドープした多結晶シリコン層が用いられることが多い。具体的なCMOS回路(Complimentary MOSFET回路)に用いられる半導体プロセスにおいて、特性バランスをとるために、ゲート電極材料としては、NチャネルMOSFET(NMOSFET)にはN型多結晶シリコンが、PチャネルMOSFET(PMOSFET)にはP型多結晶シリコンが採用されている。また、ゲート電極は、さらなる低抵抗化を目的として、前記ゲート電極の上層に高融点金属シリサイド層を有する構造を採るのが一般的である。
【0003】
しかしながら、ゲート電極を構成するポリシリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。空乏化が発生してしまうと、ゲート電極と直列に容量が挿入されていることと等価になり、チャネルにかかる実効的な電界が低下してしまう。その結果、MOSFETの電流駆動能力が低下する。
【0004】
これらの問題点を解決するために、低抵抗でゲート空乏化を起こさず、かつ様々な仕事関数を持つゲート電極材料が提案されている。例えば、窒化チタン(TiN)層を用いた構造(非特許文献1参照)や、ベータタンタル(β−Ta)層を用いた構造(非特許文献2参照)が提案されている。
【0005】
【非特許文献1】
IEDM Technical Digest 1992年、345頁(Jeong‐Mo Hwang等)
【非特許文献2】
IEDM Technical Digest 1996年,117頁(牛木等)
【0006】
【発明が解決しようとする課題】
上述のように、ゲート電極に用いられる金属の仕事関数は、シリコンの真性ミッドギャップエネルギー4.61eVの前後の値のものが多い。そのため、しきい値電圧の絶対値が大きくなってしまうという問題がある。この問題は、チャネル領域の不純物濃度を下げることにより回避することができるが、チャネル領域の不純物濃度を下げるとパンチスルーを抑制できなくなってしまう。
【0007】
一方、SOI(Silicon On Insulator)基板、すなわち絶縁体上に形成された半導体層上にMISFETを形成された完全空乏化SOI‐MISFETでは、チャネル領域の濃度が低くても、パンチスルーを抑制することができるが、この場合は、ゲート電極材料の仕事関数値でしきい値が決定されてしまい、しきい値の調整が困難となる。
【0008】
本発明は、MISFETを有する半導体装置の製造方法に関し、特に、ゲート電極材料にメタルゲートを用いた場合、しきい値の調整を良好に行なうことができる製造方法に関する。
【0009】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
基板に設けられた半導体層上に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、を含み、
前記ゲート電極は、仕事関数が異なる少なくとも2種の金属のターゲットを用いて同時スパッタリング法により形成される。
【0010】
本発明によれば、ゲート電極は、仕事関数の異なる金属をターゲットとした同時スパッタリング法により形成される。そのため、ゲート電極として、少なくとも2種の仕事関数の異なる金属を含む合金層が形成される。また、ターゲットとして用いる金属を適宜選択することにより、所望の仕事関数のゲート電極を形成することができる。すなわち、ゲート電極のしきい値を調整することができる。その結果、性能の高い半導体装置を製造することができる。
【0011】
本発明の半導体装置の製造方法は、Nチャネル絶縁ゲート電界効果トランジスタと、Pチャネル絶縁ゲート電界効果トランジスタとが混載された、相補型半導体装置の製造方法であって、
基板に設けられた半導体層上に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層上に、前記Nチャネル絶縁ゲート電界効果トランジスタおよび前記Pチャネル絶縁ゲート電界効果トランジスタのゲート電極を同時に形成する工程と、を含み、
前記ゲート電極は、仕事関数が異なる少なくとも2種の金属のターゲットを用いて同時スパッタリング法により形成される。
【0012】
本発明によれば、ゲート電極は、仕事関数の異なる金属をターゲットとした同時スパッタリング法により形成される。そのため、ゲート電極として、少なくとも2種の仕事関数の異なる金属を含む合金層が形成される。また、ターゲットとして用いる金属を適宜選択することにより、所望の仕事関数のゲート電極を形成することができる。すなわち、ゲート電極のしきい値の調整をすることができる。その結果、性能の高い半導体装置を製造することができる。
【0013】
本発明は、下記の態様をとることができる。
【0014】
(A)本発明の半導体装置の製造方法において、前記ゲート電極は、前記ターゲットのスパッタリング時間(比率)および高周波電力の少なくともいずれか一方を調整することにより形成されることができる。この態様によれば、所望の仕事関数のゲート電極を形成するために、異なる金属の混合割合の調整を良好に行なうことができる。
【0015】
(B)本発明の半導体装置の製造方法において、前記同時スパッタリング法により前記ゲート電極が形成された後、熱処理を行なうこと、を含むことができる。この態様によれば、ゲート電極を形成している少なくとも2種の金属を均一に混合させることができる。つまり、より良好な合金層となったゲート電極を形成することができる。
【0016】
(C)本発明の半導体装置の製造方法において、前記基板は、SOI基板を用いることができる。
【0017】
【発明の実施の形態】
以下に、本発明の実施の形態について説明する。
【0018】
1.半導体装置の構造
まず、本実施の形態の製造方法により得られる半導体装置の構造について説明する。図1は、本発明の実施の形態に係る半導体装置1000を模式的に示す断面図である。半導体装置1000は、CMOS型の半導体装置であって、Nチャネル絶縁ゲート電界効果トランジスタ(NMOSFET)100Aと、Pチャネル絶縁ゲート電界効果トランジスタ(PMOSFET)100Bとを含む。NMOSFET100AおよびPMOSFET100Bは、SOI基板10に形成されている。SOI基板10は、支持基板12上に、絶縁層(酸化シリコン層)14および半導体層16が積層されて構成されている。本実施の形態では、半導体層16として、低濃度のP型のシリコン層16が形成されている。そして、NMOSFET100AおよびPMOSFET100Bは、それぞれSOI基板10のシリコン層16に形成された素子分離領域18によって電気的に分離されている。
【0019】
各MOSFET100Aおよび100Bは、シリコン層16上に、ゲート絶縁層20を介して、ゲート電極30が形成された構造を有する。ゲート電極30は、仕事関数が異なる少なくとも2種の金属を含むものである。たとえば、タンタルとニッケルとの合金層であることができる。
【0020】
本実施の形態による半導体装置においては、ゲート電極30は、仕事関数が異なる少なくとも2種の金属のターゲットを用いて同時スパッタリングすることにより形成されている。ターゲットの金属を適宜選択することや、各々のスパッタリング時間(比率)または高周波電力を調整することにより、所望の仕事関数を有するゲート電極が形成されている。
【0021】
ゲート電極30の上面には、キャップ層(図示せず)が形成されていることが好ましい。ゲート絶縁層20の直下のシリコン層16には、チャネル領域(図示せず)が設けられる。シリコン層16には、チャネル領域を挟んでソースまたはドレイン領域を構成する不純物拡散層50、60が設けられている。
【0022】
そして、ゲート電極30の両側面に、サイドウォール絶縁層40が形成されている。NMOSFET100Aにおいては、不純物拡散層50、60はN型に、PMOSFET100Bでは、不純物拡散層50、60はP型に形成されている。不純物拡散層50、60の上部には、シリサイド層70が形成されている。
【0023】
2.半導体装置の製造方法
次に、図1に示す半導体装置1000の製造方法について、図2および図3を参照して説明する。図2および図3は、図1に示す半導体装置の製造工程を模式的に示す断面図である。
【0024】
(1)SOI基板10は、支持基板12の上に、膜厚が100nmの絶縁層(酸化シリコン層)14と、絶縁層(酸化シリコン層)14の上に膜厚が30nmのシリコン層16を有するものを用いる。まず、図2に示すように、シリコン層16に公知の素子分離技術、たとえば、STI(Shallow Trench Isolation)法により素子分離領域18を形成する。
【0025】
(2)ついで、図2に示すように、ゲート絶縁層20となるゲート絶縁層20aを形成する。ゲート絶縁層20aとしては、たとえば、熱酸化法により酸化シリコン層が形成される。ついで、ゲート絶縁層20aの上に、ゲート電極30となるゲート電極層30aを形成する。ゲート電極層30aは、仕事関数が異なる少なくとも2種の金属を用いて同時スパッタリング法により形成される。同時スパッタリング法によれば、異なった成分元素をターゲットとして、同時にスパッタリングすることができ、また、それぞれのターゲットのスパッタリング時間を独立に制御することができる。すなわち、その組成が制御されたゲート電極層30aが形成される。ゲート電極層30aとしては、ゲート電極として機能する材質であれば、特に制限はされず、抵抗が低く、後の工程での熱処理に耐えることができるものが好ましい。たとえば、一方の金属種としては、アルミニウム、銅、タンタル、チタンおよびそれらの窒化物など挙げることができる。また、同時にスパッタされる他方の金属種としては、ニッケル、コバルト、白金、鉄、亜鉛、ガリウムおよびそれらの窒化物などを挙げることができる。ゲート電極層30aの組成は、ゲート電極30の仕事関数がシリコンの真性ミッドギャップエネルギーの値になるように制御される。
【0026】
ゲート電極層30aの上には、ゲート電極層30aが後の酸化工程で酸化によるダメージを受けることを防止するため、キャップ層(図示せず)を形成することが好ましい。キャップ層としては、窒化シリコン層などを挙げることができる。
【0027】
ついで、約450〜550℃の温度で熱処理を行なう。この熱処理により、ゲート電極層30aを構成している金属が均一に拡散された、良好な合金層を形成することができる。
【0028】
ついで、図3に示すように、リソグラフィおよびエッチングによりゲート電極30のパターニングを行なう。このようにして、ゲート絶縁層20およびゲート電極30を形成することができる。
【0029】
(3)ついで、図3に示すように、ゲート電極30をマスクとして不純物を導入し、ソース領域またはドレイン領域を構成する不純物拡散層50、60を形成する。具体的には、NMOSFET100Aでは、たとえば、砒素イオン(As+)などのN型の不純物を導入し、PMOSFET100Bでは、たとえば、二フッ化ホウ素イオン(BF2+)などのP型の不純物をイオン注入する。NMOSFET100AおよびPMOSFET100Bの不純物拡散層を形成する際には、逆極性の不純物イオンがドープされないように、レジスト層などのマスク層(図示せず)が所定領域に形成される。この後、700℃以下、好ましくは450〜550℃の低温アニールを施すことにより、セルフアラインで不純物拡散層50、60を形成することができる。
【0030】
次に、たとえば、CVD(Chemical Vapor Deposition)法にて、酸化シリコン層を、ゲート電極30が形成されたSOI基板10上に全面的に堆積した後、ドライエッチング法によりエッチバックを行い、サイドウォール絶縁層40(図1参照)を形成する。
【0031】
ついで、遷移金属層、例えばNi層をスパッタ法にて成膜し、アニールを経て不純物拡散層50、60の露出部にシリサイド層70(図1参照)を形成する。シリサイド層形成用金属としては、チタン(Ti)やコバルト(Co)等、シリサイドを形成できるものであればよい。その後、未反応の遷移金属層を除去し、セルフアラインでシリサイド層70を形成する。以上の工程により本実施の形態の半導体装置1000を形成することができる。この後、通常のCMOSプロセス技術による配線工程を経ることにより、層間絶縁層(図示せず)や配線層(図示せず)を形成することができる。
【0032】
本実施の形態の製造方法の利点は以下の通りである。
【0033】
本発明によれば、ゲート電極30は、仕事関数の異なる少なくとも2種の金属をターゲットとして同時スパッタリング法により形成される。そのため、ゲート電極30として、少なくとも2種の仕事関数の異なる金属が含まれた合金層が形成される。そして、ターゲットとして用いる金属を適宜選択し、各々のターゲットのスパッタリング時間(比率)または高周波電力を調整することにより、所望の仕事関数のゲート電極30を形成することができる。そして、これによりしきい値の調整をすることができる。その結果、性能の高い半導体装置を製造することができる。
【0034】
また、本実施の形態では、ゲート電極30の仕事関数の制御を、ゲート電極30の形成の際に行なうことができるため、工程数の増加を防ぐことができる。たとえば、メタルゲートを用いた相補型半導体装置では、PMOSFET100BとNMOSFET100Aとでゲート電極を形成する材質を変えることで、仕事関数の異なるゲート電極を形成し、しきい値を調整する方法もある。しかし、この方法によると、たとえば、PMOSFET100Bのゲート電極を形成した後、NMOSFET100Aを形成する領域に形成されているゲート電極層を剥離しなくてはならない。ゲート電極層を剥離することによりゲート絶縁層が露出することとなり、半導体装置の性能が低下してしまう。本実施の形態の製造方法によれば、製造工程を増加させることなく、所望の仕事関数を有するゲート電極30が形成され、しきい値の調整をすることができる。その結果、性能の高い半導体装置を提供することができる。
【0035】
なお、本発明は、上述の実施の形態に制限されず、本発明の要旨の範囲内で変更することができる。たとえば、半導体層としては、SOI基板10を用いた例について説明したが、バルク状の半導体基板を用いてもよい。
【図面の簡単な説明】
【図1】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図2】図1に示す半導体装置の製造工程を模式的に示す断面図。
【図3】図1に示す半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
10 SOI基板、 12 支持基板、 14 絶縁層、 16 半導体層、18 素子分離領域、 20 ゲート絶縁層、 30 ゲート電極、 40 サイドウォール絶縁層、 50、60 不純物拡散層、 70 シリサイド層、100A NMOSFET、 100B PMOSFET、 1000 半導体装置
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にゲート電極の形成に特徴を有する絶縁ゲート電界効果トランジスタを有する半導体装置の製造方法に関する。
【0002】
【背景技術】
現在の半導体集積回路に用いられる絶縁ゲート電界効果トランジスタ(MISFET)では、そのゲート電極として、低抵抗化のために不純物を高濃度でドープした多結晶シリコン層が用いられることが多い。具体的なCMOS回路(Complimentary MOSFET回路)に用いられる半導体プロセスにおいて、特性バランスをとるために、ゲート電極材料としては、NチャネルMOSFET(NMOSFET)にはN型多結晶シリコンが、PチャネルMOSFET(PMOSFET)にはP型多結晶シリコンが採用されている。また、ゲート電極は、さらなる低抵抗化を目的として、前記ゲート電極の上層に高融点金属シリサイド層を有する構造を採るのが一般的である。
【0003】
しかしながら、ゲート電極を構成するポリシリコン層は不純物を高濃度でドープしているにもかかわらず、空乏化を起こしてしまうことが知られている。空乏化が発生してしまうと、ゲート電極と直列に容量が挿入されていることと等価になり、チャネルにかかる実効的な電界が低下してしまう。その結果、MOSFETの電流駆動能力が低下する。
【0004】
これらの問題点を解決するために、低抵抗でゲート空乏化を起こさず、かつ様々な仕事関数を持つゲート電極材料が提案されている。例えば、窒化チタン(TiN)層を用いた構造(非特許文献1参照)や、ベータタンタル(β−Ta)層を用いた構造(非特許文献2参照)が提案されている。
【0005】
【非特許文献1】
IEDM Technical Digest 1992年、345頁(Jeong‐Mo Hwang等)
【非特許文献2】
IEDM Technical Digest 1996年,117頁(牛木等)
【0006】
【発明が解決しようとする課題】
上述のように、ゲート電極に用いられる金属の仕事関数は、シリコンの真性ミッドギャップエネルギー4.61eVの前後の値のものが多い。そのため、しきい値電圧の絶対値が大きくなってしまうという問題がある。この問題は、チャネル領域の不純物濃度を下げることにより回避することができるが、チャネル領域の不純物濃度を下げるとパンチスルーを抑制できなくなってしまう。
【0007】
一方、SOI(Silicon On Insulator)基板、すなわち絶縁体上に形成された半導体層上にMISFETを形成された完全空乏化SOI‐MISFETでは、チャネル領域の濃度が低くても、パンチスルーを抑制することができるが、この場合は、ゲート電極材料の仕事関数値でしきい値が決定されてしまい、しきい値の調整が困難となる。
【0008】
本発明は、MISFETを有する半導体装置の製造方法に関し、特に、ゲート電極材料にメタルゲートを用いた場合、しきい値の調整を良好に行なうことができる製造方法に関する。
【0009】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
基板に設けられた半導体層上に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、を含み、
前記ゲート電極は、仕事関数が異なる少なくとも2種の金属のターゲットを用いて同時スパッタリング法により形成される。
【0010】
本発明によれば、ゲート電極は、仕事関数の異なる金属をターゲットとした同時スパッタリング法により形成される。そのため、ゲート電極として、少なくとも2種の仕事関数の異なる金属を含む合金層が形成される。また、ターゲットとして用いる金属を適宜選択することにより、所望の仕事関数のゲート電極を形成することができる。すなわち、ゲート電極のしきい値を調整することができる。その結果、性能の高い半導体装置を製造することができる。
【0011】
本発明の半導体装置の製造方法は、Nチャネル絶縁ゲート電界効果トランジスタと、Pチャネル絶縁ゲート電界効果トランジスタとが混載された、相補型半導体装置の製造方法であって、
基板に設けられた半導体層上に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層上に、前記Nチャネル絶縁ゲート電界効果トランジスタおよび前記Pチャネル絶縁ゲート電界効果トランジスタのゲート電極を同時に形成する工程と、を含み、
前記ゲート電極は、仕事関数が異なる少なくとも2種の金属のターゲットを用いて同時スパッタリング法により形成される。
【0012】
本発明によれば、ゲート電極は、仕事関数の異なる金属をターゲットとした同時スパッタリング法により形成される。そのため、ゲート電極として、少なくとも2種の仕事関数の異なる金属を含む合金層が形成される。また、ターゲットとして用いる金属を適宜選択することにより、所望の仕事関数のゲート電極を形成することができる。すなわち、ゲート電極のしきい値の調整をすることができる。その結果、性能の高い半導体装置を製造することができる。
【0013】
本発明は、下記の態様をとることができる。
【0014】
(A)本発明の半導体装置の製造方法において、前記ゲート電極は、前記ターゲットのスパッタリング時間(比率)および高周波電力の少なくともいずれか一方を調整することにより形成されることができる。この態様によれば、所望の仕事関数のゲート電極を形成するために、異なる金属の混合割合の調整を良好に行なうことができる。
【0015】
(B)本発明の半導体装置の製造方法において、前記同時スパッタリング法により前記ゲート電極が形成された後、熱処理を行なうこと、を含むことができる。この態様によれば、ゲート電極を形成している少なくとも2種の金属を均一に混合させることができる。つまり、より良好な合金層となったゲート電極を形成することができる。
【0016】
(C)本発明の半導体装置の製造方法において、前記基板は、SOI基板を用いることができる。
【0017】
【発明の実施の形態】
以下に、本発明の実施の形態について説明する。
【0018】
1.半導体装置の構造
まず、本実施の形態の製造方法により得られる半導体装置の構造について説明する。図1は、本発明の実施の形態に係る半導体装置1000を模式的に示す断面図である。半導体装置1000は、CMOS型の半導体装置であって、Nチャネル絶縁ゲート電界効果トランジスタ(NMOSFET)100Aと、Pチャネル絶縁ゲート電界効果トランジスタ(PMOSFET)100Bとを含む。NMOSFET100AおよびPMOSFET100Bは、SOI基板10に形成されている。SOI基板10は、支持基板12上に、絶縁層(酸化シリコン層)14および半導体層16が積層されて構成されている。本実施の形態では、半導体層16として、低濃度のP型のシリコン層16が形成されている。そして、NMOSFET100AおよびPMOSFET100Bは、それぞれSOI基板10のシリコン層16に形成された素子分離領域18によって電気的に分離されている。
【0019】
各MOSFET100Aおよび100Bは、シリコン層16上に、ゲート絶縁層20を介して、ゲート電極30が形成された構造を有する。ゲート電極30は、仕事関数が異なる少なくとも2種の金属を含むものである。たとえば、タンタルとニッケルとの合金層であることができる。
【0020】
本実施の形態による半導体装置においては、ゲート電極30は、仕事関数が異なる少なくとも2種の金属のターゲットを用いて同時スパッタリングすることにより形成されている。ターゲットの金属を適宜選択することや、各々のスパッタリング時間(比率)または高周波電力を調整することにより、所望の仕事関数を有するゲート電極が形成されている。
【0021】
ゲート電極30の上面には、キャップ層(図示せず)が形成されていることが好ましい。ゲート絶縁層20の直下のシリコン層16には、チャネル領域(図示せず)が設けられる。シリコン層16には、チャネル領域を挟んでソースまたはドレイン領域を構成する不純物拡散層50、60が設けられている。
【0022】
そして、ゲート電極30の両側面に、サイドウォール絶縁層40が形成されている。NMOSFET100Aにおいては、不純物拡散層50、60はN型に、PMOSFET100Bでは、不純物拡散層50、60はP型に形成されている。不純物拡散層50、60の上部には、シリサイド層70が形成されている。
【0023】
2.半導体装置の製造方法
次に、図1に示す半導体装置1000の製造方法について、図2および図3を参照して説明する。図2および図3は、図1に示す半導体装置の製造工程を模式的に示す断面図である。
【0024】
(1)SOI基板10は、支持基板12の上に、膜厚が100nmの絶縁層(酸化シリコン層)14と、絶縁層(酸化シリコン層)14の上に膜厚が30nmのシリコン層16を有するものを用いる。まず、図2に示すように、シリコン層16に公知の素子分離技術、たとえば、STI(Shallow Trench Isolation)法により素子分離領域18を形成する。
【0025】
(2)ついで、図2に示すように、ゲート絶縁層20となるゲート絶縁層20aを形成する。ゲート絶縁層20aとしては、たとえば、熱酸化法により酸化シリコン層が形成される。ついで、ゲート絶縁層20aの上に、ゲート電極30となるゲート電極層30aを形成する。ゲート電極層30aは、仕事関数が異なる少なくとも2種の金属を用いて同時スパッタリング法により形成される。同時スパッタリング法によれば、異なった成分元素をターゲットとして、同時にスパッタリングすることができ、また、それぞれのターゲットのスパッタリング時間を独立に制御することができる。すなわち、その組成が制御されたゲート電極層30aが形成される。ゲート電極層30aとしては、ゲート電極として機能する材質であれば、特に制限はされず、抵抗が低く、後の工程での熱処理に耐えることができるものが好ましい。たとえば、一方の金属種としては、アルミニウム、銅、タンタル、チタンおよびそれらの窒化物など挙げることができる。また、同時にスパッタされる他方の金属種としては、ニッケル、コバルト、白金、鉄、亜鉛、ガリウムおよびそれらの窒化物などを挙げることができる。ゲート電極層30aの組成は、ゲート電極30の仕事関数がシリコンの真性ミッドギャップエネルギーの値になるように制御される。
【0026】
ゲート電極層30aの上には、ゲート電極層30aが後の酸化工程で酸化によるダメージを受けることを防止するため、キャップ層(図示せず)を形成することが好ましい。キャップ層としては、窒化シリコン層などを挙げることができる。
【0027】
ついで、約450〜550℃の温度で熱処理を行なう。この熱処理により、ゲート電極層30aを構成している金属が均一に拡散された、良好な合金層を形成することができる。
【0028】
ついで、図3に示すように、リソグラフィおよびエッチングによりゲート電極30のパターニングを行なう。このようにして、ゲート絶縁層20およびゲート電極30を形成することができる。
【0029】
(3)ついで、図3に示すように、ゲート電極30をマスクとして不純物を導入し、ソース領域またはドレイン領域を構成する不純物拡散層50、60を形成する。具体的には、NMOSFET100Aでは、たとえば、砒素イオン(As+)などのN型の不純物を導入し、PMOSFET100Bでは、たとえば、二フッ化ホウ素イオン(BF2+)などのP型の不純物をイオン注入する。NMOSFET100AおよびPMOSFET100Bの不純物拡散層を形成する際には、逆極性の不純物イオンがドープされないように、レジスト層などのマスク層(図示せず)が所定領域に形成される。この後、700℃以下、好ましくは450〜550℃の低温アニールを施すことにより、セルフアラインで不純物拡散層50、60を形成することができる。
【0030】
次に、たとえば、CVD(Chemical Vapor Deposition)法にて、酸化シリコン層を、ゲート電極30が形成されたSOI基板10上に全面的に堆積した後、ドライエッチング法によりエッチバックを行い、サイドウォール絶縁層40(図1参照)を形成する。
【0031】
ついで、遷移金属層、例えばNi層をスパッタ法にて成膜し、アニールを経て不純物拡散層50、60の露出部にシリサイド層70(図1参照)を形成する。シリサイド層形成用金属としては、チタン(Ti)やコバルト(Co)等、シリサイドを形成できるものであればよい。その後、未反応の遷移金属層を除去し、セルフアラインでシリサイド層70を形成する。以上の工程により本実施の形態の半導体装置1000を形成することができる。この後、通常のCMOSプロセス技術による配線工程を経ることにより、層間絶縁層(図示せず)や配線層(図示せず)を形成することができる。
【0032】
本実施の形態の製造方法の利点は以下の通りである。
【0033】
本発明によれば、ゲート電極30は、仕事関数の異なる少なくとも2種の金属をターゲットとして同時スパッタリング法により形成される。そのため、ゲート電極30として、少なくとも2種の仕事関数の異なる金属が含まれた合金層が形成される。そして、ターゲットとして用いる金属を適宜選択し、各々のターゲットのスパッタリング時間(比率)または高周波電力を調整することにより、所望の仕事関数のゲート電極30を形成することができる。そして、これによりしきい値の調整をすることができる。その結果、性能の高い半導体装置を製造することができる。
【0034】
また、本実施の形態では、ゲート電極30の仕事関数の制御を、ゲート電極30の形成の際に行なうことができるため、工程数の増加を防ぐことができる。たとえば、メタルゲートを用いた相補型半導体装置では、PMOSFET100BとNMOSFET100Aとでゲート電極を形成する材質を変えることで、仕事関数の異なるゲート電極を形成し、しきい値を調整する方法もある。しかし、この方法によると、たとえば、PMOSFET100Bのゲート電極を形成した後、NMOSFET100Aを形成する領域に形成されているゲート電極層を剥離しなくてはならない。ゲート電極層を剥離することによりゲート絶縁層が露出することとなり、半導体装置の性能が低下してしまう。本実施の形態の製造方法によれば、製造工程を増加させることなく、所望の仕事関数を有するゲート電極30が形成され、しきい値の調整をすることができる。その結果、性能の高い半導体装置を提供することができる。
【0035】
なお、本発明は、上述の実施の形態に制限されず、本発明の要旨の範囲内で変更することができる。たとえば、半導体層としては、SOI基板10を用いた例について説明したが、バルク状の半導体基板を用いてもよい。
【図面の簡単な説明】
【図1】本実施の形態にかかる半導体装置を模式的に示す断面図。
【図2】図1に示す半導体装置の製造工程を模式的に示す断面図。
【図3】図1に示す半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
10 SOI基板、 12 支持基板、 14 絶縁層、 16 半導体層、18 素子分離領域、 20 ゲート絶縁層、 30 ゲート電極、 40 サイドウォール絶縁層、 50、60 不純物拡散層、 70 シリサイド層、100A NMOSFET、 100B PMOSFET、 1000 半導体装置
Claims (5)
- 基板に設けられた半導体層上に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層上にゲート電極を形成する工程と、を含み、
前記ゲート電極は、仕事関数が異なる少なくとも2種の金属のターゲットを用いて同時スパッタリング法により形成される、半導体装置の製造方法。 - Nチャネル絶縁ゲート電界効果トランジスタと、Pチャネル絶縁ゲート電界効果トランジスタとが混載された、相補型半導体装置の製造方法であって、
基板に設けられた半導体層上に、ゲート絶縁層を形成する工程と、
前記ゲート絶縁層上に前記Nチャネル絶縁ゲート電界効果トランジスタおよび前記Pチャネル絶縁ゲート電界効果トランジスタのゲート電極を同時に形成する工程と、を含み、
前記ゲート電極は、仕事関数が異なる少なくとも2種の金属のターゲットを用いて同時スパッタリング法により形成される、半導体装置の製造方法。 - 請求項1または2において、
前記ゲート電極は、前記ターゲットのスパッタリング時間(比率)および高周波電力の少なくともいずれか一方を調整することにより形成される、半導体装置の製造方法。 - 請求項1〜3のいずれかにおいて、
前記同時スパッタリング法により前記ゲート電極が形成された後、熱処理を行なう工程、を含む、半導体装置の製造方法。 - 請求項1〜4のいずれかにおいて、
前記基板は、SOI基板を用いる、半導体装置の製造方法。
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JP2009513983A (ja) * | 2005-10-31 | 2009-04-02 | アボット ダイアベティス ケア インコーポレイテッド | 分析物センサおよびその作成方法 |
US7741169B2 (en) | 2005-09-23 | 2010-06-22 | Industrial Technology Research Institute | Mobility enhancement by strained channel CMOSFET with single workfunction metal-gate and fabrication method thereof |
-
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