WO2009139264A1 - コンタクト形成方法、半導体装置の製造方法および半導体装置 - Google Patents

コンタクト形成方法、半導体装置の製造方法および半導体装置 Download PDF

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忠弘 大見
章伸 寺本
宏明 田中
達典 磯貝
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    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer

Definitions

  • the present invention relates to an MIS type semiconductor device widely used for ICs, LSIs, and the like, and more particularly to formation of a low resistance contact between a high concentration Si portion and a metal silicide in a source region and a drain region.
  • Non-patent document 1 describes that the contact resistance must be reduced.
  • FIG. 1 shows the contact resistivity dependence of saturation current in a MIS (Metal Insulator Semiconductor) transistor. It can be seen that when the contact resistivity is 1 ⁇ 10 ⁇ 7 ⁇ cm 2 according to the prior art, only about 35% of the capability of the transistor can be extracted.
  • MIS Metal Insulator Semiconductor
  • Rc is the contact resistance between the high-concentration Si layer and the metal / metal silicide
  • ⁇ b is the work function difference between the high-concentration Si layer and the metal / metal silicide
  • mn is the effective mass of electrons
  • m p is the effective mass of holes
  • n is the electron density in the n + region
  • p is the hole density in the p + region
  • ⁇ s is the dielectric constant of silicon
  • h is the Planck constant.
  • B boron used in the high-concentration Si layer is likely to be inactivated due to plasma damage caused by ion irradiation during semiconductor device manufacturing.
  • B boron
  • FIG. 2 B is a trivalent atom with respect to Si, which is covalently bonded, and thus has one less covalent bond and has a longer interatomic distance because the atomic radius is smaller than Si. This is because the Coulomb force for covalent bonding is weakened.
  • the prior art maximizes the impurity concentration of the high-concentration Si layer because the inactivation of the high-concentration Si region is inevitable even when metal silicide with a small work function difference is used for the high-concentration Si layer. I can't. Therefore, in the prior art, it has been difficult to reduce the contact resistivity.
  • the high concentration Si layer in the source region and the drain region is required to expand and the junction depth is extremely shallow.
  • the entire high-concentration Si layer may be silicidized due to the formation of the silicide, and the junction may be destroyed. This makes it difficult for the prior art to spread the high-concentration Si layer and make the junction depth extremely shallow.
  • an object of the present invention is to provide a contact formation method capable of increasing the impurity concentration while minimizing the inactivation of impurities due to the plasma damage of the high concentration impurity layer in the contact region.
  • Another object of the present invention is to provide a semiconductor device in which a low-resistivity contact is formed from a metal silicide such that the metal has a higher composition than Si.
  • a method for forming contacts to a source region and a drain region of a semiconductor device wherein the contact region is formed without performing heat treatment after ion implantation for forming a high-concentration Si layer.
  • a contact formation method is obtained in which a metal film is formed, and one or both of activation and silicidation of the high-concentration Si layer is performed by subsequent heat treatment.
  • the step of ion-implanting p-type or n-type impurities into the Si layer portion to be the p-type or n-type contact region of the semiconductor device, and the implantation is performed after the ion implantation step.
  • Forming a metal film for contact on the surface of the contact region without performing heat treatment for activating the ions, and reacting the metal of the metal film with the Si layer portion by heating to form a silicide of the metal A method for manufacturing a semiconductor device including a step of forming a semiconductor device is obtained.
  • the step of amorphizing the surface of the Si layer portion by ion-implanting p-type or n-type impurities into the Si layer portion to be the p-type or n-type contact region of the semiconductor device ion-implanting p-type or n-type impurities into the Si layer portion to be the p-type or n-type contact region of the semiconductor device.
  • a method of forming a contact metal film on the surface of the amorphous Si portion, and a step of reacting a metal of the metal film with the amorphous Si portion by heating to form a silicide of the metal Is obtained.
  • the metal of the contact metal film is preferably a metal that forms a silicide having a work function difference of 0.3 eV or less with respect to the high-concentration Si layer or the Si layer.
  • the method further includes a step of activating the implanted ions by a heat treatment after the metal film is formed.
  • the step of forming the silicide and the step of activating are performed simultaneously.
  • the contact region may be a source region or a drain region of a field effect transistor. Furthermore, the contact region is preferably a p-type region, the p-type impurity ion-implanted into the contact region is preferably boron, and the metal is preferably palladium.
  • a source region and a drain region made of Si wherein a contact portion to at least one of the source region and the drain region includes a predetermined metal silicide, and forms the silicide.
  • a metal a semiconductor device using a metal whose silicide composition is larger than that of Si can be obtained.
  • the predetermined metal is palladium
  • the silicide is a (104) plane of Pd 2 Si.
  • the present invention it is possible to increase the impurity concentration by avoiding inactivation of the high-concentration impurity region in the contact portion, and therefore to reduce the resistivity at the contact.
  • the semiconductor device when silicidation is used, palladium that consumes less silicon Si is used, so that the breakdown of the junction due to the formation of silicide is prevented, the high-concentration Si layer in the source region and the drain region is expanded, and the junction depth is increased. As a result, the semiconductor device can be miniaturized.
  • FIG. 4 is a diagram showing a reciprocal space mapping image of X-ray diffraction when palladium is formed on a Si (100) surface and heat-treated at different temperatures for silicidation.
  • FIG. 5 is a diagram showing a reciprocal lattice space mapping image of X-ray diffraction when palladium is formed on a Si (110) surface and heat-treated at different temperatures for silicidation.
  • FIG. 3 is a diagram showing a reciprocal space mapping image of X-ray diffraction when palladium is formed on a Si (551) surface and heat-treated at different temperatures for silicidation.
  • 1 is a schematic diagram of a CMOS using element isolation by a shallow trench, two-layer wiring, and chemical mechanical polishing according to a first embodiment of the present invention.
  • FIG. It is a figure for demonstrating a part of manufacturing process for obtaining CMOS of FIG. It is a figure for demonstrating the remainder of the manufacturing process following FIG.
  • It is a schematic diagram of the Kelvin resistance for contact resistivity evaluation which is the 2nd Example of this invention.
  • It is a figure which shows the current-voltage characteristic of the Kelvin resistor for contact resistivity evaluation which is the 2nd Example of this invention.
  • It is a figure which shows the current-voltage characteristic of the Kelvin resistance produced with the conventional manufacturing method.
  • the work function difference is small compared to the high-concentration Si layer, and an appropriate contact material is used to form a metal silicide having a composition rich in metal relative to Si.
  • a process for suppressing inactivation of impurities in the concentration layer is executed.
  • [First embodiment] 3 to 5 show X-ray diffraction reciprocal lattices when palladium is deposited on Si (100), Si (110), and Si (551) surfaces and heat-treated at different temperatures for silicidation. A spatial mapping image is shown.
  • Pd 2 Si having a composition rich in metal with respect to Si is formed, and the plane orientation is changed from the (001) plane to the (401) plane.
  • Table 1 shows the work function difference (unit: eV) from p-type Si at this time. It can be seen that by realizing the (401) plane of Pd 2 Si, a work function difference of substantially 0.3 eV or less can be realized regardless of the plane orientation of Si.
  • FIG. 6 is a schematic diagram of a CMOS using element isolation by two-layer wiring and chemical mechanical polishing (CMP), which is a first embodiment of the present invention, using shallow trenches (STI: Shallow Trench Isolation). Show.
  • CMP chemical mechanical polishing
  • FIG. 6 A manufacturing process for obtaining the structure of FIG. 6 will be described with reference to FIGS.
  • an element isolation region 1 having an STI structure similar to the conventional method is formed, and an n well 2 and a p well 3 are formed and activated. Thereafter, a silicon oxide film having a thickness of 2 nm is formed as the gate insulating film 4. On this, a gate electrode 5 was formed of polysilicon.
  • boron is used for n well 2 and p + region 3 is used for p well 3.
  • Phosphorus was ion-implanted at 6 ⁇ 10 15 cm 2 to form 20 nm high concentration regions 6 (p + region) and 7 (n + region). A schematic diagram in this state is shown in FIG.
  • the sidewall 8 is formed as shown in FIG. 8 by depositing an oxide film by CVD (Chemical Vapor Deposition) and performing etching without performing heat treatment. After the formation of the sidewalls 8, palladium was deposited to a thickness of 20 nm as a metal for contact with the high concentration regions 6 and 7 and the gate electrode 5.
  • CVD Chemical Vapor Deposition
  • heat treatment is performed at 550 ° C. for 1 hour in a nitrogen atmosphere to activate not only the silicidation (formation of the contact silicide layer 9) but also the high concentration layers 6 and 7 that have not been performed previously. At the same time. Due to the heat treatment at a low temperature, diffusion in the high concentration region can be suppressed. At this time, Pd 2 Si is silicided by consuming silicon of the high-concentration layers 6 and 7 only for the base 13.6 nm. A schematic diagram in this state is shown in FIG.
  • one of the high concentration layers 6 and 7 is a source (S), and the other of the high concentration layers 6 and 7 is a drain (D).
  • the metal film is formed without performing the heat treatment for impurity activation, and then the heat treatment is performed to form the high concentration Si layer by the activation of the impurity.
  • the formation and the metal silicide are simultaneously performed. As a result, a transistor having a work function difference of 0.3 eV or less and a contact resistivity of 8.0 ⁇ 10 ⁇ 10 ⁇ cm 2 was formed.
  • FIG. 9 shows a schematic diagram of a Kelvin resistance for contact resistivity evaluation, which is a second embodiment of the present invention.
  • Si (100) with boron element region 31 of the surface subjected to 6 ⁇ 10 15 cm 2 ion implantation to form a high-concentration p region 32 an interlayer insulating film 33 without heat treatment.
  • a contact hole 34 that exposes the contact region is formed in the interlayer insulating film 33.
  • a 20 nm palladium film is formed as a metal film, and a high-concentration Si layer 32 and a metal silicide 35 are formed by activating impurities at 550 ° C. for 3 hours in a nitrogen gas atmosphere. .
  • the formed metal silicide 35 is formed of Pd 2 Si having a composition rich in metal with respect to Si, has a film thickness of 14 nm, has a plane orientation of (104) plane, and a work function with p-type Si. The difference is 0.3 eV or less.
  • the electrodes / wirings 36 were formed of aluminum to be completed.
  • FIG. 10 shows the current-voltage characteristics of the Kelvin resistor for contact resistivity evaluation according to the second embodiment of the present invention.
  • FIG. 11 by a conventional technique, after ion implantation, heat treatment is performed to form a high-concentration Si layer, and then an interlayer insulating film and a contact region are formed, and then a metal film is formed, The current-voltage characteristic of the Kelvin resistance when the metal film is silicided again by heat treatment is shown.
  • plasma damage during sputtering deposition is reduced, inactivation of the high-concentration Si region is suppressed, and the resistivity is reduced to some extent.
  • the activation of impurities is performed after the metal film is formed, thereby minimizing the plasma damage due to the sputter film formation and forming the metal film on the amorphous Si after the ion implantation.
  • silicidation easily proceeds by silicidation by heat treatment. Thereby, the resistivity is further reduced as compared with FIG. 11, and a low contact resistivity of 8.0 ⁇ 10 ⁇ 10 ⁇ cm 2 is realized.
  • the plane orientation of silicon is not limited to the (100) plane, but may be any plane orientation such as the (110) and (551) planes.
  • the metal is not only palladium, but also at least one of cobalt, nickel, rhodium, rhenium, osmium, iridium, platinum, and gold, and a silicide having a work function difference of 0.3 eV or less with respect to the high concentration layer. Any metal material can be used.
  • the present invention has been described with reference to a plurality of embodiments, the present invention is not limited to the above embodiments. Various changes that can be understood by those skilled in the art can be made to the configuration and details of the present invention within the spirit and scope of the present invention described in the claims. For example, at least one of the activation and silicidation of the high-concentration layer may be performed, and not only when both are performed, but also may be performed separately.

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Abstract

　半導体装置のｐ型またはｎ型コンタクト領域となるべきSi層部分へｐ型またはｎ型不純物をイオン注入する工程と、イオン注入工程の後に、注入されたイオンを活性化するための熱処理を行うことなしに前記コンタクト領域表面にコンタクト用の金属膜を形成する工程と、加熱によって前記金属膜の金属を前記Si層部分と反応させて前記金属のシリサイドを形成する工程とを含む。なお、前記シリサイドを形成する工程と前記注入されたイオンを前記金属膜が形成された後の熱処理によって活性化する工程を同時に行なうことが望ましい。

Description

コンタクト形成方法、半導体装置の製造方法および半導体装置
　本発明は、IC、LSI等に広く使われるMIS型半導体装置に関し、特にソース領域、ドレイン領域における高濃度Si部と金属シリサイドの低抵抗のコンタクト形成に関する。
　半導体装置において、動作周波数の向上等、性能向上が強く望まれている。しかし、半導体装置において、主に電流の流れる２つの主電極間における直列抵抗が、性能向上の妨げとなっている。この直列抵抗の大きな要因として、ソース領域、ドレイン領域における高濃度Si（シリコン）層と金属シリサイドのコンタクト抵抗が挙げられる。2007年版のITRS(International Technology Roadmap for Semiconductors)による性能予測では、現状のコンタクト抵抗率は1×10-7Ωcm2と示され、2010年の予測値として7.0×10-8Ωcm2が示されている。しかし、コンタクト抵抗の低抵抗化のための製造方法は未だ、確立できていないのが現状である。
　コンタクト抵抗を小さくしなければならないことについては非特許文献１に記載されている。
　図１に、MIS（Metal Insulator Semiconductor）トランジスタにおける飽和電流のコンタクト抵抗率依存性を示す。コンタクト抵抗率が、従来技術による1×10-7Ωcm2であると、トランジスタの持つ本来の能力に対して35%程度の能力しか取り出せていないことが分かる。
　高濃度Si層と金属・金属シリサイドとのコンタクト抵抗Rcは、次の式（１）で表されることが知られている。
Figure JPOXMLDOC01-appb-M000001
　但し、式（１）において、Rcは高濃度Si層と金属・金属シリサイドとのコンタクト抵抗、φｂは高濃度Si層と金属・金属シリサイドの仕事関数差、ｍｎは電子の有効質量、ｍｐはホールの有効質量、ｎはn+領域での電子密度、ｐはp+領域でのホール密度、εｓはシリコンの誘電率、ｈはプランク定数である。
　式（１）から明らかなように、コンタクト抵抗Rcを低減する方法として、高濃度Si層と金属シリサイドの仕事関数差を小さくし、高濃度Si層の不純物濃度を最大化することが本質的である。
Tadahiro Ohmi, Akinobu Teramoto, Rihito Kuroda, and Naoto Miyamoto, "Revolutional Progress of Silicon Technologies Exhibiting Very High Speed Performance Over a 50-GHz Clock Rate", IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.54, NO.6, pp.1471-1477, June 2007 熊巳創、進藤亘、本藤哲史、大見忠弘、「低エネルギイオン照射を用いたシリコン薄膜形成時に生じるドーパント(As,P,Sb,B)の不活性化」、電子情報通信学会技術研究報告、Vol. 99、No. 231、シリコン材料・デバイス、ED99-97, SDM99-71, ICD99-79, pp. 97、1999年
　しかし、p型MOS（Metal Oxide Semiconductor）トランジスタの場合、高濃度Si層に用いられるB(ボロン)が、従来のプロセスでは、半導体装置製造時におけるイオン照射によるプラズマダメージによって、不活性化しやすいという問題がある（非特許文献２参照）。これは、図２に示す通り、共有結合するSiに対して、Bは、３価の原子のため元々、共有結合の手が１つ少なく、さらに原子半径がSiより小さいため原子間距離が長くなり、共有結合するためのクーロン力が弱くなってしまうためである。
　これにより従来技術では、高濃度Si層に対して仕事関数差の小さな金属シリサイドを用いても、高濃度Si領域の不活性化が避けられないために高濃度Si層の不純物濃度を最大化することが出来ない。従って従来技術ではコンタクトでの抵抗率を小さくすることが難しかった。
　また、半導体装置の微細化に伴って、ソース領域、ドレイン領域の高濃度Si層の広がり、接合深さの極浅化が求められている。ここで、シリサイド化に際して、シリコンの消費量の多い金属材料の場合、シリサイド形成により高濃度Si層全体がシリサイド化されてしまい、接合が破壊される可能性がある。これにより、従来技術では、高濃度Si層の広がり、接合深さの極浅化が困難となっている。
　従って本発明の課題は、コンタクト領域での高濃度不純物層のプラズマダメージによる不純物の不活性化を最小限として、不純物濃度を大きくすることの出来るコンタクト形成方法を提供することにある。
　本発明の他の課題は、金属がSiに対して多い組成となるような金属のシリサイドにより低抵抗率のコンタクトを形成した半導体装置を提供することにある。
　本発明の第１の態様によれば、半導体装置のソース領域、ドレイン領域へのコンタクト形成方法であって、高濃度Si層を形成するためのイオン注入後、熱処理を行わずに、コンタクト用の金属膜を成膜し、その後の熱処理によって高濃度Si層の活性化およびシリサイド化の一方または両方を行うコンタクト形成方法が得られる。
　本発明の第２の態様によれば、半導体装置のｐ型またはｎ型コンタクト領域となるべきSi層部分へｐ型またはｎ型不純物をイオン注入する工程と、該イオン注入工程の後に、注入されたイオンを活性化するための熱処理を行うことなしに前記コンタクト領域表面にコンタクト用の金属膜を形成する工程と、加熱によって前記金属膜の金属を前記Si層部分と反応させて前記金属のシリサイドを形成する工程とを含む半導体装置の製造方法が得られる。
　本発明の第３の態様によれば、半導体装置のｐ型またはｎ型コンタクト領域となるべきSi層部分へｐ型またはｎ型不純物をイオン注入して該Si層部分の表面をアモルファス化する工程と、前記アモルファスSi部分表面にコンタクト用の金属膜を形成する工程と、加熱によって前記金属膜の金属を前記アモルファスSi部分と反応させ前記金属のシリサイドを形成する工程とを含む半導体装置の製造方法が得られる。
　上記第１乃至第３の態様においては、前記コンタクト用の金属膜の金属は、前記高濃度Ｓｉ層あるいはＳｉ層に対して仕事関数差が0.3eV以下のシリサイドを形成する金属であることが好ましく、パラジウム、コバルト、ニッケル、ロジウム、レニウム、オスミウム、イリジウム、白金、および金の少なくとも一つであることが望ましい。
　上記第１乃至第３の態様において、前記注入されたイオンを前記金属膜が形成された後の熱処理によって活性化する工程をさらに含むことが好ましい。この場合、前記シリサイドを形成する工程と前記活性化する工程とが同時に行われることが好ましい。
　また、前記コンタクト領域が電界効果トランジスタのソース領域またはドレイン領域であって良い。更に、前記コンタクト領域がｐ型領域であることが好ましく、前記コンタクト領域にイオン注入されるｐ型不純物がボロンであることが好ましく、前記金属がパラジウムであることも好ましい。
　本発明の第４の態様によれば、Siによるソース領域、ドレイン領域を有し、前記ソース領域およびドレイン領域の少なくとも一方へのコンタクト部分が所定の金属のシリサイドを含み、前記シリサイドを形成する前記金属として、前記シリサイドの組成がSiに対して前記金属が多くなるような金属を用いた半導体装置が得られる。
　上記の半導体装置において、前記所定の金属がパラジウムであること、前記シリサイドが、Pd2Siの(104)面であることが好ましい。
　本発明によれば、コンタクト部分の高濃度不純物領域の不活性化を避けて不純物濃度を高くすることが出来、従ってコンタクトでの抵抗率を小さくすることができる。
　また、本発明によれば、シリサイド化に際して、シリコンSiの消費量の少ないパラジウムを用いるので、シリサイド形成による接合の破壊を防止し、ソース領域、ドレイン領域の高濃度Si層の広がり、接合深さの極浅化を可能とし、半導体装置の微細化を達成することができる。
MISトランジスタにおける飽和電流のコンタクト抵抗率依存性を示す図である。 シリコン結晶の模式図とクーロン力について説明するための図である。 Si(100)面上にパラジウムを成膜し、異なる温度で熱処理を行いシリサイド化したときのX線回折の逆格子空間マッピング像を示す図である。 Si(110)面上にパラジウムを成膜し、異なる温度で熱処理を行いシリサイド化したときのX線回折の逆格子空間マッピング像を示す図である。 Si(551)面上にパラジウムを成膜し、異なる温度で熱処理を行いシリサイド化したときのX線回折の逆格子空間マッピング像を示す図である。 本発明の第１の実施例であるシャロートレンチによる素子分離、２層配線および化学的機械研磨を用いたCMOSの模式図である。 図６のCMOSを得るための製造プロセスの一部を説明するための図である。 図７に続く製造プロセスの残りを説明するための図である。 本発明の第２の実施例であるコンタクト抵抗率評価用のケルビン抵抗の模式図である。 本発明の第２の実施例であるコンタクト抵抗率評価用のケルビン抵抗の電流－電圧特性を示す図である。 従来の製造方法により作製されたケルビン抵抗の電流－電圧特性を示す図である。
　近年の半導体装置では、主電極間に接続される高濃度層領域およびコンタクト領域での直列抵抗により、電流駆動能力の高性能化が困難になっている。これは、プラズマ技術を用いた半導体装置の製造において、プラズマからのイオンダメージ等の影響のため、高濃度層の不純物の不活性化が起き、これにより直列抵抗が増大してしまうためである。また、コンタクト領域での抵抗を低減するためには、シリコンSiと金属シリサイドの仕事関数差を小さくしなければならない。さらに、半導体装置の微細化において、コンタクト領域に用いる金属シリサイドに対し、シリコンの消費量が少ない、シリコンに対して金属が多い組成となる金属材料が望まれる。
　以下に説明する本発明の実施例では、高濃度Si層に対し仕事関数差が小さく、また、Siに対し金属の多い組成の金属シリサイドを形成するために適切なコンタクトの材料を用い、さらに高濃度層の不純物の不活性化を抑えるプロセスを実行する。
［第１の実施例］
　図３～図５に、Si(100)面、Si(110)面、Si(551)面上にそれぞれパラジウムを成膜し、異なる温度で熱処理を行いシリサイド化したときのX線回折の逆格子空間マッピング像を示す。図３～図５のいずれにおいても、温度を上げるにつれて、Siに対し、金属の多い組成であるPd2Siが形成され、また面方位が(001)面から(401)面に変化していることが分かる。このときのp型Siとの仕事関数差（単位はｅＶ）を表１に示す。Pd2Siの(401)面を実現することにより、Siの面方位によらず実質上0.3eV以下の仕事関数差を実現できることが分かる。
Figure JPOXMLDOC01-appb-T000002
　図６に、本発明の第１の実施例であるシャロートレンチ(STI : Shallow Trench Isolation)による素子分離、２層配線および化学的機械研磨(CMP : Chemical Mechanical Polishing)を用いたCMOSの模式図を示す。
　図６の構造を得るための製造プロセスを図７および図８を用いて説明する。
　まず図７を参照すると、従来方法と同様のSTI構造による素子分離領域１を形成し、nウェル２、pウェル３を形成して活性化を行う。その後、ゲート絶縁膜４としてシリコン酸化膜を2nm形成する。この上に、ポリシリコンによりゲート電極５を形成した。
　次に、nウェル２に対してp+領域６を形成し、pウェル３に対してn+領域７を形成するために、nウェル２に対してはボロンを、pウェル３に対してはリンをそれぞれ6×1015cm2イオン注入し20nmの高濃度領域６（p+領域）、７（n+領域）を形成した。この状態での模式図を図７に示す。
　従来方法では、ここで高濃度領域６、７の活性化のための熱処理を行う。しかし、本発明のプロセスでは、ここで熱処理を行わず、CVD(Chemical Vapor Deposition)により酸化膜を堆積し、エッチングを行うことにより、図８に示すようにサイドウォール８を形成する。サイドウォール８の形成後、高濃度領域６、７およびゲート電極５へのコンタクト用金属としてパラジウムを20nm成膜した。
　本実施例では、ここで窒素雰囲気中550℃にて１時間の熱処理を行い、シリサイド化（コンタクト用シリサイド層９の形成）だけでなく、前に行わなかった高濃度層６、７の活性化を同時に実現する。低温での熱処理のため、高濃度領域の拡散は抑えることができる。このときPd2Siは、下地13.6nmのみ高濃度層６、７のシリコンを消費しシリサイド化する。この状態での模式図を図８に示す。
　その後、従来方法と同様に未反応金属部分１０を除去し、図６に示すように層間絶縁膜１１、１２を形成し、コンタクトホールを形成すると共に電極１３、および配線１４をアルミニウムにて形成して完成とした。図６では、高濃度層６および７の一方がソース（Ｓ）であり、高濃度層６および７の他方がドレイン（Ｄ）である。
　以上のように、高濃度層形成用のイオン注入を行った後、不純物活性化の熱処理を行わずに金属膜を形成し、その後、熱処理を行うことにより不純物の活性化による高濃度Si層の形成と、金属シリサイドの形成を同時に行う。このことによって、0.3eV以下の仕事関数差を持ち、8.0×10-10Ωcm2というコンタクト抵抗率を実現したトランジスタを形成した。
［第２の実施例］
　図９に、本発明の第２の実施例であるコンタクト抵抗率評価用のケルビン抵抗の模式図を示す。Si(100)面の素子領域３１にボロンを6×1015cm2イオン注入を行って高濃度ｐ領域３２を形成した後、熱処理を行わずに層間絶縁膜３３を成膜する。続いて、層間絶縁膜３３にコンタクト領域を露出させるコンタクトホール３４の形成を行う。その後、金属膜として20nmのパラジウムの成膜を行い、窒素ガス雰囲気で550℃、３時間の熱処理を行うことにより不純物の活性化による高濃度Si層３２の形成と、金属シリサイド３５の形成を行う。このとき、形成される金属シリサイド３５は、Siに対し金属の多い組成であるPd2Siが形成されて膜厚は14nmとなり、その面方位は(104)面でありp型Siとの仕事関数差は0.3eV以下である。その後、電極・配線３６をアルミニウムで形成し完成とした。
　図１０に本発明の第２の実施例であるコンタクト抵抗率評価用のケルビン抵抗の電流－電圧特性を示す。
　図１１には従来の手法により、イオン注入を行った後に熱処理を行い、高濃度Si層を形成した後、層間絶縁膜の成膜およびコンタクト領域の形成を行い、その後、金属膜を形成し、ふたたび熱処理により金属膜をシリサイド化したときのケルビン抵抗の電流－電圧特性を示す。金属成膜圧力を高圧にすることにより、スパッタ成膜時のプラズマダメージが低減し、高濃度Si領域の不活性化が抑えられ、抵抗率がある程度減少する。
　一方、第２の実施例では、不純物の活性化を金属膜の成膜後に行うことにより、スパッタ成膜によるプラズマダメージを最小化し、またイオン注入後の非晶質のSi上に金属膜を形成し、熱処理によりシリサイド化することにより、シリサイド化が進みやすい。これにより、図１１に比べて更に抵抗率が減少し、8.0×10-10Ωcm2という低いコンタクト抵抗率が実現される。
　このとき、シリコンの面方位は(100)面だけでなく、(110)、(551)面等、どの面方位であっても良い。また、このとき、金属はパラジウムだけでなく、コバルト、ニッケル、ロジウム、レニウム、オスミウム、イリジウム、白金、金のうちの少なくとも一つで、高濃度層に対して仕事関数差が0.3eV以下のシリサイドを形成する金属材料であれば良い。
　なお、コンタクト領域となるべきシリコン部分へｐ型またはｎ型不純物をイオン注入すると、該シリコン部分の表面はアモルファス化する。従来技術ではこの後に熱処理によってイオンを活性化するときにアモルファス表面は結晶化し、従って結晶化したシリコン表面にシリサイド用の金属が付着することになる。しかし、本発明ではアモルファス化されているシリコン表面にシリサイド用の金属膜が形成されるので、金属がアモルファスシリコン部分と反応して該金属のシリサイドが形成されることになる。この結果、シリサイドの形成が容易になり、より低減したコンタクト抵抗率が得られることになった。
　以上、本発明を、複数の実施例を参照して説明したが、本発明は上記実施例に限定されるものではない。本発明の構成や詳細には、請求項に記載された本発明の精神や範囲内で当業者が理解し得る様々な変更をすることができる。例えば、高濃度層の活性化およびシリサイド化は、少なくとも一方が行なわれれば良く、両方を行なう場合には同時に限らず、別に行なわれても良い。
　この出願は、２００８年５月１６日に出願された日本出願特願２００８－１２９６９２を基礎とする優先権を主張し、その開示のすべてをここに取り込む。

Claims (16)

  1. 　半導体装置のソース領域、ドレイン領域へのコンタクト形成方法であって、高濃度Si層形成のためのイオン注入後、熱処理を行わずに、コンタクト用の金属膜を成膜し、その後の熱処理によって前記高濃度Si層の活性化およびシリサイド化の一方または両方を行うことを特徴とするコンタクト形成方法。
  2. 　前記コンタクト用の金属膜の金属は、前記高濃度Ｓｉ層に対して仕事関数差が0.3eV以下のシリサイドを形成する金属であることを特徴とする請求項１に記載のコンタクト形成方法。
  3. 　前記コンタクト用の金属膜の金属は、パラジウム、コバルト、ニッケル、ロジウム、レニウム、オスミウム、イリジウム、白金、および金の少なくとも一つであることを特徴とする請求項１に記載のコンタクト形成方法。
  4. 　半導体装置のｐ型またはｎ型コンタクト領域となるべきSi層部分へｐ型またはｎ型不純物をイオン注入する工程と、
    　イオン注入工程の後に、注入されたイオンを活性化するための熱処理を行うことなしに前記コンタクト領域表面にコンタクト用の金属膜を形成する工程と、
    　加熱によって前記金属膜の金属を前記Si層部分と反応させ前記金属のシリサイドを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  5. 　半導体装置のｐ型またはｎ型コンタクト領域となるべきSi層部分へｐ型またはｎ型不純物をイオン注入して該Si層部分の表面をアモルファス化する工程と、
    　アモルファスSi部分表面にコンタクト用の金属膜を形成する工程と、
    　加熱によって前記金属膜の金属を前記アモルファスSi部分と反応させ前記金属のシリサイドを形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  6. 　前記イオン注入により注入されたイオンを前記金属膜が形成された後の熱処理によって活性化する工程をさらに含むことを特徴とする請求項４または５に記載の半導体装置の製造方法。
  7. 　前記シリサイドを形成する工程と前記活性化する工程とが同時に行われることを特徴とする請求項４に記載の半導体装置の製造方法。
  8. 　前記コンタクト領域が電界効果トランジスタのソースまたはドレイン領域であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
  9. 　前記コンタクト用の金属膜の金属は、前記ｐ型またはｎ型コンタクト領域となるべきSi層部分に対して仕事関数差が0.3eV以下のシリサイドを形成する金属であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
  10. 　前記コンタクト用の金属膜の金属は、パラジウム、コバルト、ニッケル、ロジウム、レニウム、オスミウム、イリジウム、白金、および金の少なくとも一つであることを特徴とする請求項４または５に記載の半導体装置の製造方法。
  11. 　前記コンタクト領域がｐ型領域であることを特徴とする請求項４または５に記載の半導体装置の製造方法。
  12. 　前記コンタクト領域にイオン注入されるｐ型不純物がボロンであることを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 　前記金属がパラジウムであることを特徴とする請求項４または５に記載の半導体装置の製造方法。
  14. 　Siによるソース領域、ドレイン領域を有し、前記ソース領域およびドレイン領域の少なくとも一方へのコンタクト部分が所定の金属のシリサイドを含む半導体装置において、
    　前記シリサイドを形成する前記金属が、前記シリサイドの組成がSiに対して前記金属が多くなるような金属であることを特徴とする半導体装置。
  15. 　前記所定の金属がパラジウムであることを特徴とする請求項１４に記載の半導体装置。
  16. 　前記所定の金属がパラジウムであり、前記シリサイドが、Pd2Siの(104)面であることを特徴とする請求項１４に記載の半導体装置。
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