TWI475602B - 一種雙重矽、鍺化物結構的製作方法 - Google Patents

一種雙重矽、鍺化物結構的製作方法 Download PDF

Info

Publication number
TWI475602B
TWI475602B TW100102815A TW100102815A TWI475602B TW I475602 B TWI475602 B TW I475602B TW 100102815 A TW100102815 A TW 100102815A TW 100102815 A TW100102815 A TW 100102815A TW I475602 B TWI475602 B TW I475602B
Authority
TW
Taiwan
Prior art keywords
drain region
source
covered
spacer layer
germanide
Prior art date
Application number
TW100102815A
Other languages
English (en)
Other versions
TW201232626A (en
Inventor
Szu Hung Chen
Hung Min Chen
Yu Sheng Lai
Wen Fa Wu
Fu Liang Yang
Original Assignee
Nat Applied Res Laboratoires
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nat Applied Res Laboratoires filed Critical Nat Applied Res Laboratoires
Priority to TW100102815A priority Critical patent/TWI475602B/zh
Priority to US13/107,679 priority patent/US8603882B2/en
Publication of TW201232626A publication Critical patent/TW201232626A/zh
Application granted granted Critical
Publication of TWI475602B publication Critical patent/TWI475602B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Description

一種雙重矽、鍺化物結構的製作方法
本發明係一種雙重矽、鍺化物結構的製作方法，尤指一種可形成雙重矽、鍺化物於半導體元件，達到有效降低電阻值的製作方法。
為了提高金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)，簡稱為金氧半場效電晶體元件的效能，金屬矽化物已經廣泛的應用於源/汲極區域上。
高效能的半導體元件特性之一即為半導體元件之導電能力，若該半導體元件能在一預定時間內通過較多的電子，即屬於較高效能的半導體元件，而電流與電阻是呈反比關係；藉由使用金屬矽化物於金氧半場效電晶體元件上，可以有效的降低金氧半場效電晶體元件的接觸電阻值，進一步達到更高的效能。
目前一般MOSFET主要使用鎳化矽作為源/汲極的矽化物材料，這是由於鎳化矽具有非常低的片電阻值(電阻係數約為15μΩcm)，但因為鎳化矽/矽接面的蕭基能障約為0.67eV，由接面所產生的接觸電阻極高。另一方面，由稀土族金屬元素，例如鐿，與矽反應生成的鐿化矽，若使用在鐿化矽/矽接面上，其蕭基能障約可降為0.27eV。但鐿化矽材料本身的電阻係數較鎳化矽來的高，將致使片電阻增加。因此若能整合兩種矽化物材料於單一元件上的特定區域，同時取用鎳化矽的低片電阻優勢與鐿化矽/矽接面低接觸電阻優勢，將可有效降低MOSFET元件的整體寄生電阻。
例如美國專利第7,544,575號”Dual metal silicide scheme using a dual spacer process”即揭露了利用多種矽化物以提高半導體元件效能的作法，其包括提供一金氧半場效電晶體於一半導體基底上，該金氧半場效電晶體具有一閘極結構於一絕緣層之上、一設置於該閘極結構側邊之間隔層以及一位於該半導體基底內之源/汲極區域，係先形成一第一矽化物於該閘極結構裸露之表面與該源/汲極區域沒有被第一間隔層覆蓋的區域，再形成一第二間隔層於該第一間隔層之兩側以及部分的第一矽化物上，最後形成一第二矽化物於該閘極結構裸露之表面以及任何裸露的源/汲極區域表面沒有被該第一、第二間隔層覆蓋的地方。藉此，可以有效的降低金氧半場效電晶體元件的接觸電阻值，進一步達到更高的效能。
然而，由於第二層矽化物通常所使用的材料都是如鎳等金屬，鎳會與矽作用形成鎳化矽，具有低片電阻的優點，但因鎳原子在矽擴散極快，容易反應原先欲形成第一矽化物的區域，而造成第一矽化物無法形成。
故，本創作之創作人有鑑於上述缺失，乃搜集相關資料，經由多方評估及考量，並以從事於此行業累積之多年經驗，經由不斷試作及修改，始設計出此種可形成雙重矽化物於半導體元件，達到有效降低電阻值的一種雙重矽、鍺化物結構的製作方法發明專利者。
本發明之主要目的在於提供一種可形成雙重矽、鍺化物於半導體元件，達到有效降低電阻值的製作方法。
為了達到上述目的，本發明一種雙重矽、鍺化物結構的製作方法，係包括下列步驟：提供一半導體基底； 形成一絕緣層於該半導體基底上；形成一閘極結構於該絕緣層上；形成一淺摻雜源/汲極區域於該半導體基底內且不被該閘極結構所覆蓋；形成一間隔層於該閘極結構側邊且覆蓋於該源/汲極區域部分表面；形成一濃摻雜源/汲極區域於該半導體基底內且不被該閘極結構與間隔層所覆蓋；以原子層沉積法、電子束蒸鍍或濺鍍形成一第一金屬層於該源/汲極區域沒有被該間隔層覆蓋之表面；施以一快速熱退火製程(RTA)、雷射退火或微波退火，其中該快速熱退火製程之溫度操作範圍為200至800℃；形成一第一矽化物於該源/汲極區域沒有被該間隔層覆蓋之表面；減縮該間隔層體積，使該源/汲極區域暴露出尚未被該第一矽化物覆蓋的表面，該間隔層體積係以蝕刻製程進行尺寸的減縮；以原子層沉積法、電子束蒸鍍或濺鍍形成一第二金屬層於該源/汲極區域沒有被間隔層覆蓋之表面；施以一快速熱退火製程(RTA)、雷射退火或微波退火，其中該快速熱退火製程之溫度操作範圍為200至800℃；以及形成一第二矽化物於該源/汲極區域。
其中，根據基底材料的選擇，該第一矽化物與該第二矽化物可以更換為第一鍺化物與第二鍺化物或是第一矽鍺化物與第二矽鍺化物。
藉由上述說明，本發明一種雙重矽、鍺化物結構的製作方法可以有效 的降低半導體元件源/汲極區域之電阻值，使得半導體元件操作時之RC響應延遲時間減少，進一步提高了半導體元件之效能。
為達成上述目的及功效，本發明所採用之技術手段及構造，茲繪圖就本發明較佳實施例詳加說明其特徵與功能如下，俾利完全了解。
本發明係一種雙重矽、鍺化物結構的製作方法，係可應用於半導體元件，例如為金氧半場效電晶體，並於特定區域依序形成第一矽化物與第二矽化物。於本發明之實施例中，茲以N通道金氧半場效電晶體為例來說明本發明之最佳實施例，且本發明的圖式簡化了實務上N通道金氧半場效電晶體之部分結構，僅保留較為必要的結構，而其他的電晶體元件，例如P通道金氧半場效電晶體同樣也包括於本實施例之中，合先敘明。
較佳實施例
請參閱第一圖所示，係為本發明較佳實施例之剖視圖一，說明應用於本發明之金氧半場效電晶體電子元件。由圖中可清楚看出，本發明係先提供一半導體基底11，該半導體基底11可以是N型半導體基底11，或是P型半導體基底11，於本實施例中係利用N型半導體基底11，或是任何的半導體材料所製成，例如矽(Si)，鍺(Ge)，碳化矽(SiC)，矽鍺(SiGe)等等。形成一絕緣層12於該半導體基底11上，該絕緣層12的材料通常為二氧化矽(SiO2)，也稱為氧化層或是高介電材料層，係於半導體基底11上採用物理氣相沉積法(PVD)化學氣相沉積法(CVD)，原子層沉積法(ALD)等方式形成，厚度約為100埃以下。形成一閘極結構13於該絕緣層12上，該閘極結構13通常都為多晶矽閘極或是多晶矽/金屬閘極結構，而為多晶矽 閘極，同樣可採用物理氣相沉積法(PVD)化學氣相沉積法(CVD)，原子層沉積法(ALD)等方式形成於該絕緣層12上，其總厚度約為200至2000埃。形成一淺摻雜源/汲極區域141於該半導體基底11內且不被該閘極結構13所覆蓋，當完成閘極結構13於該絕緣層12上後，即需要一個提供多數載子的源極以及接受這些多數載子的汲極，而形成方式如習用技術，係先以離子植入半導體基底11中以形成淺摻雜源/汲極區域141，不再贅述。
接著，形成一間隔層15於該閘極結構13側邊且覆蓋於該源/汲極區域14部分表面，該間隔層15例如使用氧化矽或是氮化矽，係形成於該閘極結構13之側壁處。再形成濃摻雜源/汲極區域142於該半導體基底11內且不被該閘極結構13與間隔層15所覆蓋，其中，源/汲極區域14包括有淺摻雜源/汲極區域141與濃摻雜源/汲極區域142。
請參閱第二圖所示，係為本發明較佳實施例之剖視圖二，說明以原子層沉積法、電子束蒸鍍或濺鍍形成一第一金屬層161。係以原子層沉積法、電子束蒸鍍或濺鍍形成一第一金屬層161於該源/汲極區域14沒有被該間隔層15覆蓋之表面，該第一金屬層161係形成於該閘極結構13、間隔層15以及部分的源/汲極區域14，厚度範圍為20至100埃，若厚一點或是薄一點同樣可以使用，該第一金屬層161可為鎳或鈷等金屬材料所製成。
請參閱第三圖所示，係為本發明較佳實施例之剖視圖三，說明施以快速熱退火製程(RTA)、雷射退火或微波退火並去除殘餘金屬，形成第一矽化物16於該半導體基底11之源/汲極區域14。本實施例中係施以快速熱退火製程(rapid thermal anneal；RTA)，該快速熱退火製程之溫度操作範圍為200至800℃，再選擇性的去除未反應的殘餘金屬後，即於該半導體基底11 之源/汲極區域14形成第一矽化物16。
請參閱第四圖所示，係為本發明較佳實施例之剖視圖四，說明減縮該間隔層15體積，使該源/汲極區域14暴露出尚未被該第一矽化物16覆蓋的表面。由圖中可清楚看出，係可以蝕刻製程對該間隔層15進行尺寸的減縮，例如濕蝕刻製程，使得該半導體基底11中源/汲極區域14暴露出尚未被該第一矽化物16覆蓋的表面。
請參閱第五圖所示，係為本發明較佳實施例之剖視圖五，說明以原子層沉積法、電子束蒸鍍或濺鍍形成一第二金屬層171。係以原子層沉積法、電子束蒸鍍或濺鍍形成一第二金屬層171於該源/汲極區域14沒有被間隔層15覆蓋之表面，該第二金屬層171係形成於該閘極結構13、間隔層15以及部分的源/汲極區域14，厚度範圍為20至100埃，若厚一點或是薄一點同樣可以使用，該第二金屬層171可為稀土族金屬如鐿等金屬材料所製成。
請參閱第六圖所示，係為本發明較佳實施例之剖視圖六，說明施以快速熱退火製程(RTA)、雷射退火或微波退火並去除殘餘金屬，形成第二矽化物17於該半導體基底11之源/汲極區域14。本實施例係施以快速熱退火製程(rapid thermal anneal；RTA)，該快速熱退火製程之溫度操作範圍為200至800℃，再選擇性的去除未反應的殘餘金屬後，即於該半導體基底11之源/汲極區域14形成第二矽化物17。
需要理解的是，根據基底材料的選擇，本實施例中第一矽化物16與第二矽化物17可以更換為第一鍺化物與第二鍺化物(圖中未示)或是第一矽鍺化物與第二矽鍺化物(圖中未示)，而其實施方式完全一樣，不再贅述。
藉由上述說明，本發明一種雙重矽、鍺化物結構的製作方法可以有效 的降低金氧半場效電晶體源/汲極區域之電阻值，使得金氧半場效電晶體操作時之RC響應延遲時間減少，進一步提高了金氧半場效電晶體元件之效能。
11‧‧‧半導體基底
12‧‧‧絕緣層
13‧‧‧閘極結構
14‧‧‧源/汲極區域
141‧‧‧淺摻雜源/汲極區域
142‧‧‧濃摻雜源/汲極區域
15‧‧‧間隔層
16‧‧‧第一矽化物
161‧‧‧第一金屬層
17‧‧‧第二矽化物
171‧‧‧第二金屬層
第一圖 係為本發明較佳實施例之剖視圖一，說明應用於本發明之金氧半場效電晶體電子元件。
第二圖 係為本發明較佳實施例之剖視圖二，說明以原子層沉積法、電子束蒸鍍或濺鍍形成一第一金屬層。
第三圖 係為本發明較佳實施例之剖視圖三，說明施以快速熱退火製程(RTA)、雷射退火或微波退火並去除殘餘金屬，形成第一矽化物於該半導體基底之源/汲極區域。
第四圖 係為本發明較佳實施例之剖視圖四，說明減縮該間隔層體積，使該源/汲極區域暴露出尚未被該第一矽化物覆蓋的表面。
第五圖 係為本發明較佳實施例之剖視圖五，說明以原子層沉積法、電子束蒸鍍或濺鍍形成一第二金屬層。
第六圖 係為本發明較佳實施例之剖視圖六，說明施以快速熱退火製程(RTA)、雷射退火或微波退火並去除殘餘金屬，形成第二矽化物於該半導體基底之源/汲極區域。
11‧‧‧半導體基底
12‧‧‧絕緣層
13‧‧‧閘極結構
14‧‧‧源/汲極區域
15‧‧‧間隔層
16‧‧‧第一矽化物
17‧‧‧第二矽化物

Claims (10)

  1. 一種雙重矽化物結構的製作方法，包括下列步驟：提供一半導體基底；形成一絕緣層於該半導體基底上；形成一閘極結構於該絕緣層上；形成一淺摻雜源/汲極區域於該半導體基底內且不被該閘極結構所覆蓋；形成一間隔層於該閘極結構側邊且覆蓋於該源/汲極區域部分表面；形成一濃摻雜源/汲極區域於該半導體基底內且不被該閘極結構與間隔層所覆蓋；形成一第一矽化物於該源/汲極區域沒有被該間隔層覆蓋之表面；減縮該間隔層體積，使該源/汲極區域暴露出尚未被該第一矽化物覆蓋的表面；以及形成一第二矽化物於該源/汲極區域；其中形成該濃摻雜源/汲極區域於該半導體基底內且不被該閘極結構與間隔層所覆蓋之後，形成一第一金屬層於該源/汲極區域沒有被該間隔層覆蓋之表面；減縮該間隔層體積，使該源/汲極區域暴露出尚未被該第一矽化物覆蓋的表面之後，形成一第二金屬層於該源/汲極區域沒有被間隔層覆蓋之表面，該第二金屬層係為稀土族金屬。
  2. 如申請專利範圍第1項所述之一種雙重矽化物結構的製作方法，其中該第一金屬層可為鎳或鈷金屬材料所製成。
  3. 如申請專利範圍第1項所述之一種雙重矽化物結構的製作方法，形成該第一金屬層於該源/汲極區域沒有被間隔層覆蓋之表面之後，係再施以一 快速熱退火製程(RTA)、雷射退火或微波退火，其中該快速熱退火製程之溫度操作範圍為200至800℃。
  4. 如申請專利範圍第1項所述之一種雙重矽化物結構的製作方法，其中該間隔層體積係以蝕刻製程進行尺寸的減縮。
  5. 如申請專利範圍第1項所述之一種雙重矽化物結構的製作方法，其中該第二金屬層可為稀土族金屬鐿金屬材料所製成。
  6. 如申請專利範圍第1項所述之一種雙重矽化物結構的製作方法，形成該第二金屬層於該源/汲極區域沒有被間隔層覆蓋之表面之後，係再施以一快速熱退火製程(RTA)、雷射退火或微波退火，其中該快速熱退火製程之溫度操作範圍為200至800℃。
  7. 一種雙重鍺化物結構的製作方法，包括下列步驟：提供一半導體基底；形成一絕緣層於該半導體基底上；形成一閘極結構於該絕緣層上；形成一淺摻雜源/汲極區域於該半導體基底內且不被該閘極結構所覆蓋；形成一間隔層於該閘極結構側邊且覆蓋於該源/汲極區域部分表面；形成一濃摻雜源/汲極區域於該半導體基底內且不被該閘極結構與間隔層所覆蓋；形成一第一鍺化物於該源/汲極區域沒有被該間隔層覆蓋之表面；減縮該間隔層體積，使該源/汲極區域暴露出尚未被該第一鍺化物覆蓋的表面；以及形成一第二鍺化物於該源/汲極區域； 其中形成該濃摻雜源/汲極區域於該半導體基底內且不被該閘極結構與間隔層所覆蓋之後，形成一第一金屬層於該源/汲極區域沒有被該間隔層覆蓋之表面；減縮該間隔層體積，使該源/汲極區域暴露出尚未被該第一鍺化物覆蓋的表面之後，形成一第二金屬層於該源/汲極區域沒有被間隔層覆蓋之表面，該第二金屬層係為稀土族金屬。
  8. 如申請專利範圍第7項所述之一種雙重鍺化物結構的製作方法，其中該第一鍺化物係經由一快速熱退火製程(RTA)、雷射退火或微波退火而形成，其中該快速熱退火製程之溫度操作範圍為200至800℃。
  9. 如申請專利範圍第7項所述之一種雙重鍺化物結構的製作方法，其中該間隔層體積係以蝕刻製程進行尺寸的減縮，該第一金屬層可為鎳或鈷金屬材料所製成。
  10. 如申請專利範圍第7項所述之一種雙重鍺化物結構的製作方法，其中該第二鍺化物係經由一快速熱退火製程(RTA)、雷射退火或微波退火而形成，其中該快速熱退火製程之溫度操作範圍為200至800℃，該第二金屬層可為稀土族金屬鐿金屬材料所製成。
TW100102815A 2011-01-26 2011-01-26 一種雙重矽、鍺化物結構的製作方法 TWI475602B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW100102815A TWI475602B (zh) 2011-01-26 2011-01-26 一種雙重矽、鍺化物結構的製作方法
US13/107,679 US8603882B2 (en) 2011-01-26 2011-05-13 Method for making dual silicide and germanide semiconductors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW100102815A TWI475602B (zh) 2011-01-26 2011-01-26 一種雙重矽、鍺化物結構的製作方法

Publications (2)

Publication Number Publication Date
TW201232626A TW201232626A (en) 2012-08-01
TWI475602B true TWI475602B (zh) 2015-03-01

Family

ID=46544467

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100102815A TWI475602B (zh) 2011-01-26 2011-01-26 一種雙重矽、鍺化物結構的製作方法

Country Status (2)

Country Link
US (1) US8603882B2 (zh)
TW (1) TWI475602B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093424B2 (en) 2013-12-18 2015-07-28 International Business Machines Corporation Dual silicide integration with laser annealing
CN105097477B (zh) * 2015-06-29 2017-12-15 上海华力微电子有限公司 一种镍硅化物的制作方法
US9484251B1 (en) 2015-10-30 2016-11-01 Lam Research Corporation Contact integration for reduced interface and series contact resistance

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070123042A1 (en) * 2005-11-28 2007-05-31 International Business Machines Corporation Methods to form heterogeneous silicides/germanides in cmos technology
US20080029831A1 (en) * 2006-08-01 2008-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with graded silicide regions

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100327347B1 (en) * 2000-07-22 2002-03-06 Samsung Electronics Co Ltd Metal oxide semiconductor field effect transistor having reduced resistance between source and drain and fabricating method thereof
US7544575B2 (en) 2006-01-19 2009-06-09 Freescale Semiconductor, Inc. Dual metal silicide scheme using a dual spacer process
US8299455B2 (en) * 2007-10-15 2012-10-30 International Business Machines Corporation Semiconductor structures having improved contact resistance

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070123042A1 (en) * 2005-11-28 2007-05-31 International Business Machines Corporation Methods to form heterogeneous silicides/germanides in cmos technology
US20080029831A1 (en) * 2006-08-01 2008-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with graded silicide regions

Also Published As

Publication number Publication date
TW201232626A (en) 2012-08-01
US8603882B2 (en) 2013-12-10
US20120190163A1 (en) 2012-07-26

Similar Documents

Publication Publication Date Title
US10978451B2 (en) Complimentary metal-oxide-semiconductor (CMOS) with low contact resistivity and method of forming same
US8962412B2 (en) Integrated circuit having raised source drains devices with reduced silicide contact resistance and methods to fabricate same
TWI485848B (zh) 半導體裝置及其製造方法
US9263583B2 (en) Integrated finFET-BJT replacement metal gate
US20090050972A1 (en) Strained Semiconductor Device and Method of Making Same
US7902612B2 (en) Semiconductor device and method of manufacturing the same
JP2007080995A (ja) 半導体装置
KR20070085699A (ko) Ｃｍｏｓ 소자의 자기 정렬된 이중 전규화물화 게이트 형성방법
JP2006278776A (ja) ｐチャネルＭＯＳトランジスタ、半導体集積回路装置およびその製造方法
JP2007042802A (ja) 電界効果トランジスタ及びその製造方法
US10192864B2 (en) Lateral BiCMOS replacement metal gate
US20120238088A1 (en) Fabrication method of metal gates for gate-last process
US8530303B2 (en) Method of fabricating semiconductor device
TWI475602B (zh) 一種雙重矽、鍺化物結構的製作方法
US9525020B2 (en) Semiconductor device and method for forming the same
TW202316531A (zh) 形成底部介電隔離層的方法
CN104282568B (zh) 一种半导体结构及其制造方法
CN103094217B (zh) 晶体管制作方法
WO2009139264A1 (ja) コンタクト形成方法、半導体装置の製造方法および半導体装置
US7399702B2 (en) Methods of forming silicide
TW442857B (en) Process to manufacture metal oxide semiconductor transistor with metal gate
TWI536574B (zh) 半導體裝置及其製造方法
CN116895529A (zh) 半导体结构及其制备方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees