JP2006278776A - ｐチャネルＭＯＳトランジスタ、半導体集積回路装置およびその製造方法 - Google Patents

ｐチャネルＭＯＳトランジスタ、半導体集積回路装置およびその製造方法 Download PDF

Info

Publication number
JP2006278776A
JP2006278776A JP2005096277A JP2005096277A JP2006278776A JP 2006278776 A JP2006278776 A JP 2006278776A JP 2005096277 A JP2005096277 A JP 2005096277A JP 2005096277 A JP2005096277 A JP 2005096277A JP 2006278776 A JP2006278776 A JP 2006278776A
Authority
JP
Japan
Prior art keywords
region
type
mos transistor
channel mos
silicon substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005096277A
Other languages
English (en)
Other versions
JP4515305B2 (ja
Inventor
Naoyoshi Tamura
直義 田村
Kazuo Kawamura
和郎 川村
Akira Kataue
朗 片上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2005096277A priority Critical patent/JP4515305B2/ja
Priority to US11/188,142 priority patent/US7649232B2/en
Priority to CNB2005100921816A priority patent/CN100472804C/zh
Publication of JP2006278776A publication Critical patent/JP2006278776A/ja
Application granted granted Critical
Publication of JP4515305B2 publication Critical patent/JP4515305B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76861—Post-treatment or after-treatment not introducing additional chemical elements into the layer
    • H01L21/76864—Thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】 応力印加により動作速度を向上させるｐチャネルＭＯＳトランジスタにおいて、チャネル領域に印加される圧縮応力を、簡単な構成によりさらに増大させる。
【解決手段】 ｐチャネルＭＯＳトランジスタのソース領域およびドレイン領域にリセスを形成し、これを低温で堆積した金属膜あるいは金属化合物膜よりなる圧縮応力源により充填する。
【選択図】 図３

Description

本発明は一般に半導体装置に係り、特に歪み印加により動作速度を向上させた半導体装置を含む半導体集積回路装置およびその製造方法に関する。
微細化技術の進歩に伴い、今日では１００ｎｍを切るゲート長を有する超微細化・超高速半導体装置が可能になっている。
このような超微細化・超高速トランジスタでは、ゲート電極直下のチャネル領域の面積が、従来の半導体装置に比較して非常に小さく、このためチャネル領域を走行する電子あるいはホールの移動度は、このようなチャネル領域に印加された応力により大きな影響を受ける。そこで、このようなチャネル領域に印加される応力を最適化して、半導体装置の動作速度を向上させる試みが数多くなされている。
特表２００２−５３０８６４号公報 米国特許第６１６５８２６号公報 米国特許第５７１０４５０号公報 米国特許第６６２１１３１号公報 Ghani, T., et al., IEDM2003, 978-980, June 10, 2003 Ghani, T., et a., VLSI 2004 Thomspon, S. E., IEDM 2004 Thompson, S. E., IEEE ED-51, vol.10, 2004
特に従来、ｎチャネルＭＯＳトランジスタの動作速度を向上させるため、ｎチャネルＭＯＳトランジスタの素子領域に、ゲート電極を含むように、引張り応力を蓄積した典型的にはＳｉＮ膜などの応力膜を形成し、ゲート電極直下のチャネル領域において電子移動度を向上させる構成が知られている。
図１は、このような応力膜を有するｎチャネルＭＯＳトランジスタの概略的構成を示す。
図１を参照するに、シリコン基板１上にはＳＴＩ型の素子分離領域１Ｉにより、前記ｎチャネルＭＯＳトランジスタの素子領域１Ａがｐ型ウェルとして画成されており、前記素子領域１Ａにおいては前記シリコン基板１上にチャネル領域に対応してゲート電極３が、ゲート絶縁膜２を介して形成されており、前記シリコン基板１中には前記ゲート電極３の両側にｎ型ソース／ドレインエクステンション領域１ａ，１ｂが形成されている。
さらに前記ゲート電極の両側には側壁絶縁膜３Ａ，３Ｂが形成され、前記シリコン基板１中、前記側壁絶縁膜３Ａ，３Ｂの外側領域にはｎ+型のソース・ドレイン拡散領域１ｃ，１ｄが、前記ソース／ドレインエクステンション領域１ａ，１ｂに重なるように形成されている。
前記ソース・ドレイン拡散領域１ｃ，１ｄの表面部分にはシリサイド層４Ａ，４Ｂがそれぞれ形成されており、さらに前記ゲート電極３上にはシリサイド層４Ｃが形成されている。
さらに図１の構成ではシリコン基板１上に、前記ゲート電極３および側壁絶縁膜３Ａ，３Ｂ、さらにシリサイド層４を含むゲート構造を覆うように、内部に引っ張り応力を蓄積したＳｉＮ膜５が形成されている。
かかる引っ張り応力膜５は、前記ゲート電極３をシリコン基板１の方向に押圧する作用を有し、その結果、前記ゲート電極３直下のチャネル領域には基板面に垂直方向に圧縮応力が印加されるが、その結果、前記チャネル領域には、基板面に平行方向に引張り応力（面内引張り応力）が印加されたのと同等な歪みを誘起する。
このような構成により、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、結晶学的に等価な状態間において生じる電子の散乱が抑制されるため、ｎチャネルＭＯＳトランジスタにおいてはチャネル領域において電子移動度が向上し、動作速度が向上する。
一方、従来、ホールをキャリアとするｐチャネルＭＯＳトランジスタにおいて、チャネル領域に一軸性の圧縮応力を印加することでキャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図２に示す概略的構成が提案されている（特許文献１〜４、非特許文献１〜４）。
図２を参照するに、シリコン基板１１上にはチャネル領域に対応してゲート電極１３が、ゲート絶縁膜１２を介して形成されており、前記シリコン基板１１中には前記ゲート電極１３の両側にチャネル領域を画成するように、ｐ型拡散領域１１ａおよび１１ｂが形成されている。さらに前記ゲート電極１３の側壁には、前記シリコン基板１１の表面の一部をも覆うように側壁絶縁膜１３Ａ，１３Ｂが形成されている。
前記拡散領域１１ａ，１１ｂはそれぞれＭＯＳトランジスタのソースおよびドレインエクステンション領域として作用し、前記拡散領域１１ａから１１ｂへと前記ゲート電極１３直下のチャネル領域を輸送されるホールの流れが、前記ゲート電極１３に印加されたゲート電圧により制御される。
図２の構成では、さらに前記シリコン基板１１中、前記側壁絶縁膜１３Ａおよび１３Ｂのそれぞれ外側に、ＳｉＧｅ混晶層１１Ａ，１１Ｂがシリコン基板１に対してエピタキシャルに形成されており、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂ中には、それぞれ前記拡散領域１１ａおよび１１ｂに連続するｐ型のソースおよびドレイン領域が形成されている。
図２の構成のｐチャネルＭＯＳトランジスタでは、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂがシリコン基板１１に対してより大きな格子定数を有するため、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂ中には矢印ａで示す圧縮応力が形成され、その結果、ＳｉＧｅ混晶層１１Ａ，１１Ｂは、矢印ｂで示す前記シリコン基板１１の表面に略垂直な方向に歪む。
前記ＳｉＧｅ混晶層１１Ａ，１１Ｂはシリコン基板１１に対してエピタキシャルに形成されているため、このような矢印ｂで示すＳｉＧｅ混晶層１１Ａ，１１Ｂにおける歪みは対応する歪みを、前記シリコン基板中の前記チャネル領域に、矢印ｃで示すように誘起するが、かかる歪みに伴い前記シリコン基板１１のチャネル領域はチャネル方向に収縮し、前記チャネル領域に、矢印ｄで示すように一軸性の圧縮応力が印加されたと同等な状態が誘起される。
図２のｐチャネルＭＯＳトランジスタでは、チャネル領域このような一軸性の圧縮応力に対応した変形の結果、前記チャネル領域を構成するＳｉ結晶の対称性が局所的に変調され、さらにかかる対称性の変化に伴って、重いホールの価電子帯と軽いホールの価電子帯の縮退が解けるため、チャネル領域におけるホール移動度が増大し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に誘起された応力によるホール移動度の増大およびこれに伴うトランジスタ動作速度の向上は、特にゲート長が１００ｎｍ以下の超微細化半導体装置に顕著に現れる。
しかしながら、図２に示す従来の技術では、チャネル領域における応力印加が、ＳｉＧｅ混晶層１１Ａ，１１Ｂの、シリコン基板に対する格子定数差に起因して基板面に垂直方向に生じる延伸を利用した間接的なメカニズムによりなされており、ｐチャネルＭＯＳトランジスタについて充分な素子特性の向上を実現することができない。前記ＳｉＧｅ混晶層１１Ａ，１１Ｂはシリコン基板１１に対してエピタキシーを維持しているため、チャネル方向への原子間隔はシリコン基板中の原子間隔により規制されており、格子定数差に起因して内部に圧縮応力が生じても、これによりＳｉＧｅ混晶層１１Ａ，１１Ｂがチャネル方向に膨張することはできず、従って、前記ｐチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に作用する圧縮応力を直接に誘起することはできない。
また図２のメカニズムによりｐチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に作用する大きな圧縮応力を誘起するためには、前記ＳｉＧｅ混晶層１１Ａ，１１Ｂの形成領域を、可能な限りチャネルに近接させ、またＳｉＧｅ混晶層１１Ａ，１１Ｂの深さを可能な限り大きくする必要があるが、このためには前記ＳｉＧｅ混晶層１１Ａ，１１Ｂの形成のために深いリセスを、リセス面の形状を注意深く制御しながら、しかも再現性良く形成しなければならない。また、このような深いリセスをＳｉＧｅ混晶層１１Ａ，１１Ｂのエピタキシャル選択成長により充填する必要があるが、このためには、ＳｉＧｅ混晶層１１Ａ，１１Ｂのエピタキシャル成長がリセス面にのみ生じ、例えば側壁絶縁膜１３Ａ，１３Ｂ上には生じないようにプロセスを管理しなければならない。
このように、図２のプロセスを実際に量産工程で実行しようとすると、様々な困難が生じる。
本発明は一の側面において、チャネル領域を含むシリコン基板と、前記シリコン基板上、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、前記シリコン基板中、前記チャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、前記シリコン基板中、前記ゲート電極の両側で、前記ゲート電極の両側壁面上にそれぞれ形成された一対の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、前記ｐ型ソース領域および前記ｐ型ドレイン領域の各々は、金属膜領域または金属化合物膜領域を含み、圧縮応力を蓄積した圧縮応力源を内包することを特徴とするｐチャネルＭＯＳトランジスタを提供する。
本発明は他の側面において、素子分離領域により、第1のチャネル領域を含む第１の素子領域と第２のチャネル領域を含む第２の素子領域とを画成されたシリコン基板と、前記第1の素子領域において、前記シリコン基板上に前記第1のチャネル領域に対応して、第1のゲート絶縁膜を介して形成されたｎ型の第1のゲート電極と、前記第1の素子領域において、前記シリコン基板中、前記第1のチャネル領域の両側に形成されたｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と、前記第1の素子領域において、前記シリコン基板中、前記第1のゲート電極の両側で、前記第1のゲート電極の両側壁面上にそれぞれ形成された一対の第1の側壁絶縁膜の外側に、それぞれ前記ｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と部分的に重畳するように形成されたｎ型ソース領域およびｎ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタと、前記第２の素子領域において、前記シリコン基板上に前記第２のチャネル領域に対応して、第２のゲート絶縁膜を介して形成されたｐ型の第２のゲート電極と、前記第２の素子領域において、前記シリコン基板中、前記第２のチャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、前記第２の素子領域において、前記シリコン基板中、前記第２のゲート電極の両側で、前記第２のゲート電極の両側壁面上にそれぞれ形成された一対の第２の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、前記シリコン基板上に、前記第1および第２の素子領域にわたり延在し、前記ｎチャネルＭＯＳトランジスタおよび前記ｐチャネルＭＯＳトランジスタを覆う層間絶縁膜と、前記層間絶縁膜中に、前記ｎ型ソース領域および前記ｎ型ドレイン領域に対応して形成された第1および第２のコンタクトプラグと、前記層間絶縁膜中に、前記ｐ型ソース領域および前記ｐ型ドレイン領域に対応して形成された第３および第４のコンタクトプラグとを含み、前記第1および第２のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｎ型ソース領域および前記ｎ型ドレイン領域と接続される第1および第２の引張り応力源を有し前記第３および第４のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｐ型ソース領域および前記ｐ型ドレイン領域と接続される第３および第４の圧縮応力源を有することを特徴とする半導体集積回路装置を提供する。
本発明はさらに他の側面において、シリコン基板上に、チャネル領域に対応してゲート電極を形成する工程と、前記シリコン基板中、前記ゲート電極の両側に、ｐ型ソース領域およびｐ型ドレイン領域を形成する工程とを含むｐチャネルＭＯＳトランジスタの製造方法であって、さらに前記ｐ型ソース領域およびｐ型ドレイン領域の各々に、リセス領域を形成する工程と、前記リセス領域表面を、前記リセス形状に沿って、高融点金属シリサイド膜で覆う工程と、前記高融点シリサイド膜上に、前記リセス領域を充填するように、金属または金属化合物膜を、膜中に圧縮応力が蓄積されるような条件で堆積する工程とを含むことを特徴とするｐチャネルＭＯＳトランジスタの製造方法を提供する。
本発明はさらに他の側面において、素子分離領域により第1および第２の素子領域を画成されたシリコン基板上への、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む半導体集積回路装置の製造方法であって、前記第1の素子領域上に、ｎ型ソース領域およびｎ型ドレイン領域を有するｎチャネルＭＯＳトランジスタを、また前記第２の素子領域上に、ｐ型ソース領域およびｐ型ドレイン領域を有するｐチャネルＭＯＳトランジスタを形成する工程と、前記シリコン基板上に、前記第1および第２の素子領域にわたり、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを覆うように層間絶縁膜を形成する工程と、前記層間絶縁膜中に、前記ｎ型ソース領域およびｎ型ドレイン領域とそれぞれコンタクトする第1および第２の導電性プラグを、前記第1および第２の導電性プラグが、それぞれ前記層間絶縁膜中に前記ｎ型ソース領域およびｎ型ドレイン領域に対応して形成された第1および第２のコンタクトホールを充填するように形成する工程と、熱処理により、前記第1および第２の導電性プラグを再結晶させる工程と、前記再結晶工程の後、前記層間絶縁膜中に、前記ｐ型ソース領域およびｐ型ドレイン領域をそれぞれ露出するように第３および第４のコンタクトホールを形成する工程と、前記第３および第４のコンタクトホールの少なくとも底部を、金属または金属化合物により充填する工程とよりなり、前記金属または金属化合物は、圧縮応力を蓄積するような条件で堆積されることを特徴とする半導体集積回路装置の製造方法を提供する。
本発明によれば、ｐチャネルＭＯＳトランジスタのソースおよびドレイン領域にリセスを形成し、これを、圧縮応力を蓄積した金属または金属化合物で充填することにより、前記ｐチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に作用する圧縮応力を、直接に印加すること可能となり、例えばこのようなソース／ドレイン領域を、シリコン基板に対してより大きな格子定数を有するＳｉＧｅ混晶などの材料で充填し、前記チャネル領域に先に図２で説明したメカニズムにより圧縮応力を間接的に誘起する場合よりもはるかに大きな圧縮応力を実現することが可能になる。これに伴い、本発明のｐチャネルＭＯＳトランジスタは、従来の応力印加ｐチャネルＭＯＳトランジスタよりもはるかに大きなホール移動度および高速動作を実現することが可能となる。
また、本発明では、前記ｐ型ソース領域あるいはｐ型ドレイン領域に形成される金属あるいは金属化合物よりなる圧縮応力源が誘起する圧縮応力が非常に大きいため、このような圧縮応力源を、これらのソース領域あるいはドレイン領域にコンタクトするコンタクトプラグ中に形成するだけでも、充分なホール移動度の向上を実現することが可能である。
このような金属膜あるいは金属化合物膜は、熱処理により再結晶すると収縮し、蓄積される応力が引張り応力に変化するため、同様な金属膜あるいは金属化合物膜をｎチャネルＭＯＳトランジスタのソース領域およびドレイン領域にコンタクトするコンタクトプラグに形成し、これを熱処理することにより、前記ｎチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に作用する引張り応力を誘起することも可能である。
さらにシリコン基板上の第１および第２の素子領域にｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを形成し、前記ｎチャネルＭＯＳトランジスタのソース／ドレイン領域に金属または金属化合物よりなる導電性プラグを形成し、これを熱処理して引張り応力源とした後、同じシリコン基板上の第２の素子領域に形成されているｐチャネルＭＯＳトランジスタのソースおよびドレイン領域に、金属または金属化合物よりなる導電性プラグを、室温から３００℃の範囲の温度で形成することにより、ｎチャネルＭＯＳトランジスタのチャネル領域にはチャネル方向に引張り応力が誘起され、ｐチャネルＭＯＳトランジスタのチャネル領域にはチャネル方向に圧縮応力が誘起された、高速半導体集積回路装置を実現することも可能である。
［第１実施例］
図３は、本発明の第１実施例によるｐチャネルＭＯＳトランジスタ２０の構成を示す。
図３を参照するに、ｐチャネルＭＯＳトランジスタ２０は１００ｎｍ以下のゲート長を有するｐチャネルＭＯＳトランジスタであり、ＳＴＩ型の素子分離領域２１Ｉにより素子領域として作用するｎ型ウェル２１Ａが形成されたシリコン基板２１上に形成されている。
前記シリコン基板２１上には、前記素子領域２１Ａ中のチャネル領域に対応してｐ+型のポリシリコンゲート電極２３が、典型的には膜厚が１〜１．２ｎｍ程度のＳｉＯＮやいわゆるｈｉｇｈ−Ｋ材料などよりなるゲート絶縁膜２２を介して形成されている。
前記シリコン基板２１中には前記ゲート電極２３の両側にｐ型のソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂが形成されており、前記ゲート電極２３の互いに対向する各々の側壁面上には、ＣＶＤ側壁酸化膜２３Ｉを介してＳｉＮよりなるゲート側壁絶縁膜２３Ｗが形成されている。前記ＣＶＤ側壁酸化膜２３Ｉは、前記ポリシリコンゲート電極２３の側壁面から前記シリコン基板２１表面のうち、前記ゲート電極２３直近の部分を連続して覆っており、これにより、前記ＳｉＮゲート側壁絶縁膜２３Ｗがシリコン基板２１の表面に直接に接するのが回避される。
さて、前記シリコン基板２１中には、前記素子領域２１Ａのうち、前記ソースエクステンション領域２１ａ，ドレインエクステンション領域２１ｂの外側に、ｐ+型のソース領域２１ｃおよびドレイン領域２１ｄがそれぞれ形成されており、さらに前記ソース領域２１ｃおよびドレイン領域２１ｄ中には、前記ゲート側壁絶縁膜２３Ｗの外側に、前記ソース領域２１ｃあるいはドレイン領域２１ｄの底面を越えないような深さ、例えば３０ｎｍの深さにリセス２１Ｒｓ，２１Ｒｄが形成されており、前記リセス２１Ｒｓ，２１Ｒｄの表面は、Ｂにより、前記ソース領域２１ｃあるいはドレイン領域２１ｄよりも高濃度にドープされ、低抵抗コンタクト層として作用するｐ型Ｓｉエピタキシャル層２１Ｓ，２１Ｄにより、それぞれ覆われている。
前記ｐ型Ｓｉエピタキシャル層２１Ｓ，２１Ｄの表面には、前記リセス面２１Ｒｓ，２１Ｒｄと同様なリセス面が形成されており、厚さが約５ｎｍのＮｉシリサイド（ＮｉＳｉ）膜２１ｓｃにより覆われており、さらに前記Ｎｉシリサイド膜２１ｓｃ上には、前記リセスを充填するように、ＴｉＮ膜２１ＭＳ，２１ＭＤが形成されている。
前記ＴｉＮ膜２１ＭＳ，２１ＭＤは、室温から３００℃程度の基板温度において、スパッタリングあるいはＡＬＤ法により形成されているが、このような低温で堆積したＴｉＮ膜は膜中に圧縮応力を蓄積しており、前記リセスを構成するシリコン基板２１に対して、図３中に矢印で示したように、圧縮応力を及ぼす。その結果、前記ｐチャネルＭＯＳトランジスタ２０のチャネル領域には、チャネル方向上、両側から圧縮応力が印加される。
その際、前記ｐチャネルＭＯＳトランジスタ２０のチャネル領域に作用する圧縮応力は、前記ＴｉＮ膜２１ＭＳ，２１ＭＤが、内部に蓄積した圧縮応力を解消しようとして膨張する際に及ぼされるものであり、前記チャネル領域に直接に作用することに注意すべきである。
図４は、図３のｐチャネルＭＯＳトランジスタ２０について、収束電子線解析により求めた応力分布を、また以下の表１は、図中の測定点１〜４における格子定数、歪みおよび応力の値を示す。ただし図４の測定では、前記ｐチャネルＭＯＳトランジスタ２０は４０ｎｍのゲート長を有し、前記ゲート電極２３上には、前記側壁絶縁膜２３Ｗおよび前記シリコン基板２１表面を、前記ＴｉＮ膜２１ＭＳ，２１ＭＤを含めて覆うように、厚さが８０ｎｍで１．２ＧＰａの引張り／圧縮応力を蓄積したＳｉＮ膜が、連続的に形成されている。
図４および表１を参照するに、ゲート電極直下のチャネル領域に圧縮応力が誘起されており、特にゲート絶縁膜直下の点＃１においてチャネル方向に１３３５ＭＰａの圧縮応力σXXが誘起されているのがわかる。また前記ゲート絶縁膜から約３０ｎｍ下の点＃２においても、チャネル方向に１１０４ＭＰａの圧縮応力σXXが生じているのがわかる。一方、前記点＃１では、シリコン基板に垂直方向に８７８ＭＰａの引張り応力σYYが生じており、また前記点＃２では、シリコン基板に垂直方向に６５６MPaの引張り応力σYYが生じているのがわかる。表１中、圧縮応力は負の値を有し、引張り応力は正の値を有することに注意すべきである。また応力および歪みの表現は、図４に示した座標系に依拠している。
なお表１において、点＃３および＃４では、歪みεXXあるいはεYYが大きくなっているが、これは、この領域において塑性変形が生じていることを示している。
一般に、ｐチャネルＭＯＳトランジスタの実行移動度に対するチャネル方向に作用する応力の効果は、式
により示される（非特許文献３，４）。
図５は、このようなｐチャネルＭＯＳトランジスタにおいてチャネル領域に誘起される応力によるホール移動度の変化率を示す。
図５よりわかるように、ｐチャネルＭＯＳトランジスタのチャネル領域のうち、ゲート電極直下の部分に、先に表１で得られた、大きさが１３３５MPａの圧縮応力が誘起された場合、応力印加がない場合に比べ、１００％の移動度増加が生じているのがわかる。
図５中には、非特許文献２で報告されている、先の図２のメカニズムにより、チャネル領域におけるホール移動度を向上させたｐチャネルＭＯＳトランジスタの移動度変化が、本発明の場合に加えて示されている。この非特許文献２の構成では、ソース／ドレイン領域に組成がＳｉ0.8Ｇｅ0.2のＳｉＧｅ混晶層を埋め込んでいるが、チャネル領域に誘起される圧縮応力は０．６ＧＰａに過ぎず、得られる移動度増加率も５０％に達しないことがわかる。
さらに本発明では、前記リセス２１Ｒｓ，２１Ｒｄを、抵抗率の小さい（ρ≒１×１０-3Ωｃｍ）ＴｉＮ膜２１ＭＳ、２１ＭＤにより充填しているため、in-situドーピングされたＳｉＧｅ混晶層を使う上記非特許文献２の場合と比べて、ソース寄生抵抗を一桁減少させることができ、ｐチャネルＭＯＳトランジスタの動作速度がさらに向上する。
図３のｐチャネルＭＯＳトランジスタ２０において、前記ソース領域２１ｃおよびドレイン領域２１ｄの全体を金属あるいはＴｉＮなどのような金属化合物で形成し、チャネル領域に印加される圧縮応力をさらに増大させることも考えられるが、このような構成では、ソース／ドレイン領域とｎ型ウェルが形成されている素子領域２１Ａとの界面にショットキー接合が形成されてしまい、接合リーク電流が増大してしまう。
また図３の構成において、前記シリサイド層２１Ｓｃを担持する前記ＴｉＮ膜２１ＭＳおよび２１ＭＤを、前記ソース領域２１ｃあるいはドレイン領域２１ｄ中に直接に形成した場合には、ソース領域２１ｃおよびドレイン領域２１ｄのドープが、イオン注入された不純物元素の拡散によりなされているため、前記ソース領域２１ｃあるいはドレイン領域２１ｄのうち、前記ＴｉＮ膜２１ＭＳ，２１ＭＤの底部が前記シリサイド層２１Ｓｃを介してコンタクトする部分においては、キャリア密度が、基板面近傍におけるよりも減少しており、したがってこのような部分においてコンタクト抵抗が増大する問題が生じる。
このため、図３の構成では、前記リセス２１Ｒｓ，２１Ｒｄが形成された後、Ｂを高濃度でin-situドープされたＳｉエピタキシャル層２１Ｓ，２１Ｄを成長させ、これをコンタクト層として介在させることにより、前記ソース領域２１ｃ、ドレイン領域２１ｄの底部近傍におけるキャリア密度を増大させ、コンタクト抵抗の増大を回避している。また、このようなin-situドープされたＳｉエピタキシャル層２１Ｓ，２１Ｄを成長させることにより、その下のソース／ドレイン領域が、前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄから拡散するＢにより、高濃度にドープされる。
なお、図３は、前記リセス２１Ｒｓ，２１Ｒｄが結晶面より画成されている場合に対応しており、前記Ｓｉエピタキシャル層２１Ｓ，２１Ｄが、それぞれのリセス２１Ｒｓ，２１Ｒｄの底面のみならず、傾斜側壁面にも成長しているが、リセス２１Ｒｓ，２１Ｒｄがドライエッチングにより形成され結晶面でない傾斜側壁面を有する場合には、前記高濃度in-situドープＳｉエピタキシャル層２１Ｄ，２１Ｄは、前記リセスの底面に選択的に成長するが、このような場合でも、前記金属あるいは金属化合物層２１ＭＳ，２１ＭＤとソース領域２１ｃあるいは２１ｄとの接触抵抗は効果的に低減できる。
なお、本実施例においてシリサイド形成はＮｉＳｉ層形成に限定されるものではなく、シリコン基板２１を構成するＳｉの格子定数よりも大きな格子定数を有する、例えばＴｉＳｉ2やＣｏＳｉ2，ＴａＳｉ2，ＰｔＳｉ，ＩｒＳｉなどを使うことも可能である。
なお、本実施例において前記リセス２１Ｒｓ，２１Ｒｄを充填する金属または金属化合物はＴｉＮに限定されるものではなく、Ｔｉ，Ｔａ，Ｗ，Ｃｒ，Ｍｏなど大部分の金属、あるいはその導電性窒化物を、室温ないし３００℃以下の、比較的低い基板温度において、たとえばスパッタリングにより成膜することで、形成可能である。
図６は、図３のｐチャネルＭＯＳトランジスタ２０の一変形例によるｐチャネルＭＯＳトランジスタ２０Ａの構成を示す。ただし図６中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図６を参照するに、本実施例では前記in-situドープされたｐ+型Ｓｉエピタキシャル層２１Ｓ，２１Ｄの下に、同じくＢによりin-situドープされたｐ+型ＳｉＧｅエピタキシャル層２１ＳＧが形成されており、これにより、その下のソース／ドレイン拡散領域２１ｃ，２１ｄのキャリア密度を増大させ、前記金属あるいは金属化合物よりなる圧縮応力源２１ＭＳ、２１ＭＤの形成に伴うコンタクト抵抗の増大を回避している。図６の構成では、前記ＳｉＧｅエピタキシャル層２１ＳＧの厚さは薄いため、応力源としての効果は期待されない。このようなin-situドープＳｉＧｅエピタキシャル層２１ＳＧは、例えば減圧ＣＶＤ法により、気相原料としてＳｉＨ4とＧｅＨ4を、Ｂ2Ｈ6ドーパントガスと共に供給し４５０℃の基板温度で形成することが可能である。なお、先の図３の構成において、前記in-situドープＳｉエピタキシャル層２１Ｓ，２１Ｄの代わりに、in-situドープＳｉＧｅエピタキシャル層２１ＳＧを形成することも可能である。

［第２実施例］
次に、図７（Ａ）〜１０（Ｈ）を参照しながら、図３のｐチャネルＭＯＳトランジスタ２０に対応したｐチャネルＭＯＳトランジスタと、さらにｎチャネルＭＯＳトランジスタを含む本発明の第２実施例による半導体集積回路装置４０の製造工程を説明する。
図７（Ａ）を参照するに、シリコン基板４１上には素子分離構造４１Ｉにより、ｎチャネルＭＯＳトランジスタの素子領域４１ＡとｐチャネルＭＯＳトランジスタの素子領域４１Ｂが画成されており、前記素子領域４１Ａにおいてはシリコン基板４１上に、前記ｎチャネルＭＯＳトランジスタのチャネル領域に対応してｎ+型ポリシリコンゲート電極４３Ａが、ゲート絶縁膜４２Ａを介して形成されている。また前記素子領域４１Ｂにおいてはシリコン基板４１上に、前記ｐチャネルＭＯＳトランジスタのチャネル領域に対応してｐ+型ポリシリコンゲート電極４３Ｂが、ゲート絶縁膜４２Ｂを介して形成されている。
さらに前記ポリシリコンゲート電極４３Ａの側壁面には、ＣＶＤ酸化膜４３ＩＡを介してＳｉＮ側壁絶縁膜４３ＮＡが形成されている。同様に、前記ポリシリコンゲート電極４３Ｂの側壁面には、ＣＶＤ酸化膜４３ＩＢを介してＳｉＮ側壁絶縁膜４３ＮＢが形成されている。
前記素子領域４１Ａにおいては、前記シリコン基板４１中、前記ゲート電極４３Ａの両側にｎ型ソースエクステンション領域４１ａ，４１ｂが形成されており、一方、前記素子領域４１Ｂにおいては、前記シリコン基板４１中、前記ゲート電極４３Ｂの両側にｐ型ソースエクステンション領域４１ｅ，４１ｆが形成されている。さらに前記素子領域４１Ａにおいては前記シリコン基板４１中、前記ｎ型ソースエクステンション領域４１ａ，４１ｂの外側にｎ+型ソース領域４１ｃ，４１ｄが形成されており、前記素子領域４１Ｂにおいては前記シリコン基板４１中、前記ｐ型ソースエクステンション領域４１ｅ，４１ｆの外側にｐ+型ソース領域４１ｇ，４１ｈが形成されている。
次に図７（Ｂ）の工程においてシリコン酸化膜（図示せず）をマスクに使い、前記素子領域４１Ｂ中、前記側壁絶縁膜４３ＮＢの外側において前記シリコン基板４１をエッチングし、前記ｐ型ソース領域４１ｇに含まれるようにリセス４１Ｒｓを、また前記ｐ型ドレイン領域４１ｈに含まれるように、リセス４１Ｒｄを、例えば３０ｎｍの深さに形成する。
さらに図７（Ｃ）の工程において、前記リセス４１Ｒｓおよび４１Ｒｄの表面に、ＳｉＨ4ガスを気相原料として使い、Ｂ2Ｈ6（ジボラン）をドーパントガスとして添加した減圧ＣＶＤ法により、Ｂを高濃度ドープされたＳｉ層４１Ｓおよび４１Ｄをそれぞれエピタキシャルに成長させ、さらにサリサイドプロセスにより、前記素子領域４１Ａにおいては露出したｎ+型ソース領域４１ｃおよびｎ+型ドレイン領域４１ｄの表面にＮｉＳｉよりなるシリサイド層４１ｓおよび４１ｄｃを、また前記ｎ+型ポリシリコンゲート電極の表面にＮｉＳｉよりなるシリサイド層４３Ａｓを形成する。またこれと同時に、前記素子領域４１Ｂにおいては前記ｐ+型ソース領域４１ｇおよびｐ+型ドレイン領域４１ｈにそれぞれ形成されたｐ+型Ｓｉエピタキシャル層４１Ｓ，４１Ｄの表面に、ＮｉＳｉよりなるシリサイド層４１ｇｃ、４１ｈｃが、それぞれ形成される。また同時に、前記ポリシリコンゲート電極４３Ｂ上に、ＮｉＳｉよりなるシリサイド層４３Ｂｓが形成される。
例えば図７（Ｂ）の構造上に前記Ｓｉエピタキシャル層４１Ｓ，４１Ｄを形成した後、Ｎｉ膜を約５ｎｍの膜厚で堆積し、２５０〜４００℃の温度で１０〜３０秒間熱処理することにより、前記シリサイド層を形成する。その後、未反応のＮｉ膜を過硫酸処理により除去する。
次に図８（Ｄ）の工程において、図７（Ｃ）の構造上にＴｉＮ膜４４を、スパッタリングにより、基板温度を室温から３００℃の範囲に設定し、４０ｎｍの膜厚に堆積する。このような低温で堆積したＴｉＮ膜４４は、先にも説明したように、膜中に大きな圧縮応力を蓄積しており、前記リセス４１Ｒｓ，４１Ｒｄを充填する部分において圧縮応力源として作用する。
さらに図８（Ｅ）の工程において、図８（Ｄ）の構造上に、４００℃を超えない基板温度でシリコン酸化膜４５を、プラズマＣＶＤ法により、約２００ｎｍの膜厚に堆積する。
次に図９（Ｆ）の工程において、前記シリコン酸化膜４５を前記ゲート電極４３Ａ，４３Ｂを覆うＴｉＮ膜４４が露出するまで、ＣＭＰ法により研磨し、さらに図９（Ｇ）の工程で、前記シリコン酸化膜４５に形成された開口部から、前記ＴｉＮ膜４４を、図９（Ｇ）中において矢印で示すようにウェットエッチングして除去する。
さらに前記シリコン酸化膜４５を除去し、前記シリコン基板４１上に残留しているＴｉＮ膜４４を除去することにより、図１０（Ｈ）に示す、シリコン基板４１上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタが集積化され、さらに前記ｐチャネルＭＯＳトランジスタのソース／ドレイン領域に形成された前記リセス４１Ｒｓおよび４１Ｒｄが、ＴｉＮ膜４４Ａ，４４Ｂにより充填された半導体集積回路装置が得られる。
本実施例においても、前記シリサイド層４１ｓｃ、４１ｄｃ、４１ｇｃ、４１ｈｃ、４３Ａｓ，４３Ｂｓとして、ＴｉＳｉ2，ＮｉＳｉ，ＣｏＳｉ2，ＴａＳｉ2，ＰｔＳｉ,ＩｒＳｉなどを使うことが可能である。また前記ＴｉＮ膜４４Ａ，４４Ｂの代わりに、Ｔｉ，Ｔａ，Ｗ，Ｃｒ，Ｍｏなど大部分の金属、あるいはその導電性窒化物を、室温ないし３００℃以下の、比較的低い基板温度において、たとえばスパッタリングにより成膜することで、形成することも可能である。

［第３実施例］
ところで、先の図４の解析結果によると、圧縮応力源の位置がチャネル領域から１００ｎｍ程度離間していても、図３の構成を使うことにより、チャネル領域に大きな圧縮応力を誘起することが可能であるのがわかる。これは、通常のｐチャネルＭＯＳトランジスタにおいて、ソース／ドレインコンタクトホールの底部に、このような圧縮応力源となる金属または金属化合物を形成することによっても、同様なチャネル領域におけるホール移動度の増大を実現することができるのを意味している。
図１１は、このような思想に基づいた、本発明の第３実施例によるｐチャネルＭＯＳトランジスタの構成を示す図である。ただし図１１中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１１を参照するに、本実施例では、素子分離領域２１Ｉにより画成された素子領域２１Ａ中にｐ型ソースエクステンション領域２１ａおよびドレインエクステンション領域２１ｂ、ｐ+型ソース領域２１ｃおよびドレイン領域２１ｄが形成されたシリコン基板２１上に、ポリシリコンゲート電極２３および側壁絶縁膜２３Ｉ，２３Ｗを連続して覆うようにＳｉＮよりなるコンタクトエッチストッパ膜２４が形成されており、前記コンタクトエッチストッパ膜２４上に層間絶縁膜２５が形成されている。ここで、前記コンタクトエッチストッパ２４を構成するＳｉＮ膜は、膜中に圧縮応力を蓄積しないような条件で堆積される。
前記層間絶縁膜２５中には、前記ソース領域２１ｃに対応してコンタクトホール２５Ａが形成されており、また前記ドレイン領域２１ｄに対応してコンタクトホール２５Ｂが形成されている。
前記コンタクトホール２５Ａは、前記コンタクトエッチストッパ膜２４を貫通して前記ソース領域２１ｃ中に侵入し、前記リセス２１Ｒｓに対応したリセスを形成する。同様に、前記コンタクトホール２５Ｂは、前記コンタクトエッチストッパ膜２４を貫通して前記ドレイン領域２１ｄ中に侵入し、前記リセス２１Ｒｄに対応したリセスを形成する。
前記ソース領域２１ｃでは、前記リセスの底面および側壁面にシリサイド層２１ｓｃが形成され、同様なシリサイド層２１ｃは、前記ドレイン領域２１ｄ中に形成されたリセスの底面および側壁面にも形成されている。
さらに前記コンタクトホール２５Ａの底部には、前記リセスを充填するように、ＴｉＮよりなる金属層２５ＭＡが充填されており、前記金属層２５ＭＡは、さらに前記コンタクトホール２５Ａの上方に、前記コンタクトホール２５Ａの側壁面を覆う金属ライナーを形成する。さらに、前記コンタクトホール２５Ａ中、前記金属層２５ＭＡの上部は、Ｗプラグ２５ＷＡにより、充填されている。
同様に、前記コンタクトホール２５Ｂの底部には、前記リセスを充填するように、ＴｉＮよりなる金属層２５ＭＢが充填されており、前記金属層２５ＭＢは、さらに前記コンタクトホール２５Ｂの上方に、前記コンタクトホール２５Ｂの側壁面を覆う金属ライナーを形成する。さらに前記コンタクトホール２５Ｂ中、前記金属層２５ＭＢの上部は、Ｗプラグ２５ＷＢにより、充填されている。
かかる構成によっても、前記金属層２５ＭＡ，２５ＭＢは圧縮応力を蓄積しているため膨張しようとする傾向を示し、図中、矢印で示すように、前記ゲート電極２３直下のチャネル領域に、圧縮応力を誘起することが可能になる。
本実施例においても、前記シリサイド層としては、ＴｉＳｉ2，ＮｉＳｉ，ＣｏＳｉ2，ＴａＳｉ2，ＰｔＳｉ,ＩｒＳｉなどを使うことが可能である。また前記ＴｉＮの代わりに、Ｔｉ，Ｔａ，Ｗ，Ｃｒ，Ｍｏなど大部分の金属、あるいはその導電性窒化物を、室温ないし３００℃以下の、比較的低い基板温度において、たとえばスパッタリングにより成膜することで、形成することも可能である。
図１２は、図１１のｐチャネルＭＯＳトランジスタ２０Ｂの一変形例によるｐチャネルＭＯＳトランジスタ２０Ｃの構成を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
図１２を参照するに、本実施例では、前記ｐ型ソース領域２１ｃおよびｐ型ドレイン領域２１ｄにリセスを充填するようにin-situドープされたｐ+型ＳｉＧｅ混晶層２１ＳＧがエピタキシャルに形成されており、前記圧縮応力源２５ＭＡ，２５ＭＢは、かかるＳｉＧｅ混晶層２１ＳＧに形成されたリセスを充填するように形成されている。
かかる構成によれば、ｐ型ソース領域２１ｃ，ｐ型ドレイン領域２１ｄの深い部分まで高いキャリア濃度を実現でき、前記金属あるいは金属化合物よりなる圧縮応力源２５ＭＡ，２５ＭＢとのコンタクト抵抗を低減することが可能になる。

［第４実施例］
図１３（Ａ）〜図１５（Ｅ）は、本発明の第４実施例による、同一シリコン基板上にｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとを集積化した半導体集積回路装置６０の製造工程を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。
本実施例では、ｐチャネルＭＯＳトランジスタについては、先の図１１と同様な構成を使い、一方ｎチャネルＭＯＳトランジスタについては、コンタクトプラグの下部に、引張り応力源を形成することにより、チャネル領域に引張り応力を印加し、動作速度を向上させている。
図１３（Ａ）を参照するに、本実施例においては、先に説明した図７（Ａ）の構造上に引張り応力を蓄積したＳｉＮ膜６１Ａが、前記素子領域４１Ａを、ゲート電極４３Ａおよび側壁絶縁膜４１ＷＡを含めて覆うように形成され、さらに無応力あるいは圧縮応力を蓄積したＳｉＮ膜６１Ｂが、前記素子領域４１Ｂを、ゲート電極４３Ｂおよび側壁絶縁膜４１ＷＢを含めて覆うように、前記ＳｉＮ膜６１Ａの形成工程とは異なった条件で形成されている。このようなＳｉＮ膜における膜応力と成膜条件の関係は公知であり、説明を省略する。
図１３（Ａ）の工程では、さらに前記ＳｉＮ膜６１Ａ，６１Ｂ上に層間絶縁膜６２が形成されており、前記層間絶縁膜６２中に、前記素子領域４１Ａにおいてｎ型ソース領域４１ｃおよびｎ型ドレイン領域４１ｄを露出するように、コンタクトホール６２Ａ，６２Ｂが、前記ソース領域４１ｃおよびドレイン領域４１ｄにリセスを形成するように形成されており、前記リセスの側壁面および底面には、シリサイド膜４１ｓｃおよび４２ｄｃが形成されている。
次に図１３（Ｂ）の工程において、前記コンタクトホール６２Ａ，６２Ｂの底部を、前記リセスを含めて充填するように、ＴｉＮ膜６２ＭＡ，６２ＭＢがそれぞれスパッタリングにより形成され、さらに前記コンタクトホール中、前記ＴｉＮ膜６２ＭＡ，６２ＭＢのそれぞれ上方の空間が、Ｗプラグ６２ＷＡおよび６２ＷＢにより充填される。その際、前記ＴｉＮ膜６２ＭＡは前記コンタクトホール６２Ａの側壁面に沿って上方に延在し、ライナーを形成する。同様に、前記ＴｉＮ膜６２ＭＢも前記コンタクトホール６２Ｂの側壁面に沿って上方に延在し、ライナーを形成する。
この時点では、前記ＴｉＮ膜６２ＭＡ，６２ＭＢは室温ないし３００℃程度の低温で形成されているため、内部に圧縮応力を蓄積している。
次に、図１４（Ｃ）の工程において図１４（Ｂ）の構造を、窒素雰囲気中、例えば６００℃で３０秒間熱処理し、前記ＴｉＮ膜６２ＭＡ，６２ＭＢを結晶化させる。これにより、前記ＴｉＮ膜６２ＭＡ，６２ＭＢは、室温において図１４（Ｃ）に示すように引張り応力を形成する引張り応力源に変化する。
次に、図１４（Ｄ）の工程において、前記層間絶縁膜６２中、前記素子領域４１Ｂにおいてｐ型ソース領域４１ｇおよびｐ型ドレイン領域４１ｈを露出するように、コンタクトホール６２Ｃ，６２Ｄを、前記ソース領域４１ｇおよびドレイン領域４１ｈにリセスが形成されるように形成し、さらに前記リセスの側壁面および底面に、シリサイド膜４１ｓｇ，４１ｓｈを形成する。
さらに図１５（Ｅ）の工程において、前記コンタクトホール６２Ｃ，６２Ｄの底部を、前記リセスを含めて充填するように、ＴｉＮ膜６２ＭＣ，６２ＭＤがそれぞれスパッタリングにより形成され、さらに前記コンタクトホール中、前記ＴｉＮ膜６２ＭＣ，６２ＭＤのそれぞれ上方の空間が、Ｗプラグ６２ＷＣおよび６２ＷＤにより充填される。その際、前記ＴｉＮ膜６２ＭＣは前記コンタクトホール６２Ｃの側壁面に沿って上方に延在し、ライナーを形成する。同様に、前記ＴｉＮ膜６２ＭＤも前記コンタクトホール６２Ｄの側壁面に沿って上方に延在し、ライナーを形成する。
このようにして形成されたＴｉＮ膜６２ＭＣ，６２ＭＤは、圧縮応力を蓄積しており、図１５（Ｅ）中に矢印で示したように、素子領域４１Ｂに形成されたｐチャネルＭＯＳトランジスタのチャネル領域に圧縮応力を印加する。
このように、図１５（Ｅ）の半導体集積回路装置６０では、ｎチャネルＭＯＳトランジスタのチャネル領域にチャネル方向に作用する引張り応力を印加し、同時にｐチャネルＭＯＳトランジスタのチャネル領域に、チャネル方向に作用する圧縮応力を印加することが可能で、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの動作速度を、共に向上させることが可能である。
さらに本発明の各実施例において、前記圧縮応力源は、例えば図１６に示すように、圧縮応力源２１ＭＳ，２１ＭＤを金属膜とする場合には、その周囲を金属窒化膜２１ＭＮで覆うことにより、金属元素のソース／ドレイン領域への拡散を抑制することができる。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において、様々な変形・変更が可能である。
（付記１）
チャネル領域を含むシリコン基板と、
前記シリコン基板上、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
前記シリコン基板中、前記チャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、
前記シリコン基板中、前記ゲート電極の両側で、前記ゲート電極の両側壁面上にそれぞれ形成された一対の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、
前記ｐ型ソース領域および前記ｐ型ドレイン領域の各々は、金属膜領域または金属化合物膜領域を含み、圧縮応力を蓄積した圧縮応力源を内包することを特徴とするｐチャネルＭＯＳトランジスタ。
（付記２）
前記圧縮応力源はその底面が、前記シリコン基板中に、前記シリコン基板と前記ゲート絶縁膜との界面から少なくとも１０ｎｍ離間するように形成されていることを特徴とする付記１記載のｐチャネルＭＯＳトランジスタ。
（付記３）
前記圧縮応力源はその底面が、前記シリコン基板中に、前記シリコン基板と前記ゲート絶縁膜との界面から少なくとも２０ｎｍ離間するように形成されていることを特徴とする付記１記載のｐチャネルＭＯＳトランジスタ。
（付記４）
前記圧縮応力源は、ＴｉＮまたはＷよりなることを特徴とする付記１〜３のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
（付記５）
前記圧縮応力源は、金属よりなり、金属窒化膜により覆われていることを特徴とする付記１〜４のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
（付記６）
前記圧縮応力源の側壁面および底面は、シリサイド膜により覆われていることを特徴とする付記１〜５のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
（付記７）
前記シリサイド膜は、前記シリコン基板の格子定数よりも大きな構成定数を有することを特徴とする付記６記載のｐチャネルＭＯＳトランジスタ。
（付記８）
前記シリサイド膜は、ＴｉＳｉ2，ＮｉＳｉ，ＣｏＳｉ2，ＴａＳｉ2，ＰｔＳｉおよびＩｒＳｉのいずれかより選ばれることを特徴とする付記６または７記載のｐチャネルＭＯＳトランジスタ。
（付記９）
前記ｐ型ソース領域およびｐ型ドレイン領域の各々は凹部を形成され、前記凹部内には、前記シリコン基板に対してエピタキシャルに成長した、Ｓｉを主成分として含み前記ｐ型ソース領域あるいはｐ型ドレイン領域よりも高い不純物濃度にドープされたｐ型半導体層よりなるコンタクト層が形成され、前記圧縮応力源は、前記コンタクト層上に、前記凹部を充填するように形成されていることを特徴とする付記１〜８のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
（付記１０）
前記コンタクト層は、Ｓｉエピタキシャル層であることを特徴とする付記９記載のｐチャネルＭＯＳトランジスタ。
（付記１１）
前記コンタクト層は、ＳｉＧｅエピタキシャル層であることを特徴とする付記９記載のｐチャネルＭＯＳトランジスタ。
（付記１２）
前記ｐチャネルＭＯＳトランジスタは、さらに前記シリコン基板上に前記ｐ型ソース領域および前記ｐ型ドレイン領域を覆うように形成された絶縁膜と、前記絶縁膜中に、それぞれ前記ｐ型ソース領域および前記ｐ型ドレイン領域とコンタクトして形成された第1および第２のコンタクトプラグを含み、前記圧縮応力源は、前記ｐ型ソース領域においては前記第1のコンタクトプラグの先端部に、また前記ｐ型ドレイン領域においては前記第2のコンタクトプラグの先端部に形成されていることを特徴とする付記１〜１１のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
（付記１３）
素子分離領域により、第1のチャネル領域を含む第１の素子領域と第２のチャネル領域を含む第２の素子領域とを画成されたシリコン基板と、
前記第1の素子領域において、前記シリコン基板上に前記第1のチャネル領域に対応して、第1のゲート絶縁膜を介して形成されたｎ型の第1のゲート電極と、
前記第1の素子領域において、前記シリコン基板中、前記第1のチャネル領域の両側に形成されたｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と、
前記第1の素子領域において、前記シリコン基板中、前記第1のゲート電極の両側で、前記第1のゲート電極の両側壁面上にそれぞれ形成された一対の第1の側壁絶縁膜の外側に、それぞれ前記ｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と部分的に重畳するように形成されたｎ型ソース領域およびｎ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタと、
前記第２の素子領域において、前記シリコン基板上に前記第２のチャネル領域に対応して、第２のゲート絶縁膜を介して形成されたｐ型の第２のゲート電極と、
前記第２の素子領域において、前記シリコン基板中、前記第２のチャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、
前記第２の素子領域において、前記シリコン基板中、前記第２のゲート電極の両側で、前記第２のゲート電極の両側壁面上にそれぞれ形成された一対の第２の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、
前記シリコン基板上に、前記第1および第２の素子領域にわたり延在し、前記ｎチャネルＭＯＳトランジスタおよび前記ｐチャネルＭＯＳトランジスタを覆う層間絶縁膜と、
前記層間絶縁膜中に、前記ｎ型ソース領域および前記ｎ型ドレイン領域に対応して形成された第1および第２のコンタクトプラグと、
前記層間絶縁膜中に、前記ｐ型ソース領域および前記ｐ型ドレイン領域に対応して形成された第３および第４のコンタクトプラグと
を含み、
前記第1および第２のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｎ型ソース領域および前記ｎ型ドレイン領域と接続される第1および第２の引張り応力源を有し、
前記第３および第４のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｐ型ソース領域および前記ｐ型ドレイン領域と接続される第３および第４の圧縮応力源を有することを特徴とする半導体集積回路装置。
（付記１４）
前記第1および第２の引張り応力源は、それぞれ前記ｎ型ソース領域および前記ｎ型ドレイン領域中に形成されたリセスを充填し、
前記第1および第２の圧縮応力源は、それぞれ前記ｐ型ソース領域および前記ｐ型ドレイン領域中に形成されたリセスを充填することを特徴とする付記１３記載の半導体集積回路装置。
（付記１５）
シリコン基板上に、チャネル領域に対応してゲート電極を形成する工程と、
前記シリコン基板中、前記ゲート電極の両側に、ｐ型ソース領域およびｐ型ドレイン領域を形成する工程と
を含むｐチャネルＭＯＳトランジスタの製造方法であって、
さらに前記ｐ型ソース領域およびｐ型ドレイン領域の各々に、リセス領域を形成する工程と、
前記リセス領域表面を、前記リセス形状に沿って、高融点金属シリサイド膜で覆う工程と、
前記高融点シリサイド膜上に、前記リセス領域を充填するように、金属または金属化合物膜を、膜中に圧縮応力が蓄積されるような条件で堆積する工程と
を含むことを特徴とするｐチャネルＭＯＳトランジスタの製造方法。
（付記１６）
前記金属膜化合物膜は、金属窒化物膜であることを特徴とする付記１５記載のｐチャネルＭＯＳトランジスタの製造方法。
（付記１７）
前記金属または金属化合物を堆積する工程は、室温から３００℃の範囲の基板温度において実行されることを特徴とする付記１５または１６記載のｐチャネルＭＯＳトランジスタの製造方法。
（付記１８）
前記金属または金属化合物を堆積する工程は、スパッタリングにより実行されることを特徴とする付記１５〜１７のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタの製造方法。
（付記１９）
前記金属または金属化合物を堆積する工程は、前記シリコン基板上に前記ｐ型ソース領域およびｐ型ドレイン領域を覆うように層間絶縁膜を形成し、さらに前記層間絶縁膜中に前記ｐ型ソース領域およびｐ型ドレイン領域をそれぞれ露出する第1および第２のコンタクトホールを形成する工程の後、前記第１および第２のコンタクトホールの少なくとも下部を充填するように実行されることを特徴とする付記１５〜１８のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタの製造方法。
（付記２０）
前記第1および第２のコンタクトホールを形成する工程は、前記ｐ型ソース領域およびｐ型ドレイン領域中に、それぞれ前記第１および第２のコンタクトホールに対応してリセスが形成されるように実行されることを特徴とする付記１９記載のｐチャネルＭＯＳトランジスタの製造方法。
（付記２１）
素子分離領域により第1および第２の素子領域を画成されたシリコン基板上への、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む半導体集積回路装置の製造方法であって、
前記第1の素子領域上に、ｎ型ソース領域およびｎ型ドレイン領域を有するｎチャネルＭＯＳトランジスタを、また前記第２の素子領域上に、ｐ型ソース領域およびｐ型ドレイン領域を有するｐチャネルＭＯＳトランジスタを形成する工程と、
前記シリコン基板上に、前記第1および第２の素子領域にわたり、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを覆うように層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記ｎ型ソース領域およびｎ型ドレイン領域とそれぞれコンタクトする第1および第２の導電性プラグを、前記第1および第２の導電性プラグが、それぞれ前記層間絶縁膜中に前記ｎ型ソース領域およびｎ型ドレイン領域に対応して形成された第1および第２のコンタクトホールを充填するように形成する工程と、
熱処理により、前記第1および第２の導電性プラグを再結晶させる工程と、
前記再結晶工程の後、前記層間絶縁膜中に、前記ｐ型ソース領域およびｐ型ドレイン領域をそれぞれ露出するように第３および第４のコンタクトホールを形成する工程と、
前記第３および第４のコンタクトホールの少なくとも底部を、金属または金属化合物により充填する工程と
よりなり、
前記金属または金属化合物は、圧縮応力を蓄積するような条件で堆積されることを特徴とする半導体集積回路装置の製造方法。
（付記２２）
前記金属または金属化合物は、室温から３００℃の範囲の基板温度で堆積されることを特徴とする付記２１記載の半導体集積回路装置の製造方法。
（付記２３）
前記第１および第２のコンタクトホールは、それぞれ前記ｎ型ソース領域およびｎ型ドレイン領域中にリセスを形成し、
前記第３および第４のコンタクトホールは、それぞれ前記ｐ型ソース領域およびｐ型ドレイン領域中にリセスを形成することを特徴とする付記２１または２２記載の半導体集積回路装置の製造方法。
従来の応力印加ｎチャネルＭＯＳトランジスタの原理を説明する図である。 従来の応力印加ｐチャネルＭＯＳトランジスタの原理を説明する図である。 本発明第１実施例によるｐチャネルＭＯＳトランジスタの構成を示す図である。 図３のｐチャネルＭＯＳトランジスタにおける応力分布を示す図である。 図３のＭＯＳトランジスタにおける移動度増加率を従来の応力印加ｐチャネルＭＯＳトランジスタの場合と比較して示す図である。 図３のｐチャネルＭＯＳトランジスタの一変形例を示す図である。 （Ａ）〜（Ｃ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その１）である。 （Ｄ）〜（Ｅ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その２）である。 （Ｆ）〜（Ｇ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その３）である。 （Ｈ）は、本発明の第２実施例による半導体集積回路装置の製造工程を示す図（その４）である。 本発明の第３実施例によるｐチャネルＭＯＳトランジスタの構成を示す図である。 図１１のｐチャネルＭＯＳトランジスタの一変形例を示す図である。 （Ａ）〜（Ｂ）は、本発明の第４実施例による半導体集積回路装置の製造工程を示す図（その１）である。 （Ｃ）〜（Ｄ）は、本発明の第４実施例による半導体集積回路装置の製造工程を示す図（その２）である。 （Ｅ）は、本発明の第４実施例による半導体集積回路装置の製造工程を示す図（その３）である。 本発明第１実施例の変形例を示す図である。
符号の説明
２０，２０Ａ、２０Ｂ，２０Ｃ ｐチャネルＭＯＳトランジスタ
４０，６０ 半導体集積回路装置
１，１１，２１，４１ シリコン基板
１Ｉ，２１Ｉ，４１Ｉ 素子分離領域
１Ａ，２１Ａ，４１Ａ，４１Ｂ 素子領域
１ａ，１１ａ，２１ａ，４１ａ，４１ｅ ソースエクステンション領域
１ｂ，１１ｂ，２１ｂ，４１ｂ，４１ｆ ドレインエクステンション領域
１ｃ，１１Ａ，２１ｃ，４１ｃ，４１ｇ ソース領域
１ｄ，１１Ｂ，２１ｄ，４１ｄ，４１ｈ ドレイン領域
２，１２，２２，４２Ａ，４２Ｂ ゲート絶縁膜
３，１３，２３，４３Ａ，４３Ｂ ゲート電極
３Ａ，３Ｂ，１３Ａ，１３Ｂ，２３Ｗ，４３ＮＡ，４３ＮＢ 側壁絶縁膜
２３Ｉ，４３ＩＡ，４３ＩＢ 側壁酸化膜
４Ａ，４Ｂ，４Ｃ，２１ｓｃ，２３ｓｃ，４１ｓｃ，４１ｇｃ，４１ｈｃ シリサイド膜
５，６１Ａ 引張り応力膜
２１Ｒｓ，２１Ｒｄ，４１Ｒｓ，４１Ｒｄ リセス
２１ＭＳ，２１ＭＤ，２５ＭＡ，２５ＭＢ，６２ＭＣ，６２ＭＤ 圧縮応力源
２１Ｓ，２１Ｄ Ｓｉコンタクト層
２１ＳＧ ＳｉＧｅコンタクト層
２４，６１Ｂ コンタクトエッチストッパ膜
２５，６２ 層間絶縁膜
２５Ａ，２５Ｂ，６２Ａ，６２Ｂ，６２Ｃ，６２Ｄ コンタクトホール
２５ＷＡ，２５ＷＢ Ｗプラグ
４４ 金属膜または金属化合物膜
４５ 酸化膜
６２ＭＡ，６２ＭＢ 引張り応力源

Claims (10)

  1. チャネル領域を含むシリコン基板と、
    前記シリコン基板上、前記チャネル領域に対応して、ゲート絶縁膜を介して形成されたゲート電極と、
    前記シリコン基板中、前記チャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、
    前記シリコン基板中、前記ゲート電極の両側で、前記ゲート電極の両側壁面上にそれぞれ形成された一対の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｐチャネルＭＯＳトランジスタであって、
    前記ｐ型ソース領域および前記ｐ型ドレイン領域の各々は、金属膜領域または金属化合物膜領域を含み、圧縮応力を蓄積した圧縮応力源を内包することを特徴とするｐチャネルＭＯＳトランジスタ。
  2. 前記圧縮応力源は、金属よりなり、金属窒化膜により覆われていることを特徴とする請求項１記載のｐチャネルＭＯＳトランジスタ。
  3. 前記圧縮応力源の側壁面および底面は、シリサイド膜により覆われていることを特徴とする請求項１または２記載のｐチャネルＭＯＳトランジスタ。
  4. 前記シリサイド膜は、前記シリコン基板の格子定数よりも大きな構成定数を有することを特徴とする請求項３記載のｐチャネルＭＯＳトランジスタ。
  5. 前記ｐ型ソース領域およびｐ型ドレイン領域の各々は凹部を形成され、前記凹部内には、前記シリコン基板に対してエピタキシャルに成長した、Ｓｉを主成分として含み前記ｐ型ソース領域あるいはｐ型ドレイン領域よりも高い不純物濃度にドープされたｐ型半導体層よりなるコンタクト層が形成され、前記圧縮応力源は、前記コンタクト層上に、前記凹部を充填するように形成されていることを特徴とする請求項１〜４のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
  6. 前記ｐチャネルＭＯＳトランジスタは、さらに前記シリコン基板上に前記ｐ型ソース領域および前記ｐ型ドレイン領域を覆うように形成された絶縁膜と、前記絶縁膜中に、それぞれ前記ｐ型ソース領域および前記ｐ型ドレイン領域とコンタクトして形成された第1および第２のコンタクトプラグを含み、前記圧縮応力源は、前記ｐ型ソース領域においては前記第1のコンタクトプラグの先端部に、また前記ｐ型ドレイン領域においては前記第2のコンタクトプラグの先端部に形成されていることを特徴とする請求項１〜５のうち、いずれか一項記載のｐチャネルＭＯＳトランジスタ。
  7. 素子分離領域により、第1のチャネル領域を含む第１の素子領域と第２のチャネル領域を含む第２の素子領域とを画成されたシリコン基板と、
    前記第1の素子領域において、前記シリコン基板上に前記第1のチャネル領域に対応して、第1のゲート絶縁膜を介して形成されたｎ型の第1のゲート電極と、
    前記第1の素子領域において、前記シリコン基板中、前記第1のチャネル領域の両側に形成されたｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と、
    前記第1の素子領域において、前記シリコン基板中、前記第1のゲート電極の両側で、前記第1のゲート電極の両側壁面上にそれぞれ形成された一対の第1の側壁絶縁膜の外側に、それぞれ前記ｎ型ソースエクステンション領域およびｎ型ドレインエクステンション領域と部分的に重畳するように形成されたｎ型ソース領域およびｎ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタと、
    前記第２の素子領域において、前記シリコン基板上に前記第２のチャネル領域に対応して、第２のゲート絶縁膜を介して形成されたｐ型の第２のゲート電極と、
    前記第２の素子領域において、前記シリコン基板中、前記第２のチャネル領域の両側に形成されたｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と、
    前記第２の素子領域において、前記シリコン基板中、前記第２のゲート電極の両側で、前記第２のゲート電極の両側壁面上にそれぞれ形成された一対の第２の側壁絶縁膜の外側に、それぞれ前記ｐ型ソースエクステンション領域およびｐ型ドレインエクステンション領域と部分的に重畳するように形成されたｐ型ソース領域およびｐ型ドレイン領域とよりなるｎチャネルＭＯＳトランジスタとよりなる半導体集積回路装置であって、
    前記シリコン基板上に、前記第1および第２の素子領域にわたり延在し、前記ｎチャネルＭＯＳトランジスタおよび前記ｐチャネルＭＯＳトランジスタを覆う層間絶縁膜と、
    前記層間絶縁膜中に、前記ｎ型ソース領域および前記ｎ型ドレイン領域に対応して形成された第1および第２のコンタクトプラグと、
    前記層間絶縁膜中に、前記ｐ型ソース領域および前記ｐ型ドレイン領域に対応して形成された第３および第４のコンタクトプラグと
    を含み、
    前記第1および第２のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｎ型ソース領域および前記ｎ型ドレイン領域と接続される第1および第２の引張り応力源を有し、
    前記第３および第４のコンタクトプラグはその先端部に、それぞれ金属または金属化合物よりなり、前記ｐ型ソース領域および前記ｐ型ドレイン領域と接続される第３および第４の圧縮応力源を有することを特徴とする半導体集積回路装置。
  8. 前記第1および第２の引張り応力源は、それぞれ前記ｎ型ソース領域および前記ｎ型ドレイン領域中に形成されたリセスを充填し、
    前記第1および第２の圧縮応力源は、それぞれ前記ｐ型ソース領域および前記ｐ型ドレイン領域中に形成されたリセスを充填することを特徴とする請求項７記載の半導体集積回路装置。
  9. シリコン基板上に、チャネル領域に対応してゲート電極を形成する工程と、
    前記シリコン基板中、前記ゲート電極の両側に、ｐ型ソース領域およびｐ型ドレイン領域を形成する工程と
    を含むｐチャネルＭＯＳトランジスタの製造方法であって、
    さらに前記ｐ型ソース領域およびｐ型ドレイン領域の各々に、リセス領域を形成する工程と、
    前記リセス領域表面を、前記リセス形状に沿って、高融点金属シリサイド膜で覆う工程と、
    前記高融点シリサイド膜上に、前記リセス領域を充填するように、金属または金属化合物膜を、膜中に圧縮応力が蓄積されるような条件で堆積する工程と
    を含むことを特徴とするｐチャネルＭＯＳトランジスタの製造方法。
  10. 素子分離領域により第1および第２の素子領域を画成されたシリコン基板上への、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む半導体集積回路装置の製造方法であって、
    前記第1の素子領域上に、ｎ型ソース領域およびｎ型ドレイン領域を有するｎチャネルＭＯＳトランジスタを、また前記第２の素子領域上に、ｐ型ソース領域およびｐ型ドレイン領域を有するｐチャネルＭＯＳトランジスタを形成する工程と、
    前記シリコン基板上に、前記第1および第２の素子領域にわたり、前記ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタを覆うように層間絶縁膜を形成する工程と、
    前記層間絶縁膜中に、前記ｎ型ソース領域およびｎ型ドレイン領域とそれぞれコンタクトする第1および第２の導電性プラグを、前記第1および第２の導電性プラグが、それぞれ前記層間絶縁膜中に前記ｎ型ソース領域およびｎ型ドレイン領域に対応して形成された第1および第２のコンタクトホールを充填するように形成する工程と、
    熱処理により、前記第1および第２の導電性プラグを再結晶させる工程と、
    前記再結晶工程の後、前記層間絶縁膜中に、前記ｐ型ソース領域およびｐ型ドレイン領域をそれぞれ露出するように第３および第４のコンタクトホールを形成する工程と、
    前記第３および第４のコンタクトホールの少なくとも底部を、金属または金属化合物により充填する工程と
    よりなり、
    前記金属または金属化合物は、圧縮応力を蓄積するような条件で堆積されることを特徴とする半導体集積回路装置の製造方法。
JP2005096277A 2005-03-29 2005-03-29 ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法 Expired - Fee Related JP4515305B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2005096277A JP4515305B2 (ja) 2005-03-29 2005-03-29 ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法
US11/188,142 US7649232B2 (en) 2005-03-29 2005-07-25 P-channel MOS transistor, semiconductor integrated circuit device and fabrication process thereof
CNB2005100921816A CN100472804C (zh) 2005-03-29 2005-08-22 p沟道MOS晶体管、半导体集成电路器件及其制造工艺

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005096277A JP4515305B2 (ja) 2005-03-29 2005-03-29 ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法

Publications (2)

Publication Number Publication Date
JP2006278776A true JP2006278776A (ja) 2006-10-12
JP4515305B2 JP4515305B2 (ja) 2010-07-28

Family

ID=37030685

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005096277A Expired - Fee Related JP4515305B2 (ja) 2005-03-29 2005-03-29 ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法

Country Status (3)

Country Link
US (1) US7649232B2 (ja)
JP (1) JP4515305B2 (ja)
CN (1) CN100472804C (ja)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008028324A (ja) * 2006-07-25 2008-02-07 Elpida Memory Inc 半導体装置及びその製造方法
JP2008147548A (ja) * 2006-12-13 2008-06-26 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
WO2009008082A1 (ja) * 2007-07-12 2009-01-15 Fujitsu Microelectronics Limited 半導体デバイス及び半導体デバイスの製造方法
JP2009070971A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体装置およびその製造方法
JP2009094371A (ja) * 2007-10-11 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置およびその製造方法
JP2010524259A (ja) * 2007-04-12 2010-07-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 歪みが強化された半導体デバイスとその製造方法
KR20110123733A (ko) * 2009-01-26 2011-11-15 글로벌파운드리즈 인크. 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
JP2012514348A (ja) * 2008-12-31 2012-06-21 インテル コーポレイション 金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインにより発生される一軸性歪みを有する量子井戸ｍｏｓｆｅｔチャネル
US8338831B2 (en) 2008-01-25 2012-12-25 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
KR101279326B1 (ko) * 2011-10-20 2013-06-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다수의 스트레스 구조들을 갖는 반도체 디바이스 및 이의 형성 방법
CN104425520A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件及形成方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3975099B2 (ja) * 2002-03-26 2007-09-12 富士通株式会社 半導体装置の製造方法
US20070158739A1 (en) * 2006-01-06 2007-07-12 International Business Machines Corporation Higher performance CMOS on (110) wafers
US7696019B2 (en) * 2006-03-09 2010-04-13 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof
JP5262711B2 (ja) * 2006-03-29 2013-08-14 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7569896B2 (en) * 2006-05-22 2009-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with stressed channels
US7364957B2 (en) * 2006-07-20 2008-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for semiconductor device with improved source/drain junctions
US7439120B2 (en) * 2006-08-11 2008-10-21 Advanced Micro Devices, Inc. Method for fabricating stress enhanced MOS circuits
US7416931B2 (en) * 2006-08-22 2008-08-26 Advanced Micro Devices, Inc. Methods for fabricating a stress enhanced MOS circuit
US7554110B2 (en) * 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US7442601B2 (en) * 2006-09-18 2008-10-28 Advanced Micro Devices, Inc. Stress enhanced CMOS circuits and methods for their fabrication
US7531398B2 (en) * 2006-10-19 2009-05-12 Texas Instruments Incorporated Methods and devices employing metal layers in gates to introduce channel strain
US7968952B2 (en) * 2006-12-29 2011-06-28 Intel Corporation Stressed barrier plug slot contact structure for transistor performance enhancement
FR2914783A1 (fr) * 2007-04-03 2008-10-10 St Microelectronics Sa Procede de fabrication d'un dispositif a gradient de concentration et dispositif correspondant.
JP5286701B2 (ja) 2007-06-27 2013-09-11 ソニー株式会社 半導体装置および半導体装置の製造方法
DE102007030053B4 (de) * 2007-06-29 2011-07-21 Advanced Micro Devices, Inc., Calif. Reduzieren der pn-Übergangskapazität in einem Transistor durch Absenken von Drain- und Source-Gebieten
JP5165954B2 (ja) * 2007-07-27 2013-03-21 セイコーインスツル株式会社 半導体装置
US7700452B2 (en) * 2007-08-29 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel transistor
US7993997B2 (en) * 2007-10-01 2011-08-09 Globalfoundries Singapore Pte. Ltd. Poly profile engineering to modulate spacer induced stress for device enhancement
US8263466B2 (en) * 2007-10-17 2012-09-11 Acorn Technologies, Inc. Channel strain induced by strained metal in FET source or drain
US20090224328A1 (en) * 2008-03-04 2009-09-10 Shyh-Fann Ting Semiconductor device
US7772095B2 (en) * 2008-05-28 2010-08-10 International Business Machines Corporation Integrated circuit having localized embedded SiGe and method of manufacturing
DE102008030854B4 (de) * 2008-06-30 2014-03-20 Advanced Micro Devices, Inc. MOS-Transistoren mit abgesenkten Drain- und Source-Bereichen und nicht-konformen Metallsilizidgebieten und Verfahren zum Herstellen der Transistoren
KR101552938B1 (ko) * 2009-02-02 2015-09-14 삼성전자주식회사 스트레스 생성층을 갖는 반도체 소자의 제조방법
JP5668277B2 (ja) 2009-06-12 2015-02-12 ソニー株式会社 半導体装置
CN102110612B (zh) * 2009-12-29 2013-09-18 中国科学院微电子研究所 半导体器件及其制造方法
CN102110611B (zh) 2009-12-29 2013-04-10 中国科学院微电子研究所 具有改善的载流子迁移率的nmos的制造方法
US8415748B2 (en) * 2010-04-23 2013-04-09 International Business Machines Corporation Use of epitaxial Ni silicide
US8431995B2 (en) * 2010-05-13 2013-04-30 International Business Machines Corporation Methodology for fabricating isotropically recessed drain regions of CMOS transistors
US8716798B2 (en) 2010-05-13 2014-05-06 International Business Machines Corporation Methodology for fabricating isotropically recessed source and drain regions of CMOS transistors
US8358012B2 (en) * 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
US8460981B2 (en) 2010-09-28 2013-06-11 International Business Machines Corporation Use of contacts to create differential stresses on devices
US8815671B2 (en) * 2010-09-28 2014-08-26 International Business Machines Corporation Use of contacts to create differential stresses on devices
US8361859B2 (en) * 2010-11-09 2013-01-29 International Business Machines Corporation Stressed transistor with improved metastability
US8372705B2 (en) 2011-01-25 2013-02-12 International Business Machines Corporation Fabrication of CMOS transistors having differentially stressed spacers
CN102956490B (zh) * 2011-08-23 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
FR2979480B1 (fr) * 2011-08-25 2013-09-27 Commissariat Energie Atomique Procede de realisation d'un dispositif a transistors contraints par siliciuration des zones de source et de drain
FR2979482B1 (fr) * 2011-08-25 2013-09-27 Commissariat Energie Atomique Procede de realisation d'un dispositif a transistors contraints a l'aide d'une couche externe
FR2985089B1 (fr) * 2011-12-27 2015-12-04 Commissariat Energie Atomique Transistor et procede de fabrication d'un transistor
US8658486B2 (en) * 2012-05-23 2014-02-25 International Business Machines Corporation Forming facet-less epitaxy with a cut mask
US9748356B2 (en) * 2012-09-25 2017-08-29 Stmicroelectronics, Inc. Threshold adjustment for quantum dot array devices with metal source and drain
CN103474398B (zh) * 2013-09-13 2020-02-14 上海集成电路研发中心有限公司 提高三维场效应晶体管驱动电流的方法
US9196613B2 (en) 2013-11-19 2015-11-24 International Business Machines Corporation Stress inducing contact metal in FinFET CMOS
CN105470134B (zh) * 2014-09-09 2019-06-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
KR102246880B1 (ko) 2015-02-10 2021-04-30 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9515183B2 (en) 2015-03-11 2016-12-06 Kabushiki Kaisha Toshiba Semiconductor device including buried-gate MOS transistor with appropriate stress applied thereto
US10586866B2 (en) 2015-12-09 2020-03-10 Intel Corporation Stressors for compressively strained GaN p-channel
US9887289B2 (en) 2015-12-14 2018-02-06 International Business Machines Corporation Method and structure of improving contact resistance for passive and long channel devices
CN108074868B (zh) * 2016-11-10 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI741007B (zh) 2017-08-16 2021-10-01 聯華電子股份有限公司 內連線結構的製造方法
US10510886B2 (en) 2017-10-26 2019-12-17 Samsung Electronics Co., Ltd. Method of providing reacted metal source-drain stressors for tensile channel stress
US11825661B2 (en) * 2020-09-23 2023-11-21 Taiwan Semiconductor Manufacturing Company Limited Mobility enhancement by source and drain stress layer of implantation in thin film transistors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283685A (ja) * 1992-04-03 1993-10-29 Ricoh Co Ltd 半導体装置とその製造方法
JPH07106569A (ja) * 1993-10-05 1995-04-21 Hitachi Ltd 半導体装置およびその製造方法
JPH08167717A (ja) * 1994-10-12 1996-06-25 Nec Corp 半導体装置の製造方法
JP2001144276A (ja) * 1999-08-31 2001-05-25 Toshiba Corp 半導体基板およびその製造方法
JP2001250791A (ja) * 2000-03-03 2001-09-14 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5965942A (en) * 1994-09-28 1999-10-12 Sharp Kabushiki Kaisha Semiconductor memory device with amorphous diffusion barrier between capacitor and plug
US5710450A (en) 1994-12-23 1998-01-20 Intel Corporation Transistor with ultra shallow tip and method of fabrication
KR20010080432A (ko) 1998-11-12 2001-08-22 피터 엔. 데트킨 계단식 소스/드레인 접합을 갖는 전계 효과 트랜지스터 구조
JP2003060076A (ja) * 2001-08-21 2003-02-28 Nec Corp 半導体装置及びその製造方法
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
US7064396B2 (en) * 2004-03-01 2006-06-20 Freescale Semiconductor, Inc. Integrated circuit with multiple spacer insulating region widths
US7102201B2 (en) * 2004-07-15 2006-09-05 International Business Machines Corporation Strained semiconductor device structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05283685A (ja) * 1992-04-03 1993-10-29 Ricoh Co Ltd 半導体装置とその製造方法
JPH07106569A (ja) * 1993-10-05 1995-04-21 Hitachi Ltd 半導体装置およびその製造方法
JPH08167717A (ja) * 1994-10-12 1996-06-25 Nec Corp 半導体装置の製造方法
JP2001144276A (ja) * 1999-08-31 2001-05-25 Toshiba Corp 半導体基板およびその製造方法
JP2001250791A (ja) * 2000-03-03 2001-09-14 Mitsubishi Electric Corp 半導体装置およびその製造方法

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4534164B2 (ja) * 2006-07-25 2010-09-01 エルピーダメモリ株式会社 半導体装置の製造方法
JP2008028324A (ja) * 2006-07-25 2008-02-07 Elpida Memory Inc 半導体装置及びその製造方法
JP2008147548A (ja) * 2006-12-13 2008-06-26 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
JP2010524259A (ja) * 2007-04-12 2010-07-15 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 歪みが強化された半導体デバイスとその製造方法
KR101479291B1 (ko) 2007-04-12 2015-01-05 어드밴스드 마이크로 디바이시즈, 인코포레이티드 스트레인 강화형 반도체 디바이스 및 이를 제조하는 방법
JP5141686B2 (ja) * 2007-07-12 2013-02-13 富士通セミコンダクター株式会社 半導体デバイス及び半導体デバイスの製造方法
WO2009008082A1 (ja) * 2007-07-12 2009-01-15 Fujitsu Microelectronics Limited 半導体デバイス及び半導体デバイスの製造方法
US8697531B2 (en) 2007-07-12 2014-04-15 Fujitsu Semiconductor Limited Method for fabricating a semiconductor device having stress/strain and protrusion
JP2009070971A (ja) * 2007-09-12 2009-04-02 Toshiba Corp 半導体装置およびその製造方法
JP2009094371A (ja) * 2007-10-11 2009-04-30 Fujitsu Microelectronics Ltd 半導体装置およびその製造方法
US8586438B2 (en) 2008-01-25 2013-11-19 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
US8338831B2 (en) 2008-01-25 2012-12-25 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
JP2012514348A (ja) * 2008-12-31 2012-06-21 インテル コーポレイション 金属ソース／ドレイン及びコンフォーマル再成長ソース／ドレインにより発生される一軸性歪みを有する量子井戸ｍｏｓｆｅｔチャネル
KR20110123733A (ko) * 2009-01-26 2011-11-15 글로벌파운드리즈 인크. 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
KR101600553B1 (ko) * 2009-01-26 2016-03-07 글로벌파운드리즈 인크. 에피택셜 성장된 스트레스-유도 소오스 및 드레인 영역들을 가지는 ｍｏｓ 디바이스들의 제조 방법
KR101279326B1 (ko) * 2011-10-20 2013-06-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 다수의 스트레스 구조들을 갖는 반도체 디바이스 및 이의 형성 방법
CN104425520A (zh) * 2013-08-27 2015-03-18 中芯国际集成电路制造(上海)有限公司 半导体器件及形成方法

Also Published As

Publication number Publication date
JP4515305B2 (ja) 2010-07-28
US7649232B2 (en) 2010-01-19
CN1841771A (zh) 2006-10-04
US20060220113A1 (en) 2006-10-05
CN100472804C (zh) 2009-03-25

Similar Documents

Publication Publication Date Title
JP4515305B2 (ja) ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法
US7164163B2 (en) Strained transistor with hybrid-strain inducing layer
US7880228B2 (en) Semiconductor device including MISFET
US7750381B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN101777516B (zh) 半导体集成电路的制造方法
US7372099B2 (en) Semiconductor device and its manufacturing method
US7452764B2 (en) Gate-induced strain for MOS performance improvement
US7605407B2 (en) Composite stressors with variable element atomic concentrations in MOS devices
KR100781541B1 (ko) ＰＦＥＴ에는 임베디드 ＳｉＧｅ, ＮＦＥＴ에는 레이즈드소스/드레인 구조 형성
US7910445B2 (en) Semiconductor device and method of fabricating the same
US7772676B2 (en) Strained semiconductor device and method of making same
US7545006B2 (en) CMOS devices with graded silicide regions
US20150041918A1 (en) Self-Aligned Dual-Metal Silicide and Germanide Formation
US20130001555A1 (en) Semiconductor structure and method for manufacturing the same
US7432559B2 (en) Silicide formation on SiGe
US7504292B2 (en) Short channel effect engineering in MOS device using epitaxially carbon-doped silicon
US20090085123A1 (en) Semiconductor device and method for fabricating the same
TWI387010B (zh) 用於製造電晶體之方法
US20080119025A1 (en) Method of making a strained semiconductor device
WO2006093990A1 (en) Activated carbon selective epitaxial process
JP5310722B2 (ja) 半導体装置の製造方法
JP4822852B2 (ja) 半導体装置の製造方法
JP2008171999A (ja) 半導体装置およびその製造方法
US20080070360A1 (en) Method and structure for forming silicide contacts on embedded silicon germanium regions of cmos devices
US20090170256A1 (en) Annealing method for sige process

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080728

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080909

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081107

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090619

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20091104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100122

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20100210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100405

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100511

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100512

R150 Certificate of patent or registration of utility model

Ref document number: 4515305

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130521

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140521

Year of fee payment: 4

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees