JPH08167717A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH08167717A JP7168560A JP16856095A JPH08167717A JP H08167717 A JPH08167717 A JP H08167717A JP 7168560 A JP7168560 A JP 7168560A JP 16856095 A JP16856095 A JP 16856095A JP H08167717 A JPH08167717 A JP H08167717A
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顕 井上
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誠 関根
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Abstract

(57)【要約】 （修正有） 【目的】 電極部の低抵抗化のための導電膜の形成に利
用される、ゲート電極からせりだした形状のサイドウォ
ールを有する半導体装置の製造方法を提供する。 【構成】 ゲート電極となる多結晶シリコン１０５上に
リンを含有した物質１０７を設けて電極部を形成し、電
極部を含む基板全面にリンを含有しない絶縁物を設け、
エッチング工程によりサイドウォール１１０を形成す
る。その後、フッ酸を含むエッチング材により電極部の
リンを含有した物質１０７のみを選択的に除去し、電極
部の多結晶シリコン１０５よりもせりだした形状のサイ
ドウォールを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にゲート電極部分のサイドウォールに特
徴を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置においては、近年、さらに小
型化が進み、この傾向はますます強まる一方である。こ
のため、半導体装置に内蔵されるトランジスタ、配線等
も小型化が要求され、例えばＭＯＳトランジスタにおい
ては、そのゲート電極の微細化、不純物拡散層（ソー
ス、ドレイン領域）を浅く形成する浅接合化が進んでい
る。
【０００３】このように、装置の小型化によるその構成
部品、例えばトランジスタ等の微細化が進むと、その構
成部品どうしを電気的に接続する部位等において抵抗が
増大する。そのため構成部品のための金属として低抵抗
金属を用いたり、これらと半導体部分の接続においては
オーミック接触等の手段を用いることにより、抵抗の増
大を押さえている。
【０００４】この抵抗の増大を防止し、低抵抗化を図る
手段の１つとして、サリサイド（Ｓｅｌｆ−Ａｌｉｇｎ
ｅｄ ｓｉｌｉｃｉｄｅ）技術がある。これは、ＭＯＳ
トランジスタの電極部（ゲート、ソース、ドレイン領
域）が微細になり、高抵抗となるのを防止する方法であ
る。チタン（Ｔｉ）等の金属をそれら電極部に接触させ
て設けることで電極部の低抵抗化を図るのであるが、チ
タン（Ｔｉ）、ジルコニウム（Ｚｒ）等の金属はそれ自
身よりもシリサイド化した方が低抵抗であるため、電極
部のシリコンとチタン等の金属を反応させて自己整合的
にシリサイド化するものである。
【０００５】以下に、このサリサイドプロセスを示した
従来例を示す。
【０００６】まず、図８に１９８２年のインターナショ
ナル・エレクトロン・デバイス・ミーティング（Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃ
ｅｓｍｅｅｔｉｎｇ）予稿集７１４頁に記載されている
従来のサリサイドプロセスの縦断面図を示す。
【０００７】図８（ａ）に示すごとく半導体基板８０１
の表面にフィールド酸化膜８０３を選択酸化法により形
成する。このフィールド酸化膜８０３に囲まれた活性領
域に順次ゲート酸化膜８０４と多結晶シリコン膜８０５
を成長する。ついで、既知の手法であるフォトリソグラ
フィー法とドライエッチング法により、多結晶シリコン
８０５をパターニングしてゲート電極化し、ゲート電極
の側面にシリコン酸化膜あるいはシリコン窒化膜より構
成されるサイドウォール８１０を既知の手法であるＣＶ
Ｄ技術と異方性エッチング技術を用いて形成する。次
に、図８（ｂ）に示すごとくフォトリソグラフィー法と
イオン注入法により、不純物領域（ソース及びドレイ
ン）８１１を形成する。ついで、ゲート電極である多結
晶シリコン膜８０５の表面と半導体基板表面の自然酸化
膜を除去し、チタン膜８１３をスパッタ法により堆積す
る。次に図８（ｃ）に示すごとく窒素雰囲気中で急速熱
処理（ＲＴＡ）することにより、シリコンと接触するチ
タン膜８１３をシリサイド化し、チタンシリサイド膜８
１４を形成する。また、この際、フィールド酸化膜８０
３及びサイドウォール８１０と接触するチタン膜と半導
体基板８０１上のチタン膜の一部は窒化されて窒化チタ
ン膜８１５となる。次に図８（ｄ）に示すごとく硫酸及
び過酸化水素水などの混合液などにより、選択的にウエ
ットエッチングし、窒化チタン膜８１５のみを除去す
る。ついで、チタンシリサイド膜８１４の低抵抗化のた
め、前述のＲＴＡよりも高温のＲＴＡを行う。以上のよ
うに上記で示したサリサイドプロセスを用いることによ
り、ゲート電極とソース及びドレイン部が自己整合的に
シリサイド化されるために低抵抗化されて、デバイスの
高速化が図れる。このサリサイドプロセスは、シリサイ
ド化したい領域を選択的・自己整合的にシリサイド化で
きる利点がある。また、図８ではチタンシリサイド膜に
よる方法を示したが、コバルトシリサイド、ニッケルシ
リサイド、白金シリサイド、ジルコニウムシリサイドな
どでも同様の方法で低抵抗化が可能である。
【０００８】次に、サリサイドプロセスを用いた他の従
来例として、特開平３−２８８４４３を示す。図９にそ
の製造工程の縦断面図を示す。まず、図９（ａ）に示す
ごとく、ｐ型シリコン基板９０１の表面部に既知の手法
により選択酸化法によって選択的にフィールド酸化膜９
０３を形成する。次に、このフィールド酸化膜９０３に
よって囲まれた素子領域の基板表面に熱酸化法によって
ゲート酸化膜９０４を形成する。その後、図９（ｂ）に
示すごとく基板上の全面にまず多結晶シリコン膜９０５
を減圧ＣＶＤ法によって堆積させ、それにリン拡散を行
う。続いて、多結晶シリコン膜９０５の上にシリコン窒
化膜９０７をＬＰＣＶＤ法（低圧気相成長法）などによ
り堆積させる。図９（ｃ）に示すごとく、シリコン窒化
膜９０７と多結晶シリコン膜９０５を既知の手法でパタ
ーニングすることにより２層構造のゲート電極９０９を
ゲート酸化膜９０４上に形成する。次に図９（ｄ）に示
すごとく、２層構造ゲート電極９０９の両側の基板表面
部に砒素（以下Ａｓ）をイオン注入して、不純物領域と
してのソース及びドレイン９１１を形成する。次にＰＳ
Ｇ（リンシリゲートガラス）またはＮＳＧ（ノンドープ
シリゲートガラス）などの絶縁膜を常圧ＣＶＤ法などに
より基板全面に堆積させ、それを異方性エッチング法に
よりエッチングすることにより、図９（ｅ）に示すごと
く、２層構造ゲート電極９０９の側壁に絶縁膜のサイド
ウォール９１０を形成する。その後、９００℃、３０分
の熱処理工程を経てソース及びドレイン９１１の活性化
を行う。次に図９（ｆ）に示すごとく、多結晶シリコン
膜９０５上のシリコン窒化膜９０７を熱リン酸を用い
て、除去する。これにより、サイドウォール９１０は、
多結晶シリコン膜９０４のみからなるゲート電極の上方
にせり出す構造となる。次にフッ酸水溶液で基板を洗浄
した後、チタン膜を全面に堆積させ、６００℃、３０秒
Ａｒ中でランプアニールを行う。このランプアニールに
より、多結晶シリコン膜９０５およびソース及びドレイ
ン９１１表面のシリコンと接する部分のチタン膜は、シ
リサイド化されて、図９（ｇ）に示すごとくチタンシリ
サイド膜９１４となる。一方、サイドウォール９１０と
フィールド酸化膜９０３の絶縁膜上のチタン膜は未反応
のまま残る。その後、この未反応のチタン膜をアンモニ
アと過酸化水素と水の混合液により除去する。この後の
状態が図９（ｇ）に示されている。これ以降は従来の一
般的な方法と全く同様となり、図９（ｈ）に示すごと
く、まずたとえばＢＰＳＧ膜等の絶縁膜９１８を基板上
全面に堆積させ、平坦化のための熱処理を行い、続いて
コンタクトホール９１６を開口後、金属膜として例えば
１％Ｓｉ含有アルミニウム膜を堆積させ、そのアルミニ
ウム膜のパターニングを行うことにより配線９１７を形
成する。
【０００９】この発明の製造方法によれば、サイドウォ
ールが多結晶シリコンからなるゲート電極の上方にせり
だす構造であるため、その後の電極部の低抵抗化のため
のシリサイド膜を形成する際に、シリサイドの横方向成
長を抑制することで、ゲート電極とソース・ドレインが
ショートすることを防止できるというものである。
【００１０】
【発明が解決しようとする課題】しかしながら、従来例
を示す図８のサリサイドプロセスでは、拡散層の不純物
によりシリサイド化反応が抑制されてシリサイド膜の形
成が困難であった。例えば、半導体装置のＮ型拡散層形
成には砒素（Ａｓ）等がドープされるが、この場合にお
いては、この砒素がシリサイド化反応を抑制することに
なる。
【００１１】この不純物によるシリサイド化反応の抑制
にもかかわらず、反応を促進させるためには高温熱処
理、例えば高温のランプアニールが有効である。しか
し、これを行うと横方向へシリサイド化反応が生じ、シ
リサイドがゲート部の多結晶シリコンからサイドウォー
ルへ垂れ下がり、拡散層からサイドウォールへせり上が
るため、これらが接触してショートが生じるという問題
があった。
【００１２】従来例を示す図９のサリサイドプロセスで
は、サイドウォールがゲート電極の多結晶シリコンより
も高くせりだす構成であるため、シリサイド化反応を促
進するための高温熱処理を行っても、ゲート部の多結晶
シリコンからサイドウォールへのシリサイドの垂れ下が
りを防止することができる。従って、拡散層とゲート電
極間のショートを防止できるという構成である。
【００１３】しかし、実際には、サイドウォールが高く
せりだす構成をとることは困難であった。なぜなら、図
９では、ゲート電極の多結晶シリコンの上にシリコン窒
化膜を設け、サイドウォールにＰＳＧ又はＮＳＧを用い
ている。このＰＳＧ、ＮＳＧは熱リン酸に対する選択比
が低く、従って、シリコン窒化膜を熱リン酸を用いてエ
ッチングすると、これらの材料で形成されているサイド
ウォールもエッチングされてしまう。特に、トランジス
タの微細化とともにサイドウォールも微細化されている
ため、サイドウォールの上部では膜厚が薄くなってお
り、これらがシリコン窒化膜のオーバーエッチング時に
等方的にエッチングされる。従って、ゲート部の多結晶
シリコンからシリサイドの垂れ下がりを防止するに十分
な高さのサイドウォールを形成することはできなかっ
た。
【００１４】そこで、本発明では、各電極部を低抵抗化
するのに利用されるサイドウォールであって、各電極部
間、すなわちゲート部と不純物拡散層とのショートを防
止するのに十分な高さのサイドウォールを有した半導体
装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】かかる目的のために、本
発明による半導体装置の製造方法は、半導体基板上にゲ
ート電極膜とこのゲート電極膜上に形成されたリンを含
有する第１の絶縁膜とを選択的に設ける工程と、全面に
リンを含有しない第２の絶縁膜を形成しエッチバックし
て前記ゲート電極膜および前記第１の絶縁膜の側壁にサ
イドウォール絶縁膜を形成する工程と、フッ酸を含むエ
ッチング材により前記第１の絶縁膜を除去する工程と、
を含むことを特徴とする。
【００１６】
【作用】本発明による半導体装置の製造方法は、ゲート
電極膜上にリンを含有する第１の絶縁膜を形成した後、
その側壁にリンを含有しない第２の絶縁膜によりサイド
ウォール絶縁膜を形成する。
【００１７】このように形成する理由は、リンを含む絶
縁物、例えばリンを含む酸化物であるＰＳＧ、ＢＰＳＧ
をフッ酸が選択的にエッチングすることを発明者らが発
見したからである。
【００１８】すなわち、半導体装置で絶縁膜として一般
に利用される窒化膜がフッ酸に侵されないことを確認す
るのみならず、フィールド酸化膜として素子間の絶縁を
行うシリコン熱酸化膜をエッチングしないで、リンを含
む絶縁物であるＰＳＧ、ＢＰＳＧを選択的に除去するこ
とができ、それにはエッチング材にフッ酸が６０％以上
含まれていることが望ましいという実験結果を得た。
【００１９】この結果から、フッ酸がリンを含有する絶
縁物と選択的に反応するのは、フッ酸がリンと反応する
からであると考えられ、これによればリンを含有する物
質とリンを含有しない物質をフッ酸を含むエッチング材
で同時にエッチングした場合、リンを含有する物質が選
択的にエッチングされることになる。
【００２０】従って、ゲート電極膜上にリンを含有する
第１の絶縁膜を形成し、その側壁にリンを含有しない第
２の絶縁膜によりサイドウォール絶縁膜を形成して、こ
れをフッ酸を含むエッチング材によりエッチングを行う
と、サイドウォール絶縁膜に影響を与えずに、リンを含
有する第１の絶縁膜のみをエッチングすることができ
る。これにより、ゲート電極膜上に十分にせりだす形状
のサイドウォールが形成される。
【００２１】
【発明の実施の形態】本発明の上記および他の目的、特
徴および効果を明瞭にすべく、以下図面を参照して説明
する。
【００２２】図１は、本発明のサイドウォールの形成方
法によりサイドウォールを形成し、サリサイド技術を応
用してＭＯＳトランジスタを形成する第１の実施例であ
る。
【００２３】まず、Ｐ型又はＮ型の半導体基板１０１に
選択酸化法により膜厚４００ｎｍ程度のフィールド酸化
膜１０３を形成する。次にフィールド酸化膜１０３で囲
まれたトランジスタ形成領域に熱酸化法で膜厚８ｎｍ程
度のゲート酸化膜１０４を形成し、次いで基板１０１の
全面に導電膜として膜厚２００ｎｍ程度のアモルファス
シリコン又は多結晶シリコン膜１０５とリンを含有した
絶縁膜である膜厚２００ｎｍ程度のＰｈｏｓｐｈｏ−Ｓ
ｉｌｉｃａｔｅ Ｇｌａｓｓ（ＰＳＧ）膜１０７を常圧
ＣＶＤ法で順次形成する（図１（ａ））。
【００２４】ゲート電極を形成すべくフォトリソグラフ
ィー法によりパターニングを行い、ＰＳＧ膜１０７を異
方性エッチング方法であるＲｅａｃｔｉｖｅ Ｉｏｎ
Ｅｔｃｈｉｎｇ（ＲＩＥ）等でエッチング除去し、続い
て多結晶シリコン膜１０５もＲＩＥ等でエッチング除去
する。ここで除去されなかった多結晶シリコン膜１０
５、ＰＳＧ膜１０７がゲート電極の部位となる。次に、
ゲート電極のサイドウォールを形成すべく、リンを含有
した絶縁膜以外の絶縁膜として膜厚６５ｎｍ程度のシリ
コン窒化膜１１０を半導体基板１０１上全面にＣＶＤ法
により形成する。ここでは、このシリコン窒化膜１１０
の形成は、ジクロルシランガス（ＳｉＨ2Ｃｌ2 ）、ア
ンモニアガス（ＮＨ3 ）を導入して、７５０℃、０．５
Ｔｏｒｒの条件下で行った（図１（ｂ））。
【００２５】異方性エッチング方法であるＲＩＥ等によ
りシリコン窒化膜１１０のエッチングを行い、ゲート電
極部上のＰＳＧ膜１０７および不純物領域を形成する部
分の基板表面を露出させて、エッチングを停止する。こ
のようにエッチバックしてサイドウォールが形成される
（図１（ｃ））。
【００２６】この後、この基板を真空排気可能なチャン
バー内で、フッ酸（ＨＦ）を含むエッチング材により、
ゲート電極部上のＰＳＧ膜１０７を選択的に除去する。
ここでは、減圧下で無水フッ酸蒸気によりエッチングを
行っているが、無水フッ酸蒸気によっては、シリコン窒
化膜１１０はＰＳＧ膜１０７に比べほとんど侵されない
ので、ゲート電極部にはＰＳＧ膜の膜厚を反映した深さ
２００ｎｍ程度のへこみが形成される（図１（ｄ））。
【００２７】この図１（ｄ）までの工程が、本願発明の
半導体装置の製造方法において最も特徴的なものであ
り、この方法により、多結晶シリコン膜１０５から高さ
２００ｎｍという十分な高さのサイドウォールを設ける
ことが可能となる。
【００２８】次に、不純物領域を形成すべく、フォトリ
ソグラフィー法によりイオン注入する部位以外はフォト
レジストで覆い、半導体基板１０１の導電型と逆導電型
のイオン注入を行う。例えば、半導体基板１０１がＰ型
の場合は、ＢＦ2 イオンを注入エネルギー７０ｋｅＶ、
打ち込み量１×１０15／ｃｍ2 で注入し、半導体基板１
０１がＮ型の場合は、Ａｓイオンを注入エネルギー１０
０ｋｅＶ、打ち込み量１×１０15／ｃｍ2 で注入する。
フォトレジスト除去後、窒素雰囲気中で１０００℃、１
０分間の活性化熱処理により、不純物領域１０１を形成
する（図２（ａ））。
【００２９】不純物領域１１１、多結晶シリコン膜１０
５の表面に形成された自然酸化膜を例えばフッ酸溶液で
除去し、半導体基板１０１上全面に導電膜としてチタン
（Ｔｉ）膜をスパッタ法等で３０ｎｍ程度堆積する。こ
の半導体基板１０１を熱処理、例えば窒素雰囲気中でハ
ロゲンランプの急速熱処理法（ＲＴＡ：ＲａｐｉｄＴｈ
ｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により、７００℃、
３０秒の熱処理を行い、多結晶シリコン膜１０５、不純
物領域１１１に膜厚５０ｎｍのチタンシリサイド膜（Ｔ
ｉＳｉ2 ）１１４を形成する。このとき、シリコン窒化
膜１１０やフィールド酸化膜１０３にはチタンと反応し
てシリサイドを形成するためのシリコン（Ｓｉ）がない
ためチタンシリサイドは形成されず、雰囲気中の窒素と
反応して窒化チタン（ＴｉＮ）１１５が形成されるのみ
である（図２（ｂ））。
【００３０】アンモニアと過酸化水素水の混合液等によ
りウェットエッチングを行い、窒化チタン膜１１５のみ
を選択的に除去する。そして、ＲＴＡ法（窒素雰囲気、
８５０℃、１０秒間）等の熱処理を行い、チタンシリサ
イド膜１１４を層転移させ、低抵抗化する。この後、従
来と同様に、半導体基板１０１上にＢＰＳＧ等の層間絶
縁膜１１６を設け、コンタクトホールを形成し、アルミ
（Ａｌ）、銅（Ｃｕ）等の配線１１７を設けて半導体装
置を形成してゆく（図２（ｃ））。
【００３１】なお、本実施例では、エッチング材には無
水フッ酸、すなわちエッチング材の材料はフッ酸のみで
行ったが、フッ酸が一定割合以上含まれていれば問題は
ない。この根拠を図３に示す。
【００３２】図３はリンを含有した酸化物であるＢｏｒ
ｏ−Ｐｈｏｓｐｈｏ−Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ
（ＢＰＳＧ）およびＰＳＧとシリコン熱酸化膜がエッチ
ングされる膜厚とＰＳＧ／熱酸化膜のエッチング選択比
を示す実験データである。エッチング材は、フッ酸（Ｈ
Ｆ）（６００Ｐａ（一定））に対して水（Ｈ2 Ｏ）を添
加し、その混合比を変化させたものであり、図３の横軸
が水の圧力を示す。エッチング時間は３０秒間であっ
た。この実験データにおいてはフッ酸の分圧と水の分圧
の比率がすなわちエッチング材の混合比を示すことにな
る。リンを含有した物質だけでなく、半導体装置にフィ
ールド酸化膜等として一般に用いられるシリコン熱酸化
膜のデータも同時に示すことで、半導体装置の他の部位
に損傷を与えず、選択的にリンを含有した物質を除去で
きるエッチング材の混合比を選ぶ目安となる。
【００３３】図３より水圧力（Ｈ2 Ｏ Ｐｒｅｓｓｕｒ
ｅ）対ＰＳＧ／熱酸化膜のエッチング率をみると、水圧
力が３００〜４００Ｐａで劇的に変化していることが理
解される。すなわち、これ以上の水圧力ではＰＳＧと同
様にシリコン熱酸化膜もエッチングされてしまうことに
なる。
【００３４】ＰＳＧとＢＰＳＧのエッチング率がほぼ同
様であることからもわかるように、フッ酸がリンを含有
した物質のリンと反応することでその物質のエッチング
が生じることを考えれば、上述の結果はＰＳＧのみなら
ずリンを含有した他の物質でも同様の結果が得られると
考えられる。
【００３５】よって、上述の結果より、リンを含有した
物質を選択的にエッチングする場合には、エッチング材
に含まれるフッ酸の割合としては、 ｛（６００（Ｐａ））／（６００（Ｐａ）＋４００（Ｐ
ａ））｝×１００＝６０（％） から、フッ酸が６０％以上含まれていることが好ましい
ことがわかる。
【００３６】さらに、本実施例では高融点金属としてチ
タン（Ｔｉ）を用いたが、ジルコニウム（Ｚｒ）等の金
属、すなわちシリサイド化した方がそれ自身よりも低抵
抗である金属であればよい。また、無水フッ酸で選択的
に除去する膜としてＰＳＧ膜を用いたが、リンを含有し
た物質であればよいため、Ｂｏｒｏ−Ｐｈｏｓｐｈｏ−
Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ（ＢＰＳＧ）でもよい。
【００３７】サイドウォールにはシリコン窒化膜を用い
たが、リンを含有した絶縁物以外のもの、例えばシリコ
ン酸化膜でもよい。
【００３８】さらに、チタン膜堆積時のその表面の酸化
や窒素雰囲気中のランプアニール時におけるチタン膜表
面の窒化を防止するために、チタン堆積後に同一チャン
バー内で、タングステン（Ｗ）、コバルト（Ｃｏ）、タ
ングステンナイトライド（ＷＮx ）、窒化チタン（Ｔｉ
Ｎ）、チタンタングステン合金（Ｔｉ−Ｗ）、コバルト
チタン合金（Ｃｏ−Ｔｉ）等を連続的に堆積して積層構
造としてもよい。
【００３９】上述のように、この方法で形成した半導体
装置は、ゲート電極側壁部のサイドウォールは窒化シリ
コン等で形成され、ゲート電極に対して十分な高さを有
している。従って、８５０℃程度の高温熱処理が可能と
なり、これにより不純物領域におけるシリサイド化も促
進されるが、ゲート電極部にはサイドウォールの高さを
越えない厚さのチタンシリサイドが形成されるため、ゲ
ート電極と不純物領域とがショートすることがない。
【００４０】しかしながら、この方法では、不純物領域
においてシリサイド化を行う際に、その不純物領域のシ
リコンが浸食されることになる。従って、半導体装置の
小型化が進み、不純物領域も浅く設けられるようになっ
た今日では、低抵抗化のために十分なシリサイド化を行
うと不純物領域が消滅等する恐れがあり、このためシリ
サイドの膜厚を十分に厚くすることができない場合があ
る。
【００４１】よって、以下に、実施例２，３として、実
施例１で述べたサイドウォールの特徴を有し、かつ不純
物領域のシリコンがシリサイド化に比べほとんど浸食さ
れることなく、各電極部の低抵抗化を図る半導体装置の
製造方法について述べる。
【００４２】まず、実施例２について説明する。サイド
ウォールの形成等に関しては、図１および図２（ａ）ま
での工程と同様であるので省略する。
【００４３】図２（ａ）の工程後、各電極部に形成され
た自然酸化膜をフッ酸溶液等で除去し、その半導体基板
をＣＶＤ装置に挿入する。そして、例えば基板温度６０
０℃程度、ジクロルシランガス（ＳｉＣｌ2 Ｈ2 ）およ
び塩化水素ガス（ＨＣｌ）の雰囲気という条件で、シリ
コンの露出部分、すなわち多結晶シリコン１０５、不純
物領域１１１上に選択的に膜厚８０ｎｍ程度の単結晶シ
リコン、アモルファスシリコン、または多結晶シリコン
２０５を形成する（図３（ａ））。
【００４４】次に、半導体基板１０１上全面にチタン膜
をスパッタ法等で３０ｎｍ程度堆積する。この半導体基
板１０１を窒素雰囲気中でハロゲンランプのＲＴＡ法等
により、７００℃、３０秒の熱処理を行い、多結晶シリ
コン膜２０５上に膜厚７０ｎｍのチタンシリサイド膜２
１４を形成する。このとき、シリコン窒化膜１１０やフ
ィールド酸化膜１０３にはチタンと反応してシリサイド
を形成するためのシリコン（Ｓｉ）がないためチタンシ
リサイドは形成されず、雰囲気中の窒素と反応して窒化
チタン１１５が形成されるのみである（図３（ｂ））。
【００４５】アンモニアと過酸化水素水の混合液等によ
りウェットエッチングを行い、窒化チタン膜１１５のみ
を選択的に除去する。そして、ＲＴＡ法（窒素雰囲気、
８５０℃、１０秒間）等の熱処理を行い、チタンシリサ
イド膜１１４を層転移させ、低抵抗化する。この後、従
来と同様に、半導体基板１０１上にＢＰＳＧ等の層間絶
縁膜１１６を設け、コンタクトホールを形成し、アルミ
（Ａｌ）、銅（Ｃｕ）等の配線１１７を設けて半導体装
置を形成してゆく（図３（ｃ））。
【００４６】この実施例により形成される半導体装置
は、実施例１と同様に、サイドウォールが十分な高さを
有するために、シリサイド化を行っても、ゲート電極部
と不純物領域がショートしない。さらに、シリサイド化
のための多結晶シリコン等２０５を不純物領域上１１１
に設けているため、不純物領域１１１を侵すことなくシ
リサイドを得ることができる。従って、不純物領域が浅
い半導体装置においても、多結晶シリコン等２０５の膜
厚およびシリサイド化のためのＲＴＡ法の条件を操作す
ることにより、その不純物領域を低抵抗化することが可
能となる。
【００４７】次に、第３の実施例について説明する。こ
の実施例ではシリサイド化を行わない。つまり、これま
での実施例で用いたチタンはシリサイド化した方が低抵
抗な物質であるが、シリサイド化しない方が低抵抗な金
属、例えばタングステン（Ｗ）等を用いれば、そもそも
先の問題点は生じないため、このような条件を満たす金
属を利用するものである。
【００４８】サイドウォールの形成等に関しては、図１
および図２（ａ）までの工程と同様であるので省略す
る。
【００４９】図２（ａ）の工程後、各電極部に形成され
た自然酸化膜をフッ酸溶液等で除去し、その半導体基板
をＣＶＤ装置に挿入し、各電極部にタングステン４１６
を選択成長させる。
【００５０】この場合、まず基板温度を３００℃にし、
チャンバ内をいったん排気してからフッ化タングステン
（ＷＦ6 ）とアルゴン（Ａｒ）とを夫々２０ｓｃｃｍ、
１０ｓｃｃｍ流し、２００ｍＴｏｒｒの圧力下でＷＦ6
とシリコン（Ｓｉ）とを反応させ、 ２ＷＦ6 ＋３Ｓｉ→２Ｗ＋３ＳｉＦ4 なる反応によってゲート電極を構成している多結晶シリ
コン膜１０５、ソース及びドレイン１１１各々の表面に
タングステン膜の核が形成される。
【００５１】このときの反応は置換反応であり、タング
ステン膜４１６の形成によって半導体基板１０１のシリ
コンが浸食される。デバイスを形成する上でこの浸食量
が多くなることは好ましくないため、高いＷＦ6 分圧で
反応を生じさせ、核形成を容易にして浸食量を減らすこ
とが重要である。本発明の一実施例では５秒間の反応に
よって１５０Å程度の浸食を起こすことで、タングステ
ン膜４１６の核形成を生じさせている。核形成さえ生じ
させれば、以下に述べる工程により、以後、シリコンが
浸食されることはない。
【００５２】続いて、同一の装置内で基板温度を一定に
保ったまま、ＷＦ6 とＳｉＨ4 とＡｒとを夫々１０ｓｃ
ｃｍ、６ｓｃｃｍ、５０ｓｃｃｍ流し、２００ｍＴｏｒ
ｒの圧力下でＷＦ6 をＳｉＨ4 で還元することでタング
ステン膜４１６の膜厚は２０００Åまで堆積が可能とな
る（図５（ａ））。
【００５３】次に、半導体基板１０１は例えばマルチチ
ャンバ型のＰＥＣＶＤ（Ｐｈｏｔｏ−Ｅｘｃｉｔｅｄ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）装置内に導入され、プラズマＣＶＤにより層間絶縁
膜として酸化膜４０９がフィールド酸化膜１０３、サイ
ドウォール１１０、タングステン膜４１６上に約１００
ｎｍ堆積される。
【００５４】この後に、半導体基板１は真空中で例えば
ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅ
ｓｏｎａｎｃｅ）をはじめとする高密度プラズマＣＶＤ
反応室内に導入され、層間絶縁膜としてＳｉＯＮ膜４１
０が約３０００ｎｍ堆積される。高密度プラズマＣＶＤ
で堆積される膜は段差被覆性に優れており、良好な埋め
込み性を有しているが、ゲート電極等によって生ずる段
差を軽減することは困難である。
【００５５】そこで、ＳｉＯＮ膜４１０が堆積された半
導体基板１０１に対して化学機械研磨（ＣＭＰ）装置を
用いて研磨を行うことで、ゲート電極等によって生じた
段差が削り取られる。これによって、半導体基板１の層
間絶縁膜を構成しているＳｉＯＮ膜４１０の表面は平坦
化される。その結果、層間絶縁膜として２５００ｎｍの
絶縁膜４１０が形成される（図５（ｂ））。
【００５６】表面が平坦化されたＳｉＯＮ膜４１０には
既知のリソグラフィとエッチングとによって、ゲート電
極やソース及びドレイン１１１の上に堆積したタングス
テン膜４１６に達するコンタクトホールが開口される。
本実施例による構造ではタングステン膜４１６が絶縁膜
（ＳｉＯＮ膜４１０）に対して高い選択比を有している
ため、タングステン膜４１６がコンタクトホール開口時
にエッチングされにくく、信頼性の高いコンタクトホー
ルを形成することができるという利点もある。
【００５７】この開口したコンタクトホール内には上層
配線との間で電気的な接続をとるための金属を、例えば
タングステン膜４１７の選択成長を用いて埋設する（図
５（ｃ））。
【００５８】この実施例により形成される半導体装置
は、実施例１と同様に、サイドウォールが十分な高さを
有するために、タングステン膜を選択成長させても、ゲ
ート電極部と不純物領域がショートしない。さらに、タ
ングステン膜４１６はシリサイド化を行わないため、不
純物領域が浅い半導体装置においても、その不純物領域
に悪影響を与えることなく低抵抗化することが可能とな
る。
【００５９】なお、ここでは各電極部を低抵抗化するた
めの金属としてタングステンを用いたが、低抵抗な金属
であればよく、例えばコバルト（Ｃｏ）、ニッケル（Ｎ
ｉ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、ハフニ
ウム（Ｈｆ）、白金（Ｐｔ）等の金属でもよい。これら
の金属はＲＴＡ法等のような高温熱処理を行うと電極部
のシリコンと反応してシリサイドとなるが、本実施例で
は高温熱処理は行わない、従ってシリサイド化は生じな
いので不純物領域の消滅という問題は生じない。しか
し、必要および用途に応じて、これらの金属をシリサイ
ド化してもかまわない。
【００６０】参考までに、本実施例の半導体装置の電極
部の抵抗値を図６、図７に示す。図６はゲート電極部の
シート抵抗、図７は不純物領域（ソース・ドレイン）の
シート抵抗を示すものである。いずれもタングステン膜
（Ｗ）は１５０ｎｍの厚さで形成した。また、図中の黒
丸および黒四角はＮ型半導体基板における結果を、白丸
および白四角はＰ型半導体基板における結果を示すもの
である。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）は本発明の第１の実施例の半導
体装置の製造工程を示す各工程の断面図である。
【図２】（ａ）〜（ｃ）は本発明の第１の実施例の半導
体装置の製造工程を示す各工程の断面図である。
【図３】ＢＰＳＧ，ＰＳＧ，熱酸化膜がエッチングされ
た膜厚とＰＳＧ／熱酸化膜のエッチング選択比を示す実
験データである。
【図４】（ａ）〜（ｃ）は本発明の第２の実施例の半導
体装置の製造工程を示す各工程の断面図である。
【図５】（ａ）〜（ｃ）は本発明の第３の実施例の半導
体装置の製造工程を示す各工程の断面図である。
【図６】本発明の第３の実施例の半導体装置のゲート電
極部のシート抵抗を示す実験データである。
【図７】本発明の第３の実施例の半導体装置のソース・
ドレイン電極部のシート抵抗を示す実験データである。
【図８】（ａ）〜（ｄ）は従来の半導体装置の製造工程
を示す各工程の断面図である。
【図９】（ａ）〜（ｈ）は従来の半導体装置の製造工程
を示す各工程の断面図である。
【符号の説明】
１０１ 半導体基板 １０３ フィールド酸化膜 １０４ ゲート酸化膜 １０５ 多結晶シリコン膜 １０７ ＰＳＧ膜 １１０ シリコン窒化膜 １１１ 不純物領域 １１４ チタンシリサイド膜 １１５ 窒化チタン膜 １１６ 層間絶縁膜 １１７ 金属配線 ２０５ 多結晶シリコン膜 ２１４ チタンシリサイド膜 ４０９ 酸化膜 ４１０ 層間絶縁膜 ４１６ タングステン膜 ８０１ 半導体基板 ８０３ フィールド酸化膜 ８０４ ゲート酸化膜 ８０５ 多結晶シリコン膜 ８１０ サイドウォール ８１１ 不純物領域 ８１３ チタン（Ｔｉ）膜 ８１４ チタンシリサイド膜 ８１５ 窒化チタン膜 ９０１ 半導体基板 ９０３ フィールド酸化膜 ９０４ ゲート酸化膜 ９０５ 多結晶シリコン膜 ９０７ シリコン窒化膜 ９０９ ２層構造ゲート電極 ９１０ サイドウォール ９１１ 不純物領域 ９１４ チタンシリサイド膜 ９１５ 窒化チタン膜 ９１６ コンタクトホール ９１７ 金属配線 ９１８ 絶縁膜

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にゲート電極膜とこのゲー
    ト電極膜上に形成されたリンを含有する第１の絶縁膜と
    を選択的に設ける工程と、 全面にリンを含有しない第２の絶縁膜を形成しエッチバ
    ックして前記ゲート電極膜および前記第１の絶縁膜の側
    壁にサイドウォール絶縁膜を形成する工程と、 フッ酸を含むエッチング材により前記第１の絶縁膜を除
    去する工程と、を含むことを特徴とする半導体装置の製
    造方法。
  2. 【請求項２】 前記第１の絶縁膜をマスクとして不純物
    注入を行い前記半導体基板にソース・ドレイン領域を形
    成する工程と、 前記ゲート電極上および前記ソース・ドレイン領域上に
    選択的に導電膜を形成する工程とをさらに含むことを特
    徴とする請求項１記載の半導体装置の製造方法。
  3. 【請求項３】 半導体基板上に第１の導電膜とリンを含
    有する第１の絶縁膜を順次形成する工程と、 不要な前記第１の絶縁膜および前記第１の導電膜を順次
    エッチング除去して前記第１の導電膜と前記第１の絶縁
    膜からなるゲート電極部を形成する工程と、 前記半導体基板上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜をエッチング除去し、前記ゲート電極
    部の前記第１の絶縁膜が露出した時点で前記エッチング
    除去を停止して、前記ゲート電極部の側壁にサイドウォ
    ールを形成する工程と、 少なくともフッ酸を含むエッチング材により選択的に前
    記第１の絶縁膜を除去する工程と、 不純物注入を行いソース・ドレイン領域を形成する工程
    と、 前記ゲート電極上および前記ソース・ドレイン領域上に
    選択的に第２の導電膜を設ける工程と、 前記第２の導電膜をシリサイド化し、シリサイド膜を形
    成する工程とを含み、 前記ゲート電極上の前記シリサイド膜は前記サイドウォ
    ールを越えないように形成されることを特徴とする半導
    体装置の製造方法。
  4. 【請求項４】 半導体基板上に第１の導電膜とリンを含
    有する第１の絶縁膜を順次形成する工程と、 不要な前記第１の絶縁膜および前記第１の導電膜を順次
    エッチング除去して前記第１の導電膜と前記第１の絶縁
    膜からなるゲート電極部を形成する工程と、 前記半導体基板上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜をエッチング除去し、前記ゲート電極
    部の前記第１の絶縁膜が露出した時点で前記エッチング
    除去を停止して、前記ゲート電極部の側壁にサイドウォ
    ールを形成する工程と、 少なくともフッ酸を含むエッチング材により選択的に前
    記第１の絶縁膜を除去する工程と、 不純物注入を行いソース・ドレイン領域を形成する工程
    と、 前記ゲート電極上および前記ソース・ドレイン領域上に
    選択的にタングステン膜を設ける工程と、を含み、 前記ゲート電極上の前記タングステン膜は前記サイドウ
    ォールを越えないように形成されることを特徴とする半
    導体装置の製造方法。
  5. 【請求項５】 前記第１の絶縁膜はリンを含有する酸化
    膜であることを特徴とする請求項１、２、３又は４記載
    の半導体装置の製造方法。
  6. 【請求項６】 前記第１の絶縁膜はＰＳＧ膜およびＢＰ
    ＳＧ膜のいずれかからなることを特徴とする請求項１、
    ２、３、４又は５記載の半導体装置の製造方法。
  7. 【請求項７】 前記第２の絶縁膜はシリコン窒化膜また
    はシリコン酸化膜を有することを特徴とする請求項１、
    ２、３、４、５又は６記載の半導体装置の製造方法。
  8. 【請求項８】 前記エッチング材は、フッ酸を６０％以
    上１００％以下含むことを特徴とする請求項１、２、
    ３、４、５、６又は７記載の半導体装置の製造方法。
  9. 【請求項９】 前記第２の導電膜はチタン、コバルト、
    ニッケル、ジルコニウムのいずれかであることを特徴と
    する請求項３記載の半導体装置の製造方法。
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