JPH11354465A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11354465A JPH11354465A JP16535398A JP16535398A JPH11354465A JP H11354465 A JPH11354465 A JP H11354465A JP 16535398 A JP16535398 A JP 16535398A JP 16535398 A JP16535398 A JP 16535398A JP H11354465 A JPH11354465 A JP H11354465A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- convex portion
- gate electrode
- semiconductor device
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＭＩＳ型半導体装置の拡散層抵抗およびゲー
ト電極抵抗を低減する。 【解決手段】 ゲート電極１２および素子分離領域７間
の凹部に半導体層１４をエピタキシャル成長し、その表
面に金属シリサイド層１７を形成する。ゲート電極１２
上の溝２０内には金属による配線層２２を埋め込み、多
結晶シリコン／金属ゲート電極構造とする。
ト電極抵抗を低減する。 【解決手段】 ゲート電極１２および素子分離領域７間
の凹部に半導体層１４をエピタキシャル成長し、その表
面に金属シリサイド層１７を形成する。ゲート電極１２
上の溝２０内には金属による配線層２２を埋め込み、多
結晶シリコン／金属ゲート電極構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
さらに詳しくは、微細なデザインルールによるＭＩＳ型
半導体装置等の拡散層抵抗やゲート電極抵抗を低減した
高集積度半導体装置に関する。
さらに詳しくは、微細なデザインルールによるＭＩＳ型
半導体装置等の拡散層抵抗やゲート電極抵抗を低減した
高集積度半導体装置に関する。
【０００２】
【従来の技術】半導体装置の集積度が高まり、ＭＩＳ
(Metal Insulator Semiconductor)型半導体装置におい
ても各トランジスタの拡散層深さのシャロー化が進んで
いる。例えば、ゲート電極長０．２５μｍのトランジス
タにおいては、拡散層の深さは８０ｎｍ以下程度が要求
される。これは、ゲート電極長が縮小すると、これに応
じて拡散層深さを浅くしないと、ショートチャネル効果
が増大し、ソース・ドレイン耐圧が低下するためであ
る。
(Metal Insulator Semiconductor)型半導体装置におい
ても各トランジスタの拡散層深さのシャロー化が進んで
いる。例えば、ゲート電極長０．２５μｍのトランジス
タにおいては、拡散層の深さは８０ｎｍ以下程度が要求
される。これは、ゲート電極長が縮小すると、これに応
じて拡散層深さを浅くしないと、ショートチャネル効果
が増大し、ソース・ドレイン耐圧が低下するためであ
る。
【０００３】このような拡散層のシャロー化により、ソ
ース・ドレインのシート抵抗、すなわち拡散層抵抗は増
大する。ＭＩＳトランジスタ動作時の抵抗成分として
は、チャネル抵抗、拡散層抵抗、ゲート電極抵抗および
コンタクト抵抗に大別されるが、これらのうちのいずれ
が増大しても応答速度が低下する。ゲート回路の遅延時
間をτpdとすると、動作周波数ｆは、 ｆ〜１／τpd
の関係式で表されるので、拡散層抵抗等が増大すると動
作周波数の向上は望めない。したがって、拡散層抵抗等
の増大は、特に高速動作が要求されるＭＰＵ (Micro Pr
ocessing Unit)等では不利である。
ース・ドレインのシート抵抗、すなわち拡散層抵抗は増
大する。ＭＩＳトランジスタ動作時の抵抗成分として
は、チャネル抵抗、拡散層抵抗、ゲート電極抵抗および
コンタクト抵抗に大別されるが、これらのうちのいずれ
が増大しても応答速度が低下する。ゲート回路の遅延時
間をτpdとすると、動作周波数ｆは、 ｆ〜１／τpd
の関係式で表されるので、拡散層抵抗等が増大すると動
作周波数の向上は望めない。したがって、拡散層抵抗等
の増大は、特に高速動作が要求されるＭＰＵ (Micro Pr
ocessing Unit)等では不利である。
【０００４】この対策として、ソース・ドレインの拡散
層上やゲート電極上に選択的に低抵抗の金属シリサイド
層を形成するＳＡＬＩＳＩＤＥ (Selfaligned Silicid
e) 技術が注目されている。金属シリサイドとしては、
例えばＴｉＳｉ2 やＣｏＳｉ2が採用される。 サリサ
イドプロセスの概略を図１０を参照して説明する。
層上やゲート電極上に選択的に低抵抗の金属シリサイド
層を形成するＳＡＬＩＳＩＤＥ (Selfaligned Silicid
e) 技術が注目されている。金属シリサイドとしては、
例えばＴｉＳｉ2 やＣｏＳｉ2が採用される。 サリサ
イドプロセスの概略を図１０を参照して説明する。
【０００５】図１０（ａ）： 半導体基板１上にサイド
ウォール８付きのゲート電極１２、素子分離領域７、お
よび拡散層１５を形成し、ＭＩＳトランジスタを作成す
る。ゲート電極材料は多結晶シリコンである。
ウォール８付きのゲート電極１２、素子分離領域７、お
よび拡散層１５を形成し、ＭＩＳトランジスタを作成す
る。ゲート電極材料は多結晶シリコンである。
【０００６】図１０（ｂ）： 拡散層１５上やゲート電
極１２上の自然酸化膜（不図示）を除去し、全面にＴｉ
等の金属膜（これも不図示）を薄く形成する。続けて熱
処理を施し、拡散層１５上およびゲート電極１２上に選
択的に金属シリサイド層１７を形成する。素子分離領域
７やサイドウォール８上の未反応の金属層は、ウェット
エッチング等で選択的に除去し、拡散層１５上およびゲ
ート電極１２上に選択的に金属シリサイド層１７を残
す。この工程がサリサイドプロセスの要部である。
極１２上の自然酸化膜（不図示）を除去し、全面にＴｉ
等の金属膜（これも不図示）を薄く形成する。続けて熱
処理を施し、拡散層１５上およびゲート電極１２上に選
択的に金属シリサイド層１７を形成する。素子分離領域
７やサイドウォール８上の未反応の金属層は、ウェット
エッチング等で選択的に除去し、拡散層１５上およびゲ
ート電極１２上に選択的に金属シリサイド層１７を残
す。この工程がサリサイドプロセスの要部である。
【０００７】図１０（ｃ）： 層間絶縁膜１８を形成
し、ゲート電極１２に臨む接続孔１９を開口する。
し、ゲート電極１２に臨む接続孔１９を開口する。
【０００８】図１０（ｄ）： 接続孔１９内にコンタク
トプラグ３０を埋め込み、さらに上層配線層２７を形成
する。
トプラグ３０を埋め込み、さらに上層配線層２７を形成
する。
【０００９】かかるサリサイドプロセスによりトランジ
スタを製造すると、拡散層抵抗やゲート電極抵抗を１桁
程度減少させる効果が得られる。しかしながら、素子の
微細化にともない、拡散層領域も狭小化が進んでいる。
このような狭隘な拡散層領域にサリサイドプロセスを適
用すると、形成される金属シリサイド層の粒子が凝集
し、シート抵抗の低減が充分に望めない問題点が発生す
る。
スタを製造すると、拡散層抵抗やゲート電極抵抗を１桁
程度減少させる効果が得られる。しかしながら、素子の
微細化にともない、拡散層領域も狭小化が進んでいる。
このような狭隘な拡散層領域にサリサイドプロセスを適
用すると、形成される金属シリサイド層の粒子が凝集
し、シート抵抗の低減が充分に望めない問題点が発生す
る。
【００１０】また拡散層のシャロー化にともなって、こ
の上に形成する金属シリサイド層の薄膜化も必要とな
る。この薄膜化も金属シリサイド層の凝集を助長する方
向にはたらき、狭隘な拡散層のシート抵抗の低減は一層
困難なものとなる。
の上に形成する金属シリサイド層の薄膜化も必要とな
る。この薄膜化も金属シリサイド層の凝集を助長する方
向にはたらき、狭隘な拡散層のシート抵抗の低減は一層
困難なものとなる。
【００１１】一方、多結晶シリコンからなるゲート電極
およびゲート電極から延在するゲート配線（合わせてゲ
ート電極と略記）も、サリサイドプロセスによりその表
面部分が金属シリサイド層となり低抵抗化される。しか
しながら、この金属シリサイド層の下部は比較的高抵抗
の多結晶シリコン層とゲート絶縁膜が存在し、この部分
は抵抗成分と容量成分を有する。この結果、ＭＩＳトラ
ンジスタのＯＮ動作時に、ゲート電極の多結晶シリコン
層部分の空乏化が発生する。すなわち、ゲート電極の容
量が増し、ゲート絶縁膜の厚さが見掛け上厚くなり、Ｍ
ＩＳトランジスタの電流能力が低下する問題がある。
およびゲート電極から延在するゲート配線（合わせてゲ
ート電極と略記）も、サリサイドプロセスによりその表
面部分が金属シリサイド層となり低抵抗化される。しか
しながら、この金属シリサイド層の下部は比較的高抵抗
の多結晶シリコン層とゲート絶縁膜が存在し、この部分
は抵抗成分と容量成分を有する。この結果、ＭＩＳトラ
ンジスタのＯＮ動作時に、ゲート電極の多結晶シリコン
層部分の空乏化が発生する。すなわち、ゲート電極の容
量が増し、ゲート絶縁膜の厚さが見掛け上厚くなり、Ｍ
ＩＳトランジスタの電流能力が低下する問題がある。
【００１２】この問題の解決策として、多結晶シリコン
層内に多量のドーパントを含有させ多結晶シリコン層の
抵抗値を低減する方法がある。しかしながら、このよう
な多結晶シリコン層にサリサイドプロセスを適用する
と、金属シリサイドを形成すべき金属が、シリコンの他
にドーパントととも反応して高抵抗反応生成物となり、
この結果ゲート電極の抵抗は期待通り低下しない。狭隘
な拡散層領域、あるいは微細長のゲート電極にサリサイ
ドプロセスを適用した場合に、金属シリサイドの凝集等
により充分な低抵抗化が達成できない現象は、細線効果
として知られている。
層内に多量のドーパントを含有させ多結晶シリコン層の
抵抗値を低減する方法がある。しかしながら、このよう
な多結晶シリコン層にサリサイドプロセスを適用する
と、金属シリサイドを形成すべき金属が、シリコンの他
にドーパントととも反応して高抵抗反応生成物となり、
この結果ゲート電極の抵抗は期待通り低下しない。狭隘
な拡散層領域、あるいは微細長のゲート電極にサリサイ
ドプロセスを適用した場合に、金属シリサイドの凝集等
により充分な低抵抗化が達成できない現象は、細線効果
として知られている。
【００１３】近年、金属シリサイド材料として従来のＴ
ｉＳｉ2 に替わり、ＣｏＳｉ2 が注目されている。Ｃｏ
は、高濃度のドーパントを有する多結晶シリコンであっ
ても、Ｔｉに比較してシリサイド化反応が阻害されない
と見られている。
ｉＳｉ2 に替わり、ＣｏＳｉ2 が注目されている。Ｃｏ
は、高濃度のドーパントを有する多結晶シリコンであっ
ても、Ｔｉに比較してシリサイド化反応が阻害されない
と見られている。
【００１４】しかしながら、Ｃｏは下地の多結晶シリコ
ンの微妙な表面状態や結晶状態の差によって、形成され
る金属シリサイドの性状が異なる。したがって、安定な
Ｃｏシリサイドを形成するには、多結晶シリコンの成膜
条件制御等、プロセス上の工夫が必要であり、直ちに多
結晶シリコンゲート電極の低抵抗化に適用することはで
きない。
ンの微妙な表面状態や結晶状態の差によって、形成され
る金属シリサイドの性状が異なる。したがって、安定な
Ｃｏシリサイドを形成するには、多結晶シリコンの成膜
条件制御等、プロセス上の工夫が必要であり、直ちに多
結晶シリコンゲート電極の低抵抗化に適用することはで
きない。
【００１５】ところで、高集積化に適した素子分離領域
形成法として、ＳＴＩ (Shallow Trench Isolation) 法
が注目されている。この方法を図１１〜図１２を参照し
て説明する。
形成法として、ＳＴＩ (Shallow Trench Isolation) 法
が注目されている。この方法を図１１〜図１２を参照し
て説明する。
【００１６】図１１（ａ）： 半導体基板１上にパッド
酸化膜２および窒化シリコン膜３をこの順に形成する。
パッド酸化膜２は１０ｎｍ程度、窒化シリコン膜３は１
５０ｎｍ程度の厚さでよい。
酸化膜２および窒化シリコン膜３をこの順に形成する。
パッド酸化膜２は１０ｎｍ程度、窒化シリコン膜３は１
５０ｎｍ程度の厚さでよい。
【００１７】図１１（ｂ）： この状態でレジストマス
ク４を形成し、トレンチ５をエッチングにより形成す
る。トレンチ５の深さは４００〜５００ｎｍの浅いもの
である。トレンチ５は、その幅が広いものと狭いものが
複数存在する。
ク４を形成し、トレンチ５をエッチングにより形成す
る。トレンチ５の深さは４００〜５００ｎｍの浅いもの
である。トレンチ５は、その幅が広いものと狭いものが
複数存在する。
【００１８】図１１（ｃ）： レジストマスク４を除去
し、酸化膜６をバイアスＥＣＲ (Electron Cyclotron R
esonance) ＣＶＤ法等、埋め込み能力に優れた方法で形
成する。酸化膜６の成膜厚さは、トレンチ５が埋まり窒
化シリコン膜３表面とほぼ同一レベルとなる程度とす
る。この結果、広い窒化シリコン膜３上には同程度の厚
さの酸化膜６が堆積する。狭い窒化シリコン膜３上の酸
化膜６の厚さは薄い。
し、酸化膜６をバイアスＥＣＲ (Electron Cyclotron R
esonance) ＣＶＤ法等、埋め込み能力に優れた方法で形
成する。酸化膜６の成膜厚さは、トレンチ５が埋まり窒
化シリコン膜３表面とほぼ同一レベルとなる程度とす
る。この結果、広い窒化シリコン膜３上には同程度の厚
さの酸化膜６が堆積する。狭い窒化シリコン膜３上の酸
化膜６の厚さは薄い。
【００１９】図１１（ｄ）： この状態でＣＭＰ (Chem
ical mechanical polishing)を施し、表面を平坦化す
る。すると広い窒化シリコン膜３上には酸化膜残渣６ｒ
が残留する。この酸化膜残渣６ｒが完全に除去されるま
でＣＭＰを施すと、広いトレンチ５部分に埋め込まれた
酸化膜６表面のデイッシング（皿状の凹部形状）が顕在
化し、平坦性が悪化する。
ical mechanical polishing)を施し、表面を平坦化す
る。すると広い窒化シリコン膜３上には酸化膜残渣６ｒ
が残留する。この酸化膜残渣６ｒが完全に除去されるま
でＣＭＰを施すと、広いトレンチ５部分に埋め込まれた
酸化膜６表面のデイッシング（皿状の凹部形状）が顕在
化し、平坦性が悪化する。
【００２０】図１２（ｅ）： そこで酸化膜残渣６ｒの
発生を防止するには、広い窒化シリコン膜３上にのみ開
口を有するレジストマスク４を形成し、この部分の厚い
酸化膜６を選択的に除去する。
発生を防止するには、広い窒化シリコン膜３上にのみ開
口を有するレジストマスク４を形成し、この部分の厚い
酸化膜６を選択的に除去する。
【００２１】図１２（ｆ）： レジストマスクを剥離
し、この後ＣＭＰを施す。図１２（ｅ）の付加工程によ
り、酸化膜残渣６ｒや極端なデイッシング形状を発生す
ることなく、平坦化が完了する。
し、この後ＣＭＰを施す。図１２（ｅ）の付加工程によ
り、酸化膜残渣６ｒや極端なデイッシング形状を発生す
ることなく、平坦化が完了する。
【００２２】図１２（ｇ）： 窒化シリコン膜３をエッ
チング除去する。
チング除去する。
【００２３】図１２（ｈ）： パッド酸化膜２をウェッ
トエッチング等で除去し、ＳＴＩ構造の素子分離領域７
を残す。この状態で、半導体基板１へのトランジスタ等
の素子形成工程の準備が完了する。
トエッチング等で除去し、ＳＴＩ構造の素子分離領域７
を残す。この状態で、半導体基板１へのトランジスタ等
の素子形成工程の準備が完了する。
【００２４】しかしながら、この図１２（ｈ）の工程で
トレンチ５に埋め込んだ酸化膜６のエッジ部分に過剰エ
ッチングが発生し、ノッチングが形成される。これに起
因して、後のサリサイドプロセスで金属シリサイド層を
形成すると、このノッチング部分で接合リーク等が増大
する。
トレンチ５に埋め込んだ酸化膜６のエッジ部分に過剰エ
ッチングが発生し、ノッチングが形成される。これに起
因して、後のサリサイドプロセスで金属シリサイド層を
形成すると、このノッチング部分で接合リーク等が増大
する。
【００２５】
【発明が解決しようとする課題】本発明はかかる従来技
術の問題点に鑑み提案するものであり、ＭＩＳ型半導体
装置の拡散層抵抗やゲート電極抵抗を安定して低減し、
また接合リークを防止し、応答速度や消費電力あるいは
動作電圧が低減した高集積度の半導体装置を提供するこ
とを課題とする。
術の問題点に鑑み提案するものであり、ＭＩＳ型半導体
装置の拡散層抵抗やゲート電極抵抗を安定して低減し、
また接合リークを防止し、応答速度や消費電力あるいは
動作電圧が低減した高集積度の半導体装置を提供するこ
とを課題とする。
【００２６】
【課題を解決するための手段】本発明は上述した課題を
解決するために提案するものである。すなわち、本発明
の請求項１の半導体装置は、半導体基板上に、複数の第
１の凸部と、複数の第２の凸部とを有し、これらのうち
第１の凸部は少なくともその一部が導電性材料からな
り、第２の凸部は絶縁性材料からなる構造を具備する半
導体装置であって、第１の凸部同士間の凹部、または第
２の凸部同士間の凹部、あるいは第１の凸部と第２の凸
部間の凹部のうち、いずれか少なくとも一種の凹部に
は、エピタキシャル成長された半導体層を有し、この半
導体層の表面は、金属シリサイド層を有するとともに、
この金属シリサイド層表面は、先の第１の凸部および第
２の凸部表面と略同一平面をなし、さらに、この同一平
面上には層間絶縁膜を有し、第１の凸部上の前記層間絶
縁膜には溝を有し、この溝内には第１の凸部の導電性材
料と電気的に一体化された配線層を有することを特徴と
する。
解決するために提案するものである。すなわち、本発明
の請求項１の半導体装置は、半導体基板上に、複数の第
１の凸部と、複数の第２の凸部とを有し、これらのうち
第１の凸部は少なくともその一部が導電性材料からな
り、第２の凸部は絶縁性材料からなる構造を具備する半
導体装置であって、第１の凸部同士間の凹部、または第
２の凸部同士間の凹部、あるいは第１の凸部と第２の凸
部間の凹部のうち、いずれか少なくとも一種の凹部に
は、エピタキシャル成長された半導体層を有し、この半
導体層の表面は、金属シリサイド層を有するとともに、
この金属シリサイド層表面は、先の第１の凸部および第
２の凸部表面と略同一平面をなし、さらに、この同一平
面上には層間絶縁膜を有し、第１の凸部上の前記層間絶
縁膜には溝を有し、この溝内には第１の凸部の導電性材
料と電気的に一体化された配線層を有することを特徴と
する。
【００２７】本発明の請求項２の半導体装置は、半導体
基板上に、複数の第１の凸部と、複数の第２の凸部とを
有し、これらのうち第１の凸部は少なくともその一部が
導電性材料からなり、第２の凸部は絶縁性材料からなる
構造を具備する半導体装置であって、先の第１の凸部同
士間の凹部、または第２の凸部同士間の凹部、あるいは
第１の凸部と第２の凸部間の凹部のうち、いずれか少な
くとも一種の凹部には、エピタキシャル成長された半導
体層を有し、この半導体層の表面は、金属シリサイド層
および該金属シリサイド層上の絶縁体層を有するととも
に、この絶縁体層表面は、先の第１の凸部および第２の
凸部表面と略同一平面をなし、さらに、この同一平面上
には層間絶縁膜を有し、第１の凸部上の層間絶縁膜には
溝を有し、この溝内には第１の凸部の導電性材料と電気
的に一体化された配線層を有することを特徴とする。
基板上に、複数の第１の凸部と、複数の第２の凸部とを
有し、これらのうち第１の凸部は少なくともその一部が
導電性材料からなり、第２の凸部は絶縁性材料からなる
構造を具備する半導体装置であって、先の第１の凸部同
士間の凹部、または第２の凸部同士間の凹部、あるいは
第１の凸部と第２の凸部間の凹部のうち、いずれか少な
くとも一種の凹部には、エピタキシャル成長された半導
体層を有し、この半導体層の表面は、金属シリサイド層
および該金属シリサイド層上の絶縁体層を有するととも
に、この絶縁体層表面は、先の第１の凸部および第２の
凸部表面と略同一平面をなし、さらに、この同一平面上
には層間絶縁膜を有し、第１の凸部上の層間絶縁膜には
溝を有し、この溝内には第１の凸部の導電性材料と電気
的に一体化された配線層を有することを特徴とする。
【００２８】本発明の請求項３の半導体装置は、半導体
基板上に、複数の第１の凸部と、複数の第２の凸部とを
有し、これらのうち第１の凸部は少なくともその一部が
導電性材料からなり、第２の凸部は絶縁性材料からなる
構造を具備する半導体装置であって、この第１の凸部同
士間の凹部、または第２の凸部同士間の凹部、あるいは
第１の凸部と第２の凸部間の凹部のうち、いずれか少な
くとも一種の凹部には、金属シリサイド層およびこの金
属シリサイド層上の絶縁体層を有するとともに、この絶
縁体層表面は、先の第１の凸部および第２の凸部表面と
略同一平面をなし、さらに、この同一平面上には層間絶
縁膜を有し、第１の凸部上の前記層間絶縁膜には溝を有
し、この溝内には第１の凸部の導電性材料と電気的に一
体化された配線層を有することを特徴とする。
基板上に、複数の第１の凸部と、複数の第２の凸部とを
有し、これらのうち第１の凸部は少なくともその一部が
導電性材料からなり、第２の凸部は絶縁性材料からなる
構造を具備する半導体装置であって、この第１の凸部同
士間の凹部、または第２の凸部同士間の凹部、あるいは
第１の凸部と第２の凸部間の凹部のうち、いずれか少な
くとも一種の凹部には、金属シリサイド層およびこの金
属シリサイド層上の絶縁体層を有するとともに、この絶
縁体層表面は、先の第１の凸部および第２の凸部表面と
略同一平面をなし、さらに、この同一平面上には層間絶
縁膜を有し、第１の凸部上の前記層間絶縁膜には溝を有
し、この溝内には第１の凸部の導電性材料と電気的に一
体化された配線層を有することを特徴とする。
【００２９】本発明の請求項４の半導体装置は、半導体
基板上に、複数の第１の凸部と、複数の第２の凸部とを
有し、これらのうち第１の凸部は少なくともその一部が
導電性材料からなり、第２の凸部は絶縁性材料からなる
構造を具備する半導体装置であって、先の第１の凸部同
士間の凹部、または第２の凸部同士間の凹部、あるいは
第１の凸部と第２の凸部間の凹部のうち、いずれか少な
くとも一種の凹部と、先の第１の凸部の少なくとも表面
部とは、金属層を有し、この金属層の表面は、いずれも
先の第２の凸部表面と略同一平面をなし、さらに、この
同一平面上には層間絶縁膜を有し、第１の凸部上の層間
絶縁膜には溝を有し、この溝内には第１の凸部の金属層
に電気的に接続された配線層を有することを特徴とす
る。
基板上に、複数の第１の凸部と、複数の第２の凸部とを
有し、これらのうち第１の凸部は少なくともその一部が
導電性材料からなり、第２の凸部は絶縁性材料からなる
構造を具備する半導体装置であって、先の第１の凸部同
士間の凹部、または第２の凸部同士間の凹部、あるいは
第１の凸部と第２の凸部間の凹部のうち、いずれか少な
くとも一種の凹部と、先の第１の凸部の少なくとも表面
部とは、金属層を有し、この金属層の表面は、いずれも
先の第２の凸部表面と略同一平面をなし、さらに、この
同一平面上には層間絶縁膜を有し、第１の凸部上の層間
絶縁膜には溝を有し、この溝内には第１の凸部の金属層
に電気的に接続された配線層を有することを特徴とす
る。
【００３０】いずれの半導体装置においても、第１の凸
部および第２の凸部の側面は、サイドウォールを有する
ことが望ましい。また第１の凸部はゲート電極であると
ともに、第２の凸部は素子分離領域である場合に好まし
く適用することができる。
部および第２の凸部の側面は、サイドウォールを有する
ことが望ましい。また第１の凸部はゲート電極であると
ともに、第２の凸部は素子分離領域である場合に好まし
く適用することができる。
【００３１】本発明の請求項１の半導体装置によれば、
第１の凸部および第２の凸部間の凹部は、エピタキシャ
ル成長した半導体層およびこの上の金属シリサイド層に
より平坦化され、また凹部底面の半導体基板すなわち拡
散層は実質的に低抵抗化される。また第１の凸部例えば
多結晶シリコンによるゲート電極は、溝に埋め込まれた
ＷやＣｕ等の配線層と一体化され、低抵抗なゲート電極
等が得られる。
第１の凸部および第２の凸部間の凹部は、エピタキシャ
ル成長した半導体層およびこの上の金属シリサイド層に
より平坦化され、また凹部底面の半導体基板すなわち拡
散層は実質的に低抵抗化される。また第１の凸部例えば
多結晶シリコンによるゲート電極は、溝に埋め込まれた
ＷやＣｕ等の配線層と一体化され、低抵抗なゲート電極
等が得られる。
【００３２】本発明の請求項２の半導体装置によれば、
第１の凸部および第２の凸部間の凹部はエピタキシャル
成長した半導体層およびこの上の金属シリサイド層なら
びに絶縁体層とにより平坦化され、また凹部底面の半導
体基板すなわち拡散層は実質的に低抵抗化される。この
絶縁体層は、層間絶縁膜に溝を形成する際にエッチング
ストッパとなり、配線短絡を防止する。また第１の凸部
例えば多結晶シリコンによるゲート電極は、溝に埋め込
まれたＷやＣｕ等の配線層と一体化され、低抵抗なゲー
ト電極等が得られる。
第１の凸部および第２の凸部間の凹部はエピタキシャル
成長した半導体層およびこの上の金属シリサイド層なら
びに絶縁体層とにより平坦化され、また凹部底面の半導
体基板すなわち拡散層は実質的に低抵抗化される。この
絶縁体層は、層間絶縁膜に溝を形成する際にエッチング
ストッパとなり、配線短絡を防止する。また第１の凸部
例えば多結晶シリコンによるゲート電極は、溝に埋め込
まれたＷやＣｕ等の配線層と一体化され、低抵抗なゲー
ト電極等が得られる。
【００３３】本発明の請求項３の半導体装置によれば、
第１の凸部および第２の凸部間の凹部は絶縁体層により
平坦化される。凹部底面の半導体基板すなわち拡散層は
金属シリサイド層により低抵抗化される。また第１の凸
部例えば多結晶シリコンによるゲート電極は、溝に埋め
込まれたＷやＣｕ等の配線層と一体化され、低抵抗なゲ
ート電極等が得られる。
第１の凸部および第２の凸部間の凹部は絶縁体層により
平坦化される。凹部底面の半導体基板すなわち拡散層は
金属シリサイド層により低抵抗化される。また第１の凸
部例えば多結晶シリコンによるゲート電極は、溝に埋め
込まれたＷやＣｕ等の配線層と一体化され、低抵抗なゲ
ート電極等が得られる。
【００３４】本発明の請求項４の半導体装置によれば、
第１の凸部および第２の凸部間の凹部は金属層により埋
め込まれ平坦化される。凹部底面の半導体基板すなわち
拡散層は金属層により広い面積で一体化され、低抵抗化
される。また第１の凸部例えば多結晶シリコンによるゲ
ート電極も、その上部に形成された金属層により低抵抗
化される。
第１の凸部および第２の凸部間の凹部は金属層により埋
め込まれ平坦化される。凹部底面の半導体基板すなわち
拡散層は金属層により広い面積で一体化され、低抵抗化
される。また第１の凸部例えば多結晶シリコンによるゲ
ート電極も、その上部に形成された金属層により低抵抗
化される。
【００３５】いずれの半導体装置も、第２の凸部、例え
ばＳＴＩ構造の素子分離領域の側面にサイドウォールを
形成しておけば、ノッチング形状が露出することなく、
接合リークが防止される。
ばＳＴＩ構造の素子分離領域の側面にサイドウォールを
形成しておけば、ノッチング形状が露出することなく、
接合リークが防止される。
【００３６】またいずれの半導体装置もその表面は平坦
化されており、Damascene 構造あるいは Dual Damascen
e 構造の上層配線層を容易に形成することができる。
化されており、Damascene 構造あるいは Dual Damascen
e 構造の上層配線層を容易に形成することができる。
【００３７】
【発明の実施の形態】以下、本発明の半導体装置の実施
形態例につき図面を参照して説明する。以下の実施例の
説明の図面においては、従来例の図面中の構成部分と同
様の構成要素には、同じ参照符号を付すものとする。ま
た、以下の図面における各部の寸法の割合は説明のため
のものであり、実際の半導体装置に比例したものではな
い。
形態例につき図面を参照して説明する。以下の実施例の
説明の図面においては、従来例の図面中の構成部分と同
様の構成要素には、同じ参照符号を付すものとする。ま
た、以下の図面における各部の寸法の割合は説明のため
のものであり、実際の半導体装置に比例したものではな
い。
【００３８】図１は本発明の請求項１の半導体装置を示
す概略断面図である。すなわち、半導体基板１上には、
ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子
分離領域７（第２の凸部）が形成されている。これらゲ
ート電極１２および素子分離領域７の側面にはサイドウ
ォール８が形成され、その間の凹部にはシャロー化した
拡散層１５が露出しており、さらにエピタキシャル成長
した低抵抗の半導体層１４が埋め込まれ、半導体層１４
の表面には金属シリサイド層１７が形成されている。こ
の金属シリサイド層１７の表面は、ゲート電極１２や素
子分離領域７の表面とほぼ同一平面をなしており、平坦
化されている。そしてこの平坦化された面上には層間絶
縁膜１８が形成され、ゲート電極１２上の層間絶縁膜１
８には溝２０が形成されている。さらにこの溝２０内に
は配線層２２が埋め込まれている。
す概略断面図である。すなわち、半導体基板１上には、
ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子
分離領域７（第２の凸部）が形成されている。これらゲ
ート電極１２および素子分離領域７の側面にはサイドウ
ォール８が形成され、その間の凹部にはシャロー化した
拡散層１５が露出しており、さらにエピタキシャル成長
した低抵抗の半導体層１４が埋め込まれ、半導体層１４
の表面には金属シリサイド層１７が形成されている。こ
の金属シリサイド層１７の表面は、ゲート電極１２や素
子分離領域７の表面とほぼ同一平面をなしており、平坦
化されている。そしてこの平坦化された面上には層間絶
縁膜１８が形成され、ゲート電極１２上の層間絶縁膜１
８には溝２０が形成されている。さらにこの溝２０内に
は配線層２２が埋め込まれている。
【００３９】図１の半導体装置によれば、金属シリサイ
ド層１７は浅い拡散層１５上に直接形成されることな
く、エピタキシャル成長した低抵抗の半導体層１４上に
形成される。この半導体層１４は充分厚くまたその表面
積は拡大されているので、金属シリサイド層は厚く形成
することができ、その凝集や細線効果を防止することが
できる。またゲート電極１２上には、ゲート電極１２と
一体化して延在する配線層２２が形成されているので、
ゲート電極の低抵抗化が図れる。さらに素子分離領域７
の側面を含めてサイドウォール８が形成されているの
で、ノッチングが露出することなく、接合リークの発生
が防止できる。
ド層１７は浅い拡散層１５上に直接形成されることな
く、エピタキシャル成長した低抵抗の半導体層１４上に
形成される。この半導体層１４は充分厚くまたその表面
積は拡大されているので、金属シリサイド層は厚く形成
することができ、その凝集や細線効果を防止することが
できる。またゲート電極１２上には、ゲート電極１２と
一体化して延在する配線層２２が形成されているので、
ゲート電極の低抵抗化が図れる。さらに素子分離領域７
の側面を含めてサイドウォール８が形成されているの
で、ノッチングが露出することなく、接合リークの発生
が防止できる。
【００４０】図２は本発明の請求項２の半導体装置を示
す概略断面図である。この半導体装置は、請求項１の半
導体装置の変形例であり、基本的な構成は変わらない
が、金属シリサイド層１７上に絶縁体層９が形成され、
この絶縁体層９表面はゲート電極１２表面や素子分離領
域７表面とほぼ同一表面をなしている。絶縁体層９は溝
２０開口時のエッチングストッパとなるものである。
す概略断面図である。この半導体装置は、請求項１の半
導体装置の変形例であり、基本的な構成は変わらない
が、金属シリサイド層１７上に絶縁体層９が形成され、
この絶縁体層９表面はゲート電極１２表面や素子分離領
域７表面とほぼ同一表面をなしている。絶縁体層９は溝
２０開口時のエッチングストッパとなるものである。
【００４１】図２の半導体装置によれば、図１の半導体
装置の効果に加えて、ゲート電極１２と一体化された配
線層２２と、金属シリサイド層１７すなわち拡散層１５
との短絡あるいは絶縁耐圧の低下を回避できる。
装置の効果に加えて、ゲート電極１２と一体化された配
線層２２と、金属シリサイド層１７すなわち拡散層１５
との短絡あるいは絶縁耐圧の低下を回避できる。
【００４２】図３は本発明の請求項３の半導体装置を示
す概略断面図である。すなわち、半導体基板１上には、
ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子
分離領域７（第２の凸部）が形成されている。これらゲ
ート電極１２および素子分離領域７の側面にはサイドウ
ォール８が形成され、その間の凹部にはシャロー化した
拡散層１５が形成され、この拡散層１５表面には金属シ
リサイド層１７が形成されている。さらに金属シリサイ
ド層１７上には絶縁体層９が埋め込まれ、絶縁体層９の
表面は、ゲート電極１２や素子分離領域７の表面とほぼ
同一平面をなして平坦化されている。そしてこの平坦化
された表面上には層間絶縁膜１８が形成され、ゲート電
極１２上の層間絶縁膜１８には溝２０が形成されてい
る。さらにこの溝２０内には配線層２２が埋め込まれて
いる。
す概略断面図である。すなわち、半導体基板１上には、
ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子
分離領域７（第２の凸部）が形成されている。これらゲ
ート電極１２および素子分離領域７の側面にはサイドウ
ォール８が形成され、その間の凹部にはシャロー化した
拡散層１５が形成され、この拡散層１５表面には金属シ
リサイド層１７が形成されている。さらに金属シリサイ
ド層１７上には絶縁体層９が埋め込まれ、絶縁体層９の
表面は、ゲート電極１２や素子分離領域７の表面とほぼ
同一平面をなして平坦化されている。そしてこの平坦化
された表面上には層間絶縁膜１８が形成され、ゲート電
極１２上の層間絶縁膜１８には溝２０が形成されてい
る。さらにこの溝２０内には配線層２２が埋め込まれて
いる。
【００４３】図３の半導体装置によれば、素子分離領域
７の側面を含めてサイドウォール８が形成されているの
で、ノッチングが露出することなく、接合リークの発生
が防止できる。またゲート電極１２上には、ゲート電極
１２と一体化して延在する配線層２２が形成されている
ので、ゲート電極の低抵抗化が図れる。
７の側面を含めてサイドウォール８が形成されているの
で、ノッチングが露出することなく、接合リークの発生
が防止できる。またゲート電極１２上には、ゲート電極
１２と一体化して延在する配線層２２が形成されている
ので、ゲート電極の低抵抗化が図れる。
【００４４】図４は本発明の請求項４の半導体装置を示
す概略断面図である。すなわち、半導体基板１上には、
ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子
分離領域７（第２の凸部）が形成されている。これらゲ
ート電極１２および素子分離領域７の側面にはサイドウ
ォール８が形成され、その間の凹部にはシャロー化した
拡散層１５が露出しており、さらに金属層１６が埋め込
まれている。ゲート電極１２上にも金属層１６が形成さ
れている。この金属層１６の表面は、第２の凸部とほぼ
同一平面をなしており、平坦化されている。そしてこの
平坦化された面上には層間絶縁膜１８が形成され、ゲー
ト電極１２上の層間絶縁膜１８には溝２０が形成されて
いる。さらにこの溝２０内には配線層２２が埋め込まれ
ている。溝２０は、その一部に接続孔が形成されてお
り、ゲート電極１２上の金属層１６と電気的に接続され
ている。
す概略断面図である。すなわち、半導体基板１上には、
ゲート電極１２（第１の凸部）およびＳＴＩ構造の素子
分離領域７（第２の凸部）が形成されている。これらゲ
ート電極１２および素子分離領域７の側面にはサイドウ
ォール８が形成され、その間の凹部にはシャロー化した
拡散層１５が露出しており、さらに金属層１６が埋め込
まれている。ゲート電極１２上にも金属層１６が形成さ
れている。この金属層１６の表面は、第２の凸部とほぼ
同一平面をなしており、平坦化されている。そしてこの
平坦化された面上には層間絶縁膜１８が形成され、ゲー
ト電極１２上の層間絶縁膜１８には溝２０が形成されて
いる。さらにこの溝２０内には配線層２２が埋め込まれ
ている。溝２０は、その一部に接続孔が形成されてお
り、ゲート電極１２上の金属層１６と電気的に接続され
ている。
【００４５】図４の半導体装置によれば、拡散層１５お
よびゲート電極１２上には、ほぼその全面積におよんで
金属層１６が形成されている。したがって、拡散層抵抗
およびゲート電極抵抗をともに低減できる。さらに素子
分離領域７の側面を含めてサイドウォール８が形成され
ているので、ノッチングが露出することなく、接合リー
クの発生が防止できる。
よびゲート電極１２上には、ほぼその全面積におよんで
金属層１６が形成されている。したがって、拡散層抵抗
およびゲート電極抵抗をともに低減できる。さらに素子
分離領域７の側面を含めてサイドウォール８が形成され
ているので、ノッチングが露出することなく、接合リー
クの発生が防止できる。
【００４６】
【実施例】以下、本発明の半導体装置につき、その製造
方法をさらに詳細に説明する。以下に示す各実施例は、
本発明の理解を容易にするための例示であり、本発明は
これら実施例になんら限定されない。
方法をさらに詳細に説明する。以下に示す各実施例は、
本発明の理解を容易にするための例示であり、本発明は
これら実施例になんら限定されない。
【００４７】〔実施例１〕本実施例は、請求項１の半導
体装置の製造方法を図５〜図６を参照して説明するもの
である。
体装置の製造方法を図５〜図６を参照して説明するもの
である。
【００４８】図５（ａ）： シリコン等の半導体基板１
上に熱酸化等によりパッド酸化膜２を１０ｎｍ形成し、
さらに耐酸化膜である窒化シリコン膜３を減圧ＣＶＤ等
により１９０ｎｍ形成する。この状態で素子領域を覆う
レジストマスク（不図示）を形成し、これをマスクとし
て窒化シリコン膜３、パッド酸化膜２および半導体基板
１を連続的に異方性エッチングしてトレンチ５をパター
ニングする。トレンチ５は、その幅が広いものと狭いも
のが複数個存在する。
上に熱酸化等によりパッド酸化膜２を１０ｎｍ形成し、
さらに耐酸化膜である窒化シリコン膜３を減圧ＣＶＤ等
により１９０ｎｍ形成する。この状態で素子領域を覆う
レジストマスク（不図示）を形成し、これをマスクとし
て窒化シリコン膜３、パッド酸化膜２および半導体基板
１を連続的に異方性エッチングしてトレンチ５をパター
ニングする。トレンチ５は、その幅が広いものと狭いも
のが複数個存在する。
【００４９】図５（ｂ）： バイアスＥＣＲ (Electron
Cyclotron Resonance) ＣＶＤ法やバイアススパッタリ
ング法等の平坦性に優れた膜堆積法により、酸化膜６を
トレンチ５の深さ程度、例えば６００ｎｍ形成する。こ
れによりトレンチ５内は、酸化膜６により平坦に埋め込
まれる。一方、図の中央部の素子領域上の窒化シリコン
膜３上にも酸化膜６が形成される。
Cyclotron Resonance) ＣＶＤ法やバイアススパッタリ
ング法等の平坦性に優れた膜堆積法により、酸化膜６を
トレンチ５の深さ程度、例えば６００ｎｍ形成する。こ
れによりトレンチ５内は、酸化膜６により平坦に埋め込
まれる。一方、図の中央部の素子領域上の窒化シリコン
膜３上にも酸化膜６が形成される。
【００５０】図５（ｃ）： 素子領域上の不要の酸化膜
６を、ＣＭＰ (Chemical mechanical polishing)により
除去する。前述のように、必要に応じてこの領域の酸化
膜６の厚い部分をレジストパターニングとエッチングに
より予め除去してからＣＭＰを施すことにより、ディッ
シング形状を防ぐことができる。ＣＭＰの結果、トレン
チ５内のみに酸化膜６が平坦に残される。 ＣＭＰ条件の一例 スラリ シリカ粉末／過酸化水素水 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ４．０ ｐｓｉ キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ この後、ＣＭＰにより露出した素子領域上の窒化シリコ
ン膜３をエッチング除去する。さらにＳｉＯ2 膜または
Ｓｉ3 Ｎ4 膜を全面に形成後エッチバックすることによ
り、サイドウォール８を形成後、パッド酸化膜２を除去
し、素子領域を露出する。トレンチ５内には、半導体基
板１表面から突出して素子分離領域７（第２の凸部）が
形成される。この素子分離領域７の側面にノッチング形
状が発生した場合であっても、サイドウォール８により
カバーされる。
６を、ＣＭＰ (Chemical mechanical polishing)により
除去する。前述のように、必要に応じてこの領域の酸化
膜６の厚い部分をレジストパターニングとエッチングに
より予め除去してからＣＭＰを施すことにより、ディッ
シング形状を防ぐことができる。ＣＭＰの結果、トレン
チ５内のみに酸化膜６が平坦に残される。 ＣＭＰ条件の一例 スラリ シリカ粉末／過酸化水素水 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ４．０ ｐｓｉ キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ この後、ＣＭＰにより露出した素子領域上の窒化シリコ
ン膜３をエッチング除去する。さらにＳｉＯ2 膜または
Ｓｉ3 Ｎ4 膜を全面に形成後エッチバックすることによ
り、サイドウォール８を形成後、パッド酸化膜２を除去
し、素子領域を露出する。トレンチ５内には、半導体基
板１表面から突出して素子分離領域７（第２の凸部）が
形成される。この素子分離領域７の側面にノッチング形
状が発生した場合であっても、サイドウォール８により
カバーされる。
【００５１】図５（ｄ）： 露出した素子領域を熱酸化
してゲート絶縁膜を形成後、多結晶シリコン層を減圧Ｃ
ＶＤ法により２００ｎｍの厚さに形成する。多結晶シリ
コン層の上に、後にオフセット絶縁膜となる酸化膜ある
いは窒化膜を形成し、多結晶シリコン層と合わせて２０
０ｎｍ程度の厚さとしてもよい。 多結晶シリコン層減圧ＣＶＤ条件 ＳｉＨ4 １００ ｓｃｃｍ Ａｒ ４００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 基板温度 ６１０ ℃ この後、レジストマスクを形成し、ＥＣＲ (Electron C
yclotron Resonance)エッチング装置により、ゲート電
極１２およびオフセット絶縁膜１１をパターニングす
る。 オフセット絶縁膜ドライエッチング条件 Ｃ4 Ｆ8 ５０ ｓｃｃｍ 圧力 １ Ｐａ マイクロ波電力 ８５０ Ｗ ＲＦ電力 １００ Ｗ ゲート電極ドライエッチング条件 Ｃｌ2 ７５ ｓｃｃｍ Ｏ2 ２ ｓｃｃｍ ＨＢｒ １２０ ｓｃｃｍ 圧力 １ Ｐａ マイクロ波電力 ８５０ Ｗ ＲＦ電力 ６０ Ｗ この後、ＬＤＤ (Lightly Doped Drain)イオン注入をお
こなう。 イオン注入条件 Ｎｃｈ領域：Ａｓ ３０ ｋｅＶ， １×１０13／ｃｍ2 Ｐｃｈ領域：Ｂ ３０ ｋｅＶ， １×１０13／ｃｍ2 さらに酸化膜を全面に１５０ｎｍの厚さに形成し、平行
平板型ＲＩＥ (Reactive Ion Etching) 装置により全面
エッチバックしてゲート電極１２（第１の凸部）の側面
にサイドウォール８を残す。 酸化膜減圧ＣＶＤ条件 ＴＥＯＳ ５０ ｓｃｃｍ 温度 ７２０ ℃ 圧力 ４０ Ｐａ 全面エッチバック条件 Ｃ4 Ｆ8 ５０ ｓｃｃｍ 圧力 ２ Ｐａ ＲＦ電力 １２００ Ｗ
してゲート絶縁膜を形成後、多結晶シリコン層を減圧Ｃ
ＶＤ法により２００ｎｍの厚さに形成する。多結晶シリ
コン層の上に、後にオフセット絶縁膜となる酸化膜ある
いは窒化膜を形成し、多結晶シリコン層と合わせて２０
０ｎｍ程度の厚さとしてもよい。 多結晶シリコン層減圧ＣＶＤ条件 ＳｉＨ4 １００ ｓｃｃｍ Ａｒ ４００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 基板温度 ６１０ ℃ この後、レジストマスクを形成し、ＥＣＲ (Electron C
yclotron Resonance)エッチング装置により、ゲート電
極１２およびオフセット絶縁膜１１をパターニングす
る。 オフセット絶縁膜ドライエッチング条件 Ｃ4 Ｆ8 ５０ ｓｃｃｍ 圧力 １ Ｐａ マイクロ波電力 ８５０ Ｗ ＲＦ電力 １００ Ｗ ゲート電極ドライエッチング条件 Ｃｌ2 ７５ ｓｃｃｍ Ｏ2 ２ ｓｃｃｍ ＨＢｒ １２０ ｓｃｃｍ 圧力 １ Ｐａ マイクロ波電力 ８５０ Ｗ ＲＦ電力 ６０ Ｗ この後、ＬＤＤ (Lightly Doped Drain)イオン注入をお
こなう。 イオン注入条件 Ｎｃｈ領域：Ａｓ ３０ ｋｅＶ， １×１０13／ｃｍ2 Ｐｃｈ領域：Ｂ ３０ ｋｅＶ， １×１０13／ｃｍ2 さらに酸化膜を全面に１５０ｎｍの厚さに形成し、平行
平板型ＲＩＥ (Reactive Ion Etching) 装置により全面
エッチバックしてゲート電極１２（第１の凸部）の側面
にサイドウォール８を残す。 酸化膜減圧ＣＶＤ条件 ＴＥＯＳ ５０ ｓｃｃｍ 温度 ７２０ ℃ 圧力 ４０ Ｐａ 全面エッチバック条件 Ｃ4 Ｆ8 ５０ ｓｃｃｍ 圧力 ２ Ｐａ ＲＦ電力 １２００ Ｗ
【００５２】図６（ｅ）： 希フッ酸により、露出した
半導体基板１上の自然酸化膜を除去した後、シリコンの
選択エピタキシャル成長を施し、半導体層１４を形成す
る。厚さは１８０ｎｍ程度とする。 選択エピタキシャル条件 ＳｉＨ4 １００ ｓｃｃｍ Ｈｅ ４００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７５０ ℃ この後Ｓ／Ｄイオン注入を施し、１０００℃の短時間熱
処理をおこなって注入イオンを活性化して拡散層１５を
形成する。多結晶シリコンからなるゲート電極１２も同
時に導電化する。以上により、ＭＯＳトランジスタが形
成される。 Ｓ／Ｄイオン注入条件 Ｎｃｈ領域：Ａｓ ６０ ｋｅＶ， ３×１０15／ｃｍ2 Ｐｃｈ領域：Ｂ ４０ ｋｅＶ， ３×１０15／ｃｍ2
半導体基板１上の自然酸化膜を除去した後、シリコンの
選択エピタキシャル成長を施し、半導体層１４を形成す
る。厚さは１８０ｎｍ程度とする。 選択エピタキシャル条件 ＳｉＨ4 １００ ｓｃｃｍ Ｈｅ ４００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７５０ ℃ この後Ｓ／Ｄイオン注入を施し、１０００℃の短時間熱
処理をおこなって注入イオンを活性化して拡散層１５を
形成する。多結晶シリコンからなるゲート電極１２も同
時に導電化する。以上により、ＭＯＳトランジスタが形
成される。 Ｓ／Ｄイオン注入条件 Ｎｃｈ領域：Ａｓ ６０ ｋｅＶ， ３×１０15／ｃｍ2 Ｐｃｈ領域：Ｂ ４０ ｋｅＶ， ３×１０15／ｃｍ2
【００５３】図６（ｆ）： 希フッ酸により、半導体層
１４上の自然酸化膜を除去し、清浄なシリコン面を露出
した後、Ｃｏ層を２０ｎｍ、あるいはＴｉ／Ｃｏ層を６
／１０ｎｍ、あるいはＴｉＮ／Ｃｏ層を１０／１０ｎｍ
（いずれも不図示）をスパッタリング法により全面に形
成する。積層膜の場合はＣｏ層が下層となる。 スパッタリング条件 Ａｒ １００ ｓｃｃｍ 圧力 ０．４７ Ｐａ スパッタリング電力 １ ｋＷ ＴｉＮ層の場合は、さらにＮＨ3 を３０ｓｃｃｍ添加し
て反応性スパッタリングをおこなう。この後、１回目の
ＲＴＡ (Rapid Thermal Annealing)を施し、ＣｏＳｉx
層（不図示）を半導体層１４上に形成する。 １ｓｔ． ＲＴＡ条件 Ｎ2 ５ ｓｌｍ 温度 ５５０ ℃ 時間 ３０ 秒 この後さらに、硫酸／過酸化水素混合溶液に浸漬し、素
子分離領域７やオフセット絶縁膜１１上等の未反応のＣ
ｏ層、もしくはＴｉ／Ｃｏ層あるいはＴｉＮ／Ｃｏ層を
選択的に除去する。さらに、２回目のＲＴＡを施し、低
抵抗かつ安定なＣｏＳｉ2 からなる金属シリサイド層１
７を半導体層１４上に形成する。オフセット絶縁膜１１
を省略した場合は、ゲート電極１２上にも金属シリサイ
ド層１７が形成される。 ２ｎｄ． ＲＴＡ条件 Ｎ2 ５ ｓｌｍ 温度 ７００ ℃ 時間 ３０ 秒 金属シリサイド層１７の表面は、ゲート電極１２表面の
オフセット絶縁膜１１あるいはこの部分に形成された金
属シリサイド層（第１の凸部）および素子分離領域（第
２の凸部）の表面と略同一平面をなす。
１４上の自然酸化膜を除去し、清浄なシリコン面を露出
した後、Ｃｏ層を２０ｎｍ、あるいはＴｉ／Ｃｏ層を６
／１０ｎｍ、あるいはＴｉＮ／Ｃｏ層を１０／１０ｎｍ
（いずれも不図示）をスパッタリング法により全面に形
成する。積層膜の場合はＣｏ層が下層となる。 スパッタリング条件 Ａｒ １００ ｓｃｃｍ 圧力 ０．４７ Ｐａ スパッタリング電力 １ ｋＷ ＴｉＮ層の場合は、さらにＮＨ3 を３０ｓｃｃｍ添加し
て反応性スパッタリングをおこなう。この後、１回目の
ＲＴＡ (Rapid Thermal Annealing)を施し、ＣｏＳｉx
層（不図示）を半導体層１４上に形成する。 １ｓｔ． ＲＴＡ条件 Ｎ2 ５ ｓｌｍ 温度 ５５０ ℃ 時間 ３０ 秒 この後さらに、硫酸／過酸化水素混合溶液に浸漬し、素
子分離領域７やオフセット絶縁膜１１上等の未反応のＣ
ｏ層、もしくはＴｉ／Ｃｏ層あるいはＴｉＮ／Ｃｏ層を
選択的に除去する。さらに、２回目のＲＴＡを施し、低
抵抗かつ安定なＣｏＳｉ2 からなる金属シリサイド層１
７を半導体層１４上に形成する。オフセット絶縁膜１１
を省略した場合は、ゲート電極１２上にも金属シリサイ
ド層１７が形成される。 ２ｎｄ． ＲＴＡ条件 Ｎ2 ５ ｓｌｍ 温度 ７００ ℃ 時間 ３０ 秒 金属シリサイド層１７の表面は、ゲート電極１２表面の
オフセット絶縁膜１１あるいはこの部分に形成された金
属シリサイド層（第１の凸部）および素子分離領域（第
２の凸部）の表面と略同一平面をなす。
【００５４】図６（ｇ）： 減圧ＣＶＤにより、２００
ｎｍの厚さのＳｉＯ2 膜および５０ｎｍの厚さのＳｉ3
Ｎ4 膜の積層膜からなる層間絶縁膜１８を形成する。 ＳｉＯ2 膜の減圧ＣＶＤ条件 ＴＥＯＳ ５０ ｓｃｃｍ 圧力 ４０ Ｐａ 温度 ７２０ ℃ Ｓｉ3 Ｎ4 膜の減圧ＣＶＤ条件 ＳｉＨ2 Ｃｌ2 ５０ ｓｃｃｍ ＮＨ3 ２００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃ この後、ゲート電極１２上の層間絶縁膜１８をエッチン
グして溝２０を形成する。この際、オフセット絶縁膜１
１も同時にエッチングする。 層間絶縁膜のエッチング（溝形成）条件 Ｃ4 Ｆ8 ５０ ｓｃｃｍ 圧力 ２ Ｐａ ＲＦ電力 １２００ Ｗ つぎに、バリアメタル層として、Ｔｉ層を１０ｎｍ、Ｔ
ｉＮ層を７０ｎｍ順次スパッタリング法により成膜し、
さらに配線層としてブランケットＣＶＤ法によりＷ膜を
４００ｎｍの厚さに形成する。 Ｔｉ層スパッタリング条件 Ａｒ １００ ｓｃｃｍ 圧力 ０．６７ Ｐａ スパッタリング電力 ８ ｋＷ 温度 １５０ ℃ ＴｉＮ層スパッタリング条件 Ａｒ ８０ ｓｃｃｍ Ｎ2 ３０ ｓｃｃｍ 圧力 ０．６７ Ｐａ スパッタリング電力 ５ ｋＷ 温度 １５０ ℃ Ｗ層ＣＶＤ条件 ＷＦ6 ７５ ｓｃｃｍ Ｈ2 ５００ ｓｃｃｍ Ａｒ ２２００ ｓｃｃｍ Ｎ2 ３００ ｓｃｃｍ 圧力 １０．６４ ｋＰａ 温度 ４５０ ℃ この後、成膜したＷ層、ＴｉＮ層およびＴｉ層を順次エ
ッチバックして、溝２０内にのみ残し、バリアメタル層
２１および配線層２２とする。配線層２２の平面形状
は、ゲート電極１２の平面形状とほぼ一致し、また電気
的にも一体化されたものである。 エッチバック条件 ＳＦ6 ５０ ｓｃｃｍ 圧力 １．３３ Ｐａ ＲＦ電力 １５０ Ｗ なおエッチバックでなく、ＣＭＰにより平坦化して溝２
０内にバリアメタル層２１および配線層２２を残しても
よい。
ｎｍの厚さのＳｉＯ2 膜および５０ｎｍの厚さのＳｉ3
Ｎ4 膜の積層膜からなる層間絶縁膜１８を形成する。 ＳｉＯ2 膜の減圧ＣＶＤ条件 ＴＥＯＳ ５０ ｓｃｃｍ 圧力 ４０ Ｐａ 温度 ７２０ ℃ Ｓｉ3 Ｎ4 膜の減圧ＣＶＤ条件 ＳｉＨ2 Ｃｌ2 ５０ ｓｃｃｍ ＮＨ3 ２００ ｓｃｃｍ Ｎ2 ２００ ｓｃｃｍ 圧力 ７０ Ｐａ 温度 ７６０ ℃ この後、ゲート電極１２上の層間絶縁膜１８をエッチン
グして溝２０を形成する。この際、オフセット絶縁膜１
１も同時にエッチングする。 層間絶縁膜のエッチング（溝形成）条件 Ｃ4 Ｆ8 ５０ ｓｃｃｍ 圧力 ２ Ｐａ ＲＦ電力 １２００ Ｗ つぎに、バリアメタル層として、Ｔｉ層を１０ｎｍ、Ｔ
ｉＮ層を７０ｎｍ順次スパッタリング法により成膜し、
さらに配線層としてブランケットＣＶＤ法によりＷ膜を
４００ｎｍの厚さに形成する。 Ｔｉ層スパッタリング条件 Ａｒ １００ ｓｃｃｍ 圧力 ０．６７ Ｐａ スパッタリング電力 ８ ｋＷ 温度 １５０ ℃ ＴｉＮ層スパッタリング条件 Ａｒ ８０ ｓｃｃｍ Ｎ2 ３０ ｓｃｃｍ 圧力 ０．６７ Ｐａ スパッタリング電力 ５ ｋＷ 温度 １５０ ℃ Ｗ層ＣＶＤ条件 ＷＦ6 ７５ ｓｃｃｍ Ｈ2 ５００ ｓｃｃｍ Ａｒ ２２００ ｓｃｃｍ Ｎ2 ３００ ｓｃｃｍ 圧力 １０．６４ ｋＰａ 温度 ４５０ ℃ この後、成膜したＷ層、ＴｉＮ層およびＴｉ層を順次エ
ッチバックして、溝２０内にのみ残し、バリアメタル層
２１および配線層２２とする。配線層２２の平面形状
は、ゲート電極１２の平面形状とほぼ一致し、また電気
的にも一体化されたものである。 エッチバック条件 ＳＦ6 ５０ ｓｃｃｍ 圧力 １．３３ Ｐａ ＲＦ電力 １５０ Ｗ なおエッチバックでなく、ＣＭＰにより平坦化して溝２
０内にバリアメタル層２１および配線層２２を残しても
よい。
【００５５】ところで、配線層２２の材料としてはＣｕ
を用いてもよい。この場合には、上述の条件でＴｉ層お
よびＴｉＮ層をスパッタリング成膜し、シード層（通電
層）としてＣｕ膜を１０ｎｍスパッタリング成膜し、さ
らに電界めっき法によりＣｕ層を６００ｎｍ成膜する。 Ｃｕ層スパッタリング条件 Ａｒ ４０ ｓｃｃｍ 圧力 ０．６７ Ｐａ スパッタリング電力 ５ ｋＷ 温度 ３００ ℃ Ｃｕ層電界めっき条件 メッキ液 ＣｕＳＯ4 を主体とする水溶液 電圧 １０ Ｖ 電流密度 ３０ Ａ／ｄｍ2 温度 ３０ ℃ つぎにＣＭＰによりＣｕ層、ＴｉＮ層およびＴｉ層を平
坦化して溝２０内に埋め込み、バリアメタル層２１およ
び配線層２２とする。 ＣＭＰ条件の一例 スラリ 硝酸鉄／過酸化水素水 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ４．０ ｐｓｉ キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ Ｃｕを配線層２２の材料とした場合には、酸化防止のキ
ャッピング膜としてＴｉＮ膜あるいはＳｉ3 Ｎ4 膜を形
成しておくことが望ましい。
を用いてもよい。この場合には、上述の条件でＴｉ層お
よびＴｉＮ層をスパッタリング成膜し、シード層（通電
層）としてＣｕ膜を１０ｎｍスパッタリング成膜し、さ
らに電界めっき法によりＣｕ層を６００ｎｍ成膜する。 Ｃｕ層スパッタリング条件 Ａｒ ４０ ｓｃｃｍ 圧力 ０．６７ Ｐａ スパッタリング電力 ５ ｋＷ 温度 ３００ ℃ Ｃｕ層電界めっき条件 メッキ液 ＣｕＳＯ4 を主体とする水溶液 電圧 １０ Ｖ 電流密度 ３０ Ａ／ｄｍ2 温度 ３０ ℃ つぎにＣＭＰによりＣｕ層、ＴｉＮ層およびＴｉ層を平
坦化して溝２０内に埋め込み、バリアメタル層２１およ
び配線層２２とする。 ＣＭＰ条件の一例 スラリ 硝酸鉄／過酸化水素水 スラリ流量 ２０ ｓｃｃｍ 研磨ヘッド圧力 ４．０ ｐｓｉ キャリア回転数 ２０ ｒｐｍ プラテン回転数 ２０ ｒｐｍ Ｃｕを配線層２２の材料とした場合には、酸化防止のキ
ャッピング膜としてＴｉＮ膜あるいはＳｉ3 Ｎ4 膜を形
成しておくことが望ましい。
【００５６】図６（ｈ）： 上層層間絶縁膜２３を減圧
ＣＶＤにより形成する。上層層間絶縁膜２３は、下から
２００ｎｍの厚さのＳｉＯ2 膜、５０ｎｍの厚さのＳｉ
3 Ｎ4 膜および４００ｎｍの厚さのＳｉＯ2 膜の積層か
らなる。この場合、中層のＳｉ3 Ｎ4 膜を形成した段階
で、配線層２２との間の接続孔を形成する部分のＳｉ3
Ｎ4 膜を選択的にエッチング除去してから、４００ｎｍ
の厚さのＳｉＯ2 膜を形成する。この後、接続孔上の上
層溝等をエッチングするためのレジストマスク（不図
示）を形成し、これをマスクとして上層層間絶縁膜２３
をエッチングする。エッチング条件は、先に層間絶縁膜
１８に溝２０を形成した際のエッチング条件に準じてよ
い。この結果、上層溝２５および接続孔１９が同時にパ
ターニングされる。この際、上層層間絶縁膜２３の中層
のＳｉ3 Ｎ4 膜は、エッチングストッパとなる。この
後、上層バリアメタル層２６としてＴｉ層を３０ｎｍお
よびＴｉＮ層を７０ｎｍ、スパッタリング法により形成
する。このスパッタリング条件は上述したバリアメタル
層２１のスパッタリング条件に準じてよい。さらに上層
配線層２７としてＣｕ層を６１０ｎｍ、スパッタリング
および電界めっき法により形成する。成膜条件は先に配
線層２２の別の形成方法で示した方法に準拠する。つぎ
にＣｕ層、ＴｉＮ層およびＴｉ層をＣＭＰにより平坦化
研磨し、接続孔１９および上層溝２５内に埋め込む。こ
のＣＭＰ条件も先に配線層２２（Ｃｕ層による）のＣＭ
Ｐ条件として例示したものに準じてよい。以上の工程
は、Dual Damascene Processをゲート電極上の接続孔
（ビアホール）に適用したものである。この後、上層配
線層２７の酸化防止用のキャップ層２８として、プラズ
マＣＶＤ法やスパッタリング法等によりＳｉ3 Ｎ4 膜ま
たはＴｉＮ膜を３０ｎｍの厚さに形成する。 ＴｉＮ膜スパッタリング条件 Ａｒ ８０ ｓｃｃｍ Ｎ2 ３０ ｓｃｃｍ 圧力 ０．６７ Ｐａ スパッタリング電力 ５ ｋＷ 温度 １５０ ℃ Ｓｉ3 Ｎ4 膜のプラズマＣＶＤ条件 ＳｉＨ4 ２６５ ｓｃｃｍ ＮＨ3 １００ ｓｃｃｍ Ｎ2 ４００ ｓｃｃｍ 圧力 ５６５ Ｐａ ＲＦ電力 ８００ Ｗ 温度 ４００ ℃
ＣＶＤにより形成する。上層層間絶縁膜２３は、下から
２００ｎｍの厚さのＳｉＯ2 膜、５０ｎｍの厚さのＳｉ
3 Ｎ4 膜および４００ｎｍの厚さのＳｉＯ2 膜の積層か
らなる。この場合、中層のＳｉ3 Ｎ4 膜を形成した段階
で、配線層２２との間の接続孔を形成する部分のＳｉ3
Ｎ4 膜を選択的にエッチング除去してから、４００ｎｍ
の厚さのＳｉＯ2 膜を形成する。この後、接続孔上の上
層溝等をエッチングするためのレジストマスク（不図
示）を形成し、これをマスクとして上層層間絶縁膜２３
をエッチングする。エッチング条件は、先に層間絶縁膜
１８に溝２０を形成した際のエッチング条件に準じてよ
い。この結果、上層溝２５および接続孔１９が同時にパ
ターニングされる。この際、上層層間絶縁膜２３の中層
のＳｉ3 Ｎ4 膜は、エッチングストッパとなる。この
後、上層バリアメタル層２６としてＴｉ層を３０ｎｍお
よびＴｉＮ層を７０ｎｍ、スパッタリング法により形成
する。このスパッタリング条件は上述したバリアメタル
層２１のスパッタリング条件に準じてよい。さらに上層
配線層２７としてＣｕ層を６１０ｎｍ、スパッタリング
および電界めっき法により形成する。成膜条件は先に配
線層２２の別の形成方法で示した方法に準拠する。つぎ
にＣｕ層、ＴｉＮ層およびＴｉ層をＣＭＰにより平坦化
研磨し、接続孔１９および上層溝２５内に埋め込む。こ
のＣＭＰ条件も先に配線層２２（Ｃｕ層による）のＣＭ
Ｐ条件として例示したものに準じてよい。以上の工程
は、Dual Damascene Processをゲート電極上の接続孔
（ビアホール）に適用したものである。この後、上層配
線層２７の酸化防止用のキャップ層２８として、プラズ
マＣＶＤ法やスパッタリング法等によりＳｉ3 Ｎ4 膜ま
たはＴｉＮ膜を３０ｎｍの厚さに形成する。 ＴｉＮ膜スパッタリング条件 Ａｒ ８０ ｓｃｃｍ Ｎ2 ３０ ｓｃｃｍ 圧力 ０．６７ Ｐａ スパッタリング電力 ５ ｋＷ 温度 １５０ ℃ Ｓｉ3 Ｎ4 膜のプラズマＣＶＤ条件 ＳｉＨ4 ２６５ ｓｃｃｍ ＮＨ3 １００ ｓｃｃｍ Ｎ2 ４００ ｓｃｃｍ 圧力 ５６５ Ｐａ ＲＦ電力 ８００ Ｗ 温度 ４００ ℃
【００５７】本実施例によれば、ＳＴＩによる素子分離
領域およびゲート電極の側面にサイドウォールが形成さ
れ、ここに半導体層がエピタキシャル成長されてその表
面に金属シリサイド層が形成されて平坦化されている。
またゲート電極は配線層２２と一体化されている。した
がって、拡散層抵抗およびゲート電極抵抗をいずれも低
減することができる。さらに層間絶縁膜表面と配線層表
面とは平坦化されており、Dual Damascene Processを適
用することも容易である。
領域およびゲート電極の側面にサイドウォールが形成さ
れ、ここに半導体層がエピタキシャル成長されてその表
面に金属シリサイド層が形成されて平坦化されている。
またゲート電極は配線層２２と一体化されている。した
がって、拡散層抵抗およびゲート電極抵抗をいずれも低
減することができる。さらに層間絶縁膜表面と配線層表
面とは平坦化されており、Dual Damascene Processを適
用することも容易である。
【００５８】〔実施例２〕本実施例は請求項２の半導体
装置の製造方法を図５および図７を参照して説明するも
のである。本実施例の前半の工程、すなわち図５（ａ）
〜（ｄ）までの工程は前実施例と同様であり、説明を省
略する。
装置の製造方法を図５および図７を参照して説明するも
のである。本実施例の前半の工程、すなわち図５（ａ）
〜（ｄ）までの工程は前実施例と同様であり、説明を省
略する。
【００５９】図７（ｅ）： つぎに希フッ酸により、露
出した半導体基板上の自然酸化膜を除去した後、シリコ
ンの選択エピタキシャル成長を施し、半導体層１４を形
成する。ただし本実施例では半導体層１４の厚さは実施
例１より薄く、１２０ｎｍ程度とする。選択エピタキシ
ャル条件やその後のイオン注入条件、活性化アニール条
件、金属シリサイド層１７形成条件等は実施例１に準じ
てよい。
出した半導体基板上の自然酸化膜を除去した後、シリコ
ンの選択エピタキシャル成長を施し、半導体層１４を形
成する。ただし本実施例では半導体層１４の厚さは実施
例１より薄く、１２０ｎｍ程度とする。選択エピタキシ
ャル条件やその後のイオン注入条件、活性化アニール条
件、金属シリサイド層１７形成条件等は実施例１に準じ
てよい。
【００６０】図７（ｆ）： この後、本実施例において
はプラズマＣＶＤ法等によりＳｉ3Ｎ4 等の絶縁体層を
１００ｎｍの厚さに形成し、これをエッチバックあるい
はＣＭＰ等で平坦化する。これにより、ゲート電極１２
（第１の凸部）と素子分離領域７（第２の凸部）間の凹
部には、半導体層１４、金属シリサイド層１７および絶
縁体層９が平坦に埋め込まれる。絶縁体層の材料として
は、オフセット絶縁膜１１やサイドウォール８とエッチ
ング選択比のとれる材料であればＳｉ3 Ｎ4 以外でもよ
い。 図７（ｇ）： ＳｉＯ2 膜およびＳｉ3 Ｎ4 膜の積層膜
からなる層間絶縁膜１８を形成する。この工程は実施例
１と同様でよい。この後、溝形成用のレジストマスク
（不図示）を形成し、これをマスクとしてゲート電極１
２上の層間絶縁膜１８をエッチングして溝２０を形成す
る。この際、オフセット絶縁膜１１も同時にエッチング
する。本工程において、レジストマスクのアライメント
ずれにより、形成される溝２０がゲート電極１２直上か
らはみ出し、金属シリサイド層１７上にかかる場合があ
る。図７（ｇ）はこの状態を示すが、金属シリサイド層
１７上には絶縁体層９が形成されており、これがエッチ
ングストッパとして機能するので、溝２０底部に金属シ
リサイド層１７が露出する虞れはない。つぎに、実施例
１に準じバリアメタル層２１、配線層２２を溝２０内に
埋め込む。
はプラズマＣＶＤ法等によりＳｉ3Ｎ4 等の絶縁体層を
１００ｎｍの厚さに形成し、これをエッチバックあるい
はＣＭＰ等で平坦化する。これにより、ゲート電極１２
（第１の凸部）と素子分離領域７（第２の凸部）間の凹
部には、半導体層１４、金属シリサイド層１７および絶
縁体層９が平坦に埋め込まれる。絶縁体層の材料として
は、オフセット絶縁膜１１やサイドウォール８とエッチ
ング選択比のとれる材料であればＳｉ3 Ｎ4 以外でもよ
い。 図７（ｇ）： ＳｉＯ2 膜およびＳｉ3 Ｎ4 膜の積層膜
からなる層間絶縁膜１８を形成する。この工程は実施例
１と同様でよい。この後、溝形成用のレジストマスク
（不図示）を形成し、これをマスクとしてゲート電極１
２上の層間絶縁膜１８をエッチングして溝２０を形成す
る。この際、オフセット絶縁膜１１も同時にエッチング
する。本工程において、レジストマスクのアライメント
ずれにより、形成される溝２０がゲート電極１２直上か
らはみ出し、金属シリサイド層１７上にかかる場合があ
る。図７（ｇ）はこの状態を示すが、金属シリサイド層
１７上には絶縁体層９が形成されており、これがエッチ
ングストッパとして機能するので、溝２０底部に金属シ
リサイド層１７が露出する虞れはない。つぎに、実施例
１に準じバリアメタル層２１、配線層２２を溝２０内に
埋め込む。
【００６１】図７（ｈ）： 上層層間絶縁膜２３を形成
し、接続孔１９および上層溝２５を開口する。さらに上
層バリアメタル層２６および上層配線層２７を埋め込
み、キャップ層２８を形成する。
し、接続孔１９および上層溝２５を開口する。さらに上
層バリアメタル層２６および上層配線層２７を埋め込
み、キャップ層２８を形成する。
【００６２】本実施例によれば、実施例１の効果に加
え、溝２０の開口位置がゲート電極直上から大幅にずれ
ても、ゲート電極１２と拡散層１５とがショートするあ
るいは絶縁耐圧が低下する不都合が回避できる。
え、溝２０の開口位置がゲート電極直上から大幅にずれ
ても、ゲート電極１２と拡散層１５とがショートするあ
るいは絶縁耐圧が低下する不都合が回避できる。
【００６３】〔実施例３〕本実施例は請求項３の半導体
装置の製造方法を図５および図８を参照して説明するも
のである。本実施例も前半の工程、すなわち図５（ａ）
〜（ｄ）までの工程は前実施例と同様であり、説明を省
略する。
装置の製造方法を図５および図８を参照して説明するも
のである。本実施例も前半の工程、すなわち図５（ａ）
〜（ｄ）までの工程は前実施例と同様であり、説明を省
略する。
【００６４】図８（ｅ）： ソース・ドレインイオン注
入およびＲＴＡの工程を経て拡散層１５を形成し、ＭＯ
Ｓトランジスタを形成する。この後、拡散層１５上の自
然酸化膜を除去し、Ｃｏ層、Ｔｉ／Ｃｏ層あるいはＴｉ
Ｎ／Ｃｏ層の形成とシリサイド化熱処理により、金属シ
リサイド層１７を形成する。これらの工程は、実施例１
において半導体層上に金属シリサイド層を形成した手順
に準じてよい。
入およびＲＴＡの工程を経て拡散層１５を形成し、ＭＯ
Ｓトランジスタを形成する。この後、拡散層１５上の自
然酸化膜を除去し、Ｃｏ層、Ｔｉ／Ｃｏ層あるいはＴｉ
Ｎ／Ｃｏ層の形成とシリサイド化熱処理により、金属シ
リサイド層１７を形成する。これらの工程は、実施例１
において半導体層上に金属シリサイド層を形成した手順
に準じてよい。
【００６５】図８（ｆ）： この後、減圧ＣＶＤ法等に
よりＳｉＯ2 等の絶縁体層を２５０ｎｍの厚さに形成
し、これをエッチバックあるいはＣＭＰ等で平坦化す
る。これにより、ゲート電極１２（第１の凸部）と素子
分離領域７（第２の凸部）間の凹部には、絶縁体層９が
平坦に埋め込まれる。絶縁体層の材料としては、ＳｉＯ
2 以外にＳｉ3 Ｎ4 等でもよい。 図８（ｇ）： ＳｉＯ2 膜およびＳｉ3 Ｎ4 膜の積層膜
からなる層間絶縁膜１８を形成する。この後、溝形成用
のレジストマスク（不図示）を形成し、これをマスクと
してゲート電極１２上の層間絶縁膜１８をエッチングし
て溝２０を形成する。この際、オフセット絶縁膜１１も
同時にエッチングする。つぎに、実施例１に準じバリア
メタル層２１、配線層２２を溝２０内に埋め込む。これ
らの工程は実施例１と同様でよい。
よりＳｉＯ2 等の絶縁体層を２５０ｎｍの厚さに形成
し、これをエッチバックあるいはＣＭＰ等で平坦化す
る。これにより、ゲート電極１２（第１の凸部）と素子
分離領域７（第２の凸部）間の凹部には、絶縁体層９が
平坦に埋め込まれる。絶縁体層の材料としては、ＳｉＯ
2 以外にＳｉ3 Ｎ4 等でもよい。 図８（ｇ）： ＳｉＯ2 膜およびＳｉ3 Ｎ4 膜の積層膜
からなる層間絶縁膜１８を形成する。この後、溝形成用
のレジストマスク（不図示）を形成し、これをマスクと
してゲート電極１２上の層間絶縁膜１８をエッチングし
て溝２０を形成する。この際、オフセット絶縁膜１１も
同時にエッチングする。つぎに、実施例１に準じバリア
メタル層２１、配線層２２を溝２０内に埋め込む。これ
らの工程は実施例１と同様でよい。
【００６６】図８（ｈ）： 上層層間絶縁膜２３を形成
し、接続孔１９および上層溝２５を開口する。さらに上
層バリアメタル層２６および上層配線層２７を埋め込
み、キャップ層２８を形成する。これらの工程も実施例
１と同様でよい。
し、接続孔１９および上層溝２５を開口する。さらに上
層バリアメタル層２６および上層配線層２７を埋め込
み、キャップ層２８を形成する。これらの工程も実施例
１と同様でよい。
【００６７】本実施例によれば、ゲート電極は配線層と
一体的に形成され、ゲート電極抵抗を低減できる。また
拡散層は金属シリサイド層により低抵抗化されている。
素子分離領域の側面にサイドウォールが形成されている
ので、接合リークが低減できる。さらに層間絶縁膜表面
と配線層表面とは平坦化されており、Dual DamascenePr
ocessを適用することも容易である。
一体的に形成され、ゲート電極抵抗を低減できる。また
拡散層は金属シリサイド層により低抵抗化されている。
素子分離領域の側面にサイドウォールが形成されている
ので、接合リークが低減できる。さらに層間絶縁膜表面
と配線層表面とは平坦化されており、Dual DamascenePr
ocessを適用することも容易である。
【００６８】〔実施例４〕本実施例は請求項４の半導体
装置の製造方法を図５および図９を参照して説明するも
のである。
装置の製造方法を図５および図９を参照して説明するも
のである。
【００６９】図５（ａ）〜（ｂ）に示したトレンチ５形
成工程および酸化膜６の形成工程までは実施例１と同様
である。
成工程および酸化膜６の形成工程までは実施例１と同様
である。
【００７０】図９（ｃ）： 素子領域上の不要の酸化膜
６（不図示）をＣＭＰで除去し、露出した窒化シリコン
膜３を選択的にエッチング除去する。この後、本実施例
では再び窒化シリコン膜３を全面に形成する。窒化シリ
コン膜３の厚さは１５０ｎｍ程度でよい。素子分離領域
７上をカバーする程度のレジストマスク（不図示）を形
成し、素子領域上の窒化シリコン膜３のみ除去する。こ
れにより、素子分離領域７上に窒化シリコン膜３が残さ
れるとともに、素子分離領域７側面に窒化シリコンのサ
イドウォール８が形成される。つぎに実施例１と同様に
サイドウォール８付きのＭＯＳトランジスタを形成す
る。ただし本実施例においては、オフセット絶縁膜１１
は酸化膜で形成し、その厚さも１５０ｎｍ程度とする。
６（不図示）をＣＭＰで除去し、露出した窒化シリコン
膜３を選択的にエッチング除去する。この後、本実施例
では再び窒化シリコン膜３を全面に形成する。窒化シリ
コン膜３の厚さは１５０ｎｍ程度でよい。素子分離領域
７上をカバーする程度のレジストマスク（不図示）を形
成し、素子領域上の窒化シリコン膜３のみ除去する。こ
れにより、素子分離領域７上に窒化シリコン膜３が残さ
れるとともに、素子分離領域７側面に窒化シリコンのサ
イドウォール８が形成される。つぎに実施例１と同様に
サイドウォール８付きのＭＯＳトランジスタを形成す
る。ただし本実施例においては、オフセット絶縁膜１１
は酸化膜で形成し、その厚さも１５０ｎｍ程度とする。
【００７１】図９（ｄ）： ゲート電極１２上のオフセ
ット絶縁膜１１を希フッ酸水溶液を用いてエッチング除
去する。あるいはＣＤＥ (Chemical Dry Etching) 等の
等方性ドライエッチングにより除去してもよい。エッチ
ングガスとしてはＨＦを用い、時間は１０分程度でよ
い。
ット絶縁膜１１を希フッ酸水溶液を用いてエッチング除
去する。あるいはＣＤＥ (Chemical Dry Etching) 等の
等方性ドライエッチングにより除去してもよい。エッチ
ングガスとしてはＨＦを用い、時間は１０分程度でよ
い。
【００７２】図９（ｅ）： Ｔｉ層を１０ｎｍ、ＴｉＮ
層を７０ｎｍ形成してバリアメタル層２１とし、さらに
Ｗ層あるいはＣｕ層を４００ｎｍ形成して金属層１６と
する。さらにＣＭＰにより平坦化し、ゲート電極１２
（第１の凸部）上のオフセット絶縁膜が除去された凹
部、および素子分離領域７間の凹部に金属層１６を埋め
込む。埋め込まれた金属層１６の表面は、素子分離領域
７および窒化シリコン膜３による第２の凸部の表面とほ
ぼ同一表面をなしている。この後、金属層１６の酸化防
止用としてＳｉ3 Ｎ4 あるいはＴｉＮ等によりキャップ
層２８を３０ｎｍの厚さに形成する。なお金属層として
は、Ｃｕ以外にＡｌ、Ａｇ、Ｗ、Ｍｏ、Ｔａやこれらの
組み合わせでもよい。
層を７０ｎｍ形成してバリアメタル層２１とし、さらに
Ｗ層あるいはＣｕ層を４００ｎｍ形成して金属層１６と
する。さらにＣＭＰにより平坦化し、ゲート電極１２
（第１の凸部）上のオフセット絶縁膜が除去された凹
部、および素子分離領域７間の凹部に金属層１６を埋め
込む。埋め込まれた金属層１６の表面は、素子分離領域
７および窒化シリコン膜３による第２の凸部の表面とほ
ぼ同一表面をなしている。この後、金属層１６の酸化防
止用としてＳｉ3 Ｎ4 あるいはＴｉＮ等によりキャップ
層２８を３０ｎｍの厚さに形成する。なお金属層として
は、Ｃｕ以外にＡｌ、Ａｇ、Ｗ、Ｍｏ、Ｔａやこれらの
組み合わせでもよい。
【００７３】図９（ｆ）： 層間絶縁膜１８として２０
０ｎｍの厚さのＳｉＯ2 膜、５０ｎｍの厚さのＳｉ3 Ｎ
4 膜および４００ｎｍの厚さのＳｉＯ2 膜を形成する。
この場合も、中層のＳｉ3 Ｎ4 膜を形成した段階で、配
線層２２との間の接続孔を形成する部分のＳｉ3 Ｎ4 膜
を選択的にエッチング除去してから、４００ｎｍの厚さ
のＳｉＯ2 膜を形成する。この後、接続孔上の上層溝等
をエッチングするためのレジストマスク（不図示）を形
成し、これをマスクとして層間絶縁膜１８をエッチング
する。この結果、溝２０および接続孔１９が同時にパタ
ーニングされる。この際、層間絶縁膜１８の中層のＳｉ
3 Ｎ4 膜は、エッチングストッパとなる。この後、バリ
アメタル層２１としてＴｉ層を３０ｎｍおよびＴｉＮ層
を７０ｎｍ、スパッタリング法により形成する。さらに
配線層２２としてＣｕ層を６１０ｎｍ、スパッタリング
および電界めっき法により形成する。Ｃｕ層、ＴｉＮ層
およびＴｉ層等の形成条件は実施例１と同様でよい。つ
ぎにＣｕ層、ＴｉＮ層およびＴｉ層をＣＭＰにより平坦
化研磨し、接続孔１９および溝２０内に埋め込む。この
工程は、Dual Damascene Processをゲート電極上の接続
孔（ビアホール）に適用したものである。この後、配線
層２２の酸化防止用のキャップ層２８として、Ｓｉ3 Ｎ
4 膜またはＴｉＮ膜を３０ｎｍの厚さに形成する。
０ｎｍの厚さのＳｉＯ2 膜、５０ｎｍの厚さのＳｉ3 Ｎ
4 膜および４００ｎｍの厚さのＳｉＯ2 膜を形成する。
この場合も、中層のＳｉ3 Ｎ4 膜を形成した段階で、配
線層２２との間の接続孔を形成する部分のＳｉ3 Ｎ4 膜
を選択的にエッチング除去してから、４００ｎｍの厚さ
のＳｉＯ2 膜を形成する。この後、接続孔上の上層溝等
をエッチングするためのレジストマスク（不図示）を形
成し、これをマスクとして層間絶縁膜１８をエッチング
する。この結果、溝２０および接続孔１９が同時にパタ
ーニングされる。この際、層間絶縁膜１８の中層のＳｉ
3 Ｎ4 膜は、エッチングストッパとなる。この後、バリ
アメタル層２１としてＴｉ層を３０ｎｍおよびＴｉＮ層
を７０ｎｍ、スパッタリング法により形成する。さらに
配線層２２としてＣｕ層を６１０ｎｍ、スパッタリング
および電界めっき法により形成する。Ｃｕ層、ＴｉＮ層
およびＴｉ層等の形成条件は実施例１と同様でよい。つ
ぎにＣｕ層、ＴｉＮ層およびＴｉ層をＣＭＰにより平坦
化研磨し、接続孔１９および溝２０内に埋め込む。この
工程は、Dual Damascene Processをゲート電極上の接続
孔（ビアホール）に適用したものである。この後、配線
層２２の酸化防止用のキャップ層２８として、Ｓｉ3 Ｎ
4 膜またはＴｉＮ膜を３０ｎｍの厚さに形成する。
【００７４】本実施例によれば、ＳＴＩによる素子分離
領域およびゲート電極の側面にサイドウォールが形成さ
れ、これらの間に金属層が埋め込まれている。またゲー
ト電極上にも金属層が形成されている。したがって、拡
散層抵抗およびゲート電極抵抗をいずれも低減すること
ができる。これらの表面は平坦化されており、Dual Dam
ascene Processを適用することも容易である。
領域およびゲート電極の側面にサイドウォールが形成さ
れ、これらの間に金属層が埋め込まれている。またゲー
ト電極上にも金属層が形成されている。したがって、拡
散層抵抗およびゲート電極抵抗をいずれも低減すること
ができる。これらの表面は平坦化されており、Dual Dam
ascene Processを適用することも容易である。
【００７５】〔実施例５〕ところで、多結晶シリコンゲ
ート電極上にＷ等の配線層を形成して一体化した構造の
金属／多結晶シリコンゲート電極は、ゲート電極抵抗低
減に有効である。しかしながら、両者の中間に形成する
Ｔｉ系のバリアメタル層は、形成直後は結晶性であるた
め、Ｗ等の金属配線層を形成後の熱処理に対しては安定
性が高いが、逆に低抵抗の固溶体化層となりにくく、低
抵抗化には限界があった。本実施例はこの金属／多結晶
シリコンゲート電極のゲート電極抵抗をさらに低減する
方法を示す。
ート電極上にＷ等の配線層を形成して一体化した構造の
金属／多結晶シリコンゲート電極は、ゲート電極抵抗低
減に有効である。しかしながら、両者の中間に形成する
Ｔｉ系のバリアメタル層は、形成直後は結晶性であるた
め、Ｗ等の金属配線層を形成後の熱処理に対しては安定
性が高いが、逆に低抵抗の固溶体化層となりにくく、低
抵抗化には限界があった。本実施例はこの金属／多結晶
シリコンゲート電極のゲート電極抵抗をさらに低減する
方法を示す。
【００７６】例えば、実施例１において半導体層１４上
に金属シリサイド層１７を形成する工程まで、すなわち
図５（ａ）〜図６（ｆ）の工程までをおこなう。この
後、減圧ＣＶＤにより、２００ｎｍの厚さのＳｉＯ2 膜
および５０ｎｍの厚さのＳｉ3 Ｎ4 膜の積層膜からなる
層間絶縁膜１８を形成する。この後、ゲート電極１２上
の層間絶縁膜１８をエッチングして溝２０を形成する。
この際、オフセット絶縁膜１１も同時にエッチングす
る。つぎに、バリアメタル層として、Ｔｉ層を１０ｎ
ｍ、ＴｉＮ層を７０ｎｍ順次スパッタリング法により成
膜する。Ｔｉ層およびＴｉＮ層はいずれも微細結晶構造
を有する。以上の工程は実施例１に準じてよい。
に金属シリサイド層１７を形成する工程まで、すなわち
図５（ａ）〜図６（ｆ）の工程までをおこなう。この
後、減圧ＣＶＤにより、２００ｎｍの厚さのＳｉＯ2 膜
および５０ｎｍの厚さのＳｉ3 Ｎ4 膜の積層膜からなる
層間絶縁膜１８を形成する。この後、ゲート電極１２上
の層間絶縁膜１８をエッチングして溝２０を形成する。
この際、オフセット絶縁膜１１も同時にエッチングす
る。つぎに、バリアメタル層として、Ｔｉ層を１０ｎ
ｍ、ＴｉＮ層を７０ｎｍ順次スパッタリング法により成
膜する。Ｔｉ層およびＴｉＮ層はいずれも微細結晶構造
を有する。以上の工程は実施例１に準じてよい。
【００７７】本実施例においてはこの後、全面にＧｅの
イオン注入を施す。Ｇｅイオン注入条件は加速電圧４０
ｋｅＶ、ドーズ量３×１０14／ｃｍ2 程度でよい。この
イオン注入により、Ｔｉ層およびＴｉＮ層はいずれもア
モルファス状態となる。この後Ｗ層を４００ｎｍの厚さ
にスパッタリングあるいはＣＶＤ法により形成し、ＣＭ
Ｐを施して平坦化し、図６（ｇ）の状態とする。この後
の上層配線層等の形成工程は前実施例１に準じてよい。
イオン注入を施す。Ｇｅイオン注入条件は加速電圧４０
ｋｅＶ、ドーズ量３×１０14／ｃｍ2 程度でよい。この
イオン注入により、Ｔｉ層およびＴｉＮ層はいずれもア
モルファス状態となる。この後Ｗ層を４００ｎｍの厚さ
にスパッタリングあるいはＣＶＤ法により形成し、ＣＭ
Ｐを施して平坦化し、図６（ｇ）の状態とする。この後
の上層配線層等の形成工程は前実施例１に準じてよい。
【００７８】本実施例によると、Ｗ層形成後の例えば８
００℃程度の熱処理工程で、バリアメタル層は多結晶シ
リコン層およびＷ層と固溶体化し、窒化シリサイド化金
属層となる。この固溶体化層は以後の熱処理に対して安
定である。またＧｅイオン注入を施す前の多結晶シリコ
ン層／バリアメタル層／Ｗ層のシート抵抗は２〜３Ω／
□であったものが、イオン注入を施すことにより、約１
桁のシート抵抗低減が達成された。実施例２、実施例３
においても同様のイオン注入によりゲート電極抵抗を低
減することができる。
００℃程度の熱処理工程で、バリアメタル層は多結晶シ
リコン層およびＷ層と固溶体化し、窒化シリサイド化金
属層となる。この固溶体化層は以後の熱処理に対して安
定である。またＧｅイオン注入を施す前の多結晶シリコ
ン層／バリアメタル層／Ｗ層のシート抵抗は２〜３Ω／
□であったものが、イオン注入を施すことにより、約１
桁のシート抵抗低減が達成された。実施例２、実施例３
においても同様のイオン注入によりゲート電極抵抗を低
減することができる。
【００７９】なおバリアメタル層としてはＴｉ層／Ｔｉ
Ｎ層の他に、ＴｉＯＮ、ＷＮ、ＷＯＮ等の高融点金属窒
化物、高融点金属酸窒化物等の材料を積層あるいは単層
で用いてもよい。これらの材料は、高融点金属ターゲッ
トを用い反応性スパッタリング等により成膜することが
できる。また注入するイオン種はＧｅ以外にＡｓやＳ
ｉ、あるいはＴｉ、ＷやＭｏ等の金属を用いることがで
きる。
Ｎ層の他に、ＴｉＯＮ、ＷＮ、ＷＯＮ等の高融点金属窒
化物、高融点金属酸窒化物等の材料を積層あるいは単層
で用いてもよい。これらの材料は、高融点金属ターゲッ
トを用い反応性スパッタリング等により成膜することが
できる。また注入するイオン種はＧｅ以外にＡｓやＳ
ｉ、あるいはＴｉ、ＷやＭｏ等の金属を用いることがで
きる。
【００８０】以上本発明の半導体装置につき詳細な説明
を加えたが、ゲート電極（第１の凸部）あるいは素子分
離領域（第２の凸部）同士間の凹部に半導体層をエピタ
キシャル成長、あるいは金属層を形成してもよい。また
本発明を適用する半導体装置は、ＭＩＳ型半導体装置の
他にバイポーラ型半導体装置、ＢｉＣＭＯＳ型半導体装
置、ＣＣＤ (Charge Coupled Device)型半導体装置等、
各種半導体装置に適用できる。また各構成部分の材料や
形成法も実施例に限定されず、各種材料や方法を用いて
よい。例えば金属シリサイド層材料としてはＣｏやＴｉ
の他に各種遷移金属、例えばＮｉ、Ｗ、Ｍｏ、Ｚｒ、Ｈ
ｆあるいはＰｔ等のシリサイドであってよい。
を加えたが、ゲート電極（第１の凸部）あるいは素子分
離領域（第２の凸部）同士間の凹部に半導体層をエピタ
キシャル成長、あるいは金属層を形成してもよい。また
本発明を適用する半導体装置は、ＭＩＳ型半導体装置の
他にバイポーラ型半導体装置、ＢｉＣＭＯＳ型半導体装
置、ＣＣＤ (Charge Coupled Device)型半導体装置等、
各種半導体装置に適用できる。また各構成部分の材料や
形成法も実施例に限定されず、各種材料や方法を用いて
よい。例えば金属シリサイド層材料としてはＣｏやＴｉ
の他に各種遷移金属、例えばＮｉ、Ｗ、Ｍｏ、Ｚｒ、Ｈ
ｆあるいはＰｔ等のシリサイドであってよい。
【００８１】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置によれば、ゲート電極抵抗あるいは拡散層
抵抗を安定に低減することができ、応答速度や消費電
力、あるいは動作電圧を低減した高集積度の半導体装置
を提供することができる。
の半導体装置によれば、ゲート電極抵抗あるいは拡散層
抵抗を安定に低減することができ、応答速度や消費電
力、あるいは動作電圧を低減した高集積度の半導体装置
を提供することができる。
【図１】本発明の請求項１の半導体装置の要部を示す概
略断面図である。
略断面図である。
【図２】本発明の請求項２の半導体装置の要部を示す概
略断面図である。
略断面図である。
【図３】本発明の請求項３の半導体装置の要部を示す概
略断面図である。
略断面図である。
【図４】本発明の請求項４の半導体装置の要部を示す概
略断面図である。
略断面図である。
【図５】本発明の請求項１の半導体装置の要部の製造工
程を示す概略断面図である。
程を示す概略断面図である。
【図６】本発明の請求項１の半導体装置の要部の製造工
程を示す概略断面図であり、図５に続く工程を示す。
程を示す概略断面図であり、図５に続く工程を示す。
【図７】本発明の請求項２の半導体装置の要部の製造工
程を示す概略断面図である。
程を示す概略断面図である。
【図８】本発明の請求項３の半導体装置の要部の製造工
程を示す概略断面図である。
程を示す概略断面図である。
【図９】本発明の請求項４の半導体装置の要部の製造工
程を示す概略断面図である。
程を示す概略断面図である。
【図１０】従来の半導体装置の要部の製造工程を示す概
略断面図である。
略断面図である。
【図１１】ＳＴＩの製造工程を示す概略断面図である。
【図１２】ＳＴＩの製造工程を示す概略断面図であり、
図１１に続く工程を示す。
図１１に続く工程を示す。
１…半導体基板、２…パッド酸化膜、３…窒化シリコン
膜、４…レジストマスク、５…トレンチ、６…酸化膜、
６ｒ…酸化膜残渣、７…素子分離領域（第２の凸部）、
８…サイドウォール、９…絶縁体層、１１…オフセット
絶縁膜、１２…ゲート電極、１３…第１の凸部、１４…
半導体層、１５…拡散層、１６…金属層、１７…金属シ
リサイド層、１８…層間絶縁膜、１９…接続孔、２０…
溝、２１…バリアメタル層、２２…配線層、２３…上層
層間絶縁膜、２５…上層溝、２６…上層バリアメタル
層、２７…上層配線層、２８…キャップ層、３０…コン
タクトプラグ
膜、４…レジストマスク、５…トレンチ、６…酸化膜、
６ｒ…酸化膜残渣、７…素子分離領域（第２の凸部）、
８…サイドウォール、９…絶縁体層、１１…オフセット
絶縁膜、１２…ゲート電極、１３…第１の凸部、１４…
半導体層、１５…拡散層、１６…金属層、１７…金属シ
リサイド層、１８…層間絶縁膜、１９…接続孔、２０…
溝、２１…バリアメタル層、２２…配線層、２３…上層
層間絶縁膜、２５…上層溝、２６…上層バリアメタル
層、２７…上層配線層、２８…キャップ層、３０…コン
タクトプラグ
Claims (6)
- 【請求項１】 半導体基板上に、複数の第１の凸部と、
複数の第２の凸部とを有し、前記第１の凸部は少なくと
もその一部が導電性材料からなり、前記第２の凸部は絶
縁性材料からなる構造を具備する半導体装置であって、 前記第１の凸部同士間の凹部、前記第２の凸部同士間の
凹部、および前記第１の凸部と第２の凸部間の凹部のう
ち、いずれか少なくとも一種の凹部には、 エピタキシャル成長された半導体層を有し、 前記半導体層の表面は、金属シリサイド層を有するとと
もに、該金属シリサイド層表面は、前記第１の凸部およ
び第２の凸部表面と略同一平面をなし、 さらに、前記同一平面上には層間絶縁膜を有し、前記第
１の凸部上の前記層間絶縁膜には溝を有し、該溝内には
前記第１の凸部の導電性材料と電気的に一体化された配
線層を有することを特徴とする半導体装置。 - 【請求項２】 半導体基板上に、複数の第１の凸部と、
複数の第２の凸部とを有し、前記第１の凸部は少なくと
もその一部が導電性材料からなり、前記第２の凸部は絶
縁性材料からなる構造を具備する半導体装置であって、 前記第１の凸部同士間の凹部、前記第２の凸部同士間の
凹部、および前記第１の凸部と第２の凸部間の凹部のう
ち、いずれか少なくとも一種の凹部には、 エピタキシャル成長された半導体層を有し、 前記半導体層の表面は、 金属シリサイド層および該金属シリサイド層上の絶縁体
層を有するとともに、該絶縁体層表面は、前記第１の凸
部および第２の凸部表面と略同一平面をなし、 さらに、前記同一平面上には層間絶縁膜を有し、前記第
１の凸部上の前記層間絶縁膜には溝を有し、該溝内には
前記第１の凸部の導電性材料と電気的に一体化された配
線層を有することを特徴とする半導体装置。 - 【請求項３】 半導体基板上に、複数の第１の凸部と、
複数の第２の凸部とを有し、前記第１の凸部は少なくと
もその一部が導電性材料からなり、前記第２の凸部は絶
縁性材料からなる構造を具備する半導体装置であって、 前記第１の凸部同士間の凹部、前記第２の凸部同士間の
凹部、および前記第１の凸部と第２の凸部間の凹部のう
ち、いずれか少なくとも一種の凹部には、 金属シリサイド層および該金属シリサイド層上の絶縁体
層を有するとともに、該絶縁体層表面は、前記第１の凸
部および第２の凸部表面と略同一平面をなし、 さらに、前記同一平面上には層間絶縁膜を有し、前記第
１の凸部上の前記層間絶縁膜には溝を有し、該溝内には
前記第１の凸部の導電性材料と電気的に一体化された配
線層を有することを特徴とする半導体装置。 - 【請求項４】 半導体基板上に、複数の第１の凸部と、
複数の第２の凸部とを有し、前記第１の凸部は少なくと
もその一部が導電性材料からなり、前記第２の凸部は絶
縁性材料からなる構造を具備する半導体装置であって、 前記第１の凸部同士間の凹部、前記第２の凸部同士間の
凹部、および前記第１の凸部と第２の凸部間の凹部のう
ち、いずれか少なくとも一種の凹部と、 前記第１の凸部の少なくとも表面部とは、 金属層を有し、 前記金属層の表面は、いずれも前記第２の凸部表面と略
同一平面をなし、 さらに、前記同一平面上には層間絶縁膜を有し、前記第
１の凸部上の前記層間絶縁膜には溝を有し、該溝内には
前記第１の凸部の金属層に電気的に接続された配線層を
有することを特徴とする半導体装置。 - 【請求項５】 前記第１の凸部および第２の凸部の側面
は、いずれもサイドウォールを有することを特徴とする
請求項１ないし４いずれか１項記載の半導体装置。 - 【請求項６】 前記第１の凸部はゲート電極であるとと
もに、前記第２の凸部は素子分離領域であることを特徴
とする請求項１ないし４いずれか１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16535398A JP4022989B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16535398A JP4022989B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11354465A true JPH11354465A (ja) | 1999-12-24 |
| JP4022989B2 JP4022989B2 (ja) | 2007-12-19 |
Family
ID=15810760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16535398A Expired - Fee Related JP4022989B2 (ja) | 1998-06-12 | 1998-06-12 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4022989B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001223178A (ja) * | 2000-02-09 | 2001-08-17 | Semiconductor Leading Edge Technologies Inc | 半導体装置および半導体装置の製造方法 |
| KR100315728B1 (ko) * | 1999-12-31 | 2001-12-13 | 박종섭 | 트랜지스터 및 그의 제조 방법 |
| JP2003037083A (ja) * | 2001-07-25 | 2003-02-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100596804B1 (ko) | 2005-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | 리세스 게이트르 갖는 모스펫 소자의 제조방법 |
| US7247910B2 (en) | 2002-02-18 | 2007-07-24 | Nec Corporation | MOSFET formed on a silicon-on-insulator substrate having a SOI layer and method of manufacturing |
-
1998
- 1998-06-12 JP JP16535398A patent/JP4022989B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315728B1 (ko) * | 1999-12-31 | 2001-12-13 | 박종섭 | 트랜지스터 및 그의 제조 방법 |
| JP2001223178A (ja) * | 2000-02-09 | 2001-08-17 | Semiconductor Leading Edge Technologies Inc | 半導体装置および半導体装置の製造方法 |
| JP2003037083A (ja) * | 2001-07-25 | 2003-02-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7247910B2 (en) | 2002-02-18 | 2007-07-24 | Nec Corporation | MOSFET formed on a silicon-on-insulator substrate having a SOI layer and method of manufacturing |
| KR100596804B1 (ko) | 2005-06-30 | 2006-07-04 | 주식회사 하이닉스반도체 | 리세스 게이트르 갖는 모스펫 소자의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4022989B2 (ja) | 2007-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6624496B2 (en) | Method of forming T-shaped isolation layer, method of forming elevated salicide source/drain region using the same, and semiconductor device having T-shaped isolation layer | |
| US7056774B2 (en) | Method of manufacturing semiconductor device | |
| JP3669919B2 (ja) | 半導体装置の製造方法 | |
| US20050164441A1 (en) | Semiconductor device and process for producing the same | |
| US20070290280A1 (en) | Semiconductor device having silicide thin film and method of forming the same | |
| JPH09312391A (ja) | 半導体装置およびその製造方法 | |
| JPH10178179A (ja) | トランジスタ電極上にシリサイド層が形成されているｉｃ構造、ｍｏｓトランジスタおよびその製造方法 | |
| JP3545592B2 (ja) | 半導体装置の製造方法 | |
| JPH11284179A (ja) | 半導体装置およびその製造方法 | |
| JP2001237427A (ja) | 拡張されたソース／ドレインコンタクト領域を有する隆起シリサイドソース／ドレイン型ｍｏｓトランジスタおよび方法 | |
| JP4022989B2 (ja) | 半導体装置及びその製造方法 | |
| US6066532A (en) | Method of fabricating embedded gate electrodes | |
| US6100142A (en) | Method of fabricating sub-quarter-micron salicide polysilicon | |
| JPH1174526A (ja) | 半導体装置及びその製造方法 | |
| JP3394914B2 (ja) | 半導体装置およびその製造方法 | |
| US6780691B2 (en) | Method to fabricate elevated source/drain transistor with large area for silicidation | |
| KR100268965B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP3168992B2 (ja) | 半導体装置の製造方法 | |
| JP2004140208A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2004095903A (ja) | 半導体装置およびその製造方法 | |
| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer | |
| JPH11177085A (ja) | 半導体装置 | |
| JPH1187701A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2009212364A (ja) | 半導体装置およびその製造方法 | |
| JPH10135456A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Effective date: 20050308 Free format text: JAPANESE INTERMEDIATE CODE: A7423 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050315 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060823 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061101 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20070327 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070523 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20070619 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070817 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070911 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20070924 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101012 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |