JP2001223178A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
Abstract
(57)【要約】 （修正有）
【課題】 Ａｒガスをシリサイド膜中に取り込むことな
くシリサイド膜を形成し、良品の収率を増加させること
ができる半導体装置および半導体装置の製造方法を提供
する。 【解決手段】 初期シリサイド反応において金属組成の
多いシリサイドを形成する金属膜、例えばＣｏ膜１１を
イオン化スパッタ法により形成してバリアメタルを形成
することにより、Ａｒガスをシリサイド膜中に取り込む
ことなくシリサイド膜１２を形成し、安定なコンタクト
特性を実現する。
くシリサイド膜を形成し、良品の収率を増加させること
ができる半導体装置および半導体装置の製造方法を提供
する。 【解決手段】 初期シリサイド反応において金属組成の
多いシリサイドを形成する金属膜、例えばＣｏ膜１１を
イオン化スパッタ法により形成してバリアメタルを形成
することにより、Ａｒガスをシリサイド膜中に取り込む
ことなくシリサイド膜１２を形成し、安定なコンタクト
特性を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
半導体装置の製造方法に関し、特に開口されたコンタク
トホールにイオン化スパッタ法を用いて成膜した場合で
あっても、安定な電気的接合特性を有する半導体装置お
よび半導体装置の製造方法に関する。
半導体装置の製造方法に関し、特に開口されたコンタク
トホールにイオン化スパッタ法を用いて成膜した場合で
あっても、安定な電気的接合特性を有する半導体装置お
よび半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年のＬＳＩの高集積化に従い、ＬＳＩ
の製造プロセスから定められた配線幅または配線間隔等
に代表されるマスクパターンのデザインルール（design
rule）は縮小される傾向が強くなってきている。この
傾向に伴って、半導体基板との電気的接合を担うコンタ
クトホールのサイズも微細化されつつある。コンタクト
ホールの深さ（Ｔ）と開口径（Ｗ）との比であるアスペ
クト比（aspect ratio）（Ｔ／Ｗ）は、例えば深さＴ＝
１．２μｍ、開口径Ｗ＝０．２μｍの場合はＴ／Ｗ＝
１．２μｍ／０．２μｍ＝６となり、従来と比較して一
層大きな値になりつつある。コンタクトホールは半導体
基板との電気的接合を担うという役割があるため、上述
のように高度に微細化されたコンタクトホールに対して
もコンタクトホールの底部で安定な電気的接合特性を得
るだけの充分な膜厚の導電性膜(コンタクトメタル）を
形成する必要がある。
の製造プロセスから定められた配線幅または配線間隔等
に代表されるマスクパターンのデザインルール（design
rule）は縮小される傾向が強くなってきている。この
傾向に伴って、半導体基板との電気的接合を担うコンタ
クトホールのサイズも微細化されつつある。コンタクト
ホールの深さ（Ｔ）と開口径（Ｗ）との比であるアスペ
クト比（aspect ratio）（Ｔ／Ｗ）は、例えば深さＴ＝
１．２μｍ、開口径Ｗ＝０．２μｍの場合はＴ／Ｗ＝
１．２μｍ／０．２μｍ＝６となり、従来と比較して一
層大きな値になりつつある。コンタクトホールは半導体
基板との電気的接合を担うという役割があるため、上述
のように高度に微細化されたコンタクトホールに対して
もコンタクトホールの底部で安定な電気的接合特性を得
るだけの充分な膜厚の導電性膜(コンタクトメタル）を
形成する必要がある。
【０００３】現在のコンタクトメタル、特に半導体基板
表面上に形成された不純物拡散層との電気的接触を得る
ために用いられるＴｉ膜の形成にはスパッタ法が用いら
れている。このスパッタ法は、スパッタリング（sputte
ring）現象によりターゲット表面から放出されたメタル
粒子をターゲットに対向して設置された半導体基板の表
面に堆積させて成膜させる方法である。しかし従来から
用いられてきたスパッタ法では、アスペクト比が大きく
なるほど、コンタクトホールの底部に堆積された堆積膜
の膜厚（ａ）とコンタクトホールの上部に堆積された堆
積膜の膜厚（ｂ）との比である段差被覆性（step cover
age）（ａ／ｂ）またはカバレッジ率が悪くなってい
る。このためコンタクトホールの底部に充分な膜厚を形
成することは、今後の高度に微細化されたＬＳＩにおい
て一層困難となるという問題があった。
表面上に形成された不純物拡散層との電気的接触を得る
ために用いられるＴｉ膜の形成にはスパッタ法が用いら
れている。このスパッタ法は、スパッタリング（sputte
ring）現象によりターゲット表面から放出されたメタル
粒子をターゲットに対向して設置された半導体基板の表
面に堆積させて成膜させる方法である。しかし従来から
用いられてきたスパッタ法では、アスペクト比が大きく
なるほど、コンタクトホールの底部に堆積された堆積膜
の膜厚（ａ）とコンタクトホールの上部に堆積された堆
積膜の膜厚（ｂ）との比である段差被覆性（step cover
age）（ａ／ｂ）またはカバレッジ率が悪くなってい
る。このためコンタクトホールの底部に充分な膜厚を形
成することは、今後の高度に微細化されたＬＳＩにおい
て一層困難となるという問題があった。
【０００４】上述の問題を解決するため、近年イオン化
スパッタ法が開発されている。このイオン化スパッタ法
は、ターゲットから放出されたメタル粒子をイオン化さ
せて、半導体基板側の電位によりターゲットから半導体
基板へ向かう速度成分を増加させ、コンタクトホールへ
のメタル粒子の進入を促進させることにより、カバレッ
ジ率を良好にさせる方法である。
スパッタ法が開発されている。このイオン化スパッタ法
は、ターゲットから放出されたメタル粒子をイオン化さ
せて、半導体基板側の電位によりターゲットから半導体
基板へ向かう速度成分を増加させ、コンタクトホールへ
のメタル粒子の進入を促進させることにより、カバレッ
ジ率を良好にさせる方法である。
【０００５】上述のイオン化スパッタ法の例として、特
開平１０−１４０３４６号公報があげられる。同公報の
図１等に示されているように、ターゲット１６と半導体
ウェーハ２０との間にコイル２６が設けられており、高
周波電源３４から高周波電流を流してコイル２６の内側
を通過するスパッタ原子をイオン化させている。Ａｒガ
ス供給源から供給されたＡｒイオンの衝突によってター
ゲットの表面から放出されたＴｉ原子が、コイル２６の
内側に形成されたＡｒプラズマとの衝突によりイオン化
される。ターゲットの表面から放出されたＴｉ原子の内
でイオン化されるＴｉ原子の割合、すなわちイオン化率
が大きいほど、半導体ウェーハ２０に対して直進する原
子の数が多くなり、コンタクトホール底部に成膜される
膜厚を増加させることができる。
開平１０−１４０３４６号公報があげられる。同公報の
図１等に示されているように、ターゲット１６と半導体
ウェーハ２０との間にコイル２６が設けられており、高
周波電源３４から高周波電流を流してコイル２６の内側
を通過するスパッタ原子をイオン化させている。Ａｒガ
ス供給源から供給されたＡｒイオンの衝突によってター
ゲットの表面から放出されたＴｉ原子が、コイル２６の
内側に形成されたＡｒプラズマとの衝突によりイオン化
される。ターゲットの表面から放出されたＴｉ原子の内
でイオン化されるＴｉ原子の割合、すなわちイオン化率
が大きいほど、半導体ウェーハ２０に対して直進する原
子の数が多くなり、コンタクトホール底部に成膜される
膜厚を増加させることができる。
【０００６】次に、上述のイオン化スパッタ法を用いて
半導体装置にＴｉとＴｉＮ膜との積層構造からなるバリ
アメタルを形成する従来の形成工程を説明する。図７
は、従来の形成工程により形成された半導体装置のコン
タクトホール近傍の断面を示す。図７において、符号１
は半導体基板、３はロコス（Local oxidation of silic
on : ＬＯＣＯＳ）法により半導体基板１の主面上に形
成された素子分離用の、例えば膜厚５００ｎｍのシリコ
ン酸化膜、２はシリコン酸化膜３で画定された領域にイ
オン注入法および熱拡散法を用いて形成された、例えば
Ａｓを含む不純物拡散層、４は化学気相成長（Chemical
Vapor Deposition : ＣＶＤ）法等により形成された、
例えば膜厚１．２μｍのシリコン酸化膜からなる層間絶
縁膜、５は層間絶縁膜４に写真製版法およびエッチング
法により開口された、例えば開口径Ｗ＝０．２μｍのコ
ンタクトホールである。コンタクトホール５の深さＴは
層間絶縁膜の膜厚１．２μｍであり、アスペクト比（Ｔ
／Ｗ）＝１．２μｍ／０．２μｍ＝６となっている。コ
ンタクトホール５の底部には、電気的接触をとるべき不
純物拡散層２が露出している。
半導体装置にＴｉとＴｉＮ膜との積層構造からなるバリ
アメタルを形成する従来の形成工程を説明する。図７
は、従来の形成工程により形成された半導体装置のコン
タクトホール近傍の断面を示す。図７において、符号１
は半導体基板、３はロコス（Local oxidation of silic
on : ＬＯＣＯＳ）法により半導体基板１の主面上に形
成された素子分離用の、例えば膜厚５００ｎｍのシリコ
ン酸化膜、２はシリコン酸化膜３で画定された領域にイ
オン注入法および熱拡散法を用いて形成された、例えば
Ａｓを含む不純物拡散層、４は化学気相成長（Chemical
Vapor Deposition : ＣＶＤ）法等により形成された、
例えば膜厚１．２μｍのシリコン酸化膜からなる層間絶
縁膜、５は層間絶縁膜４に写真製版法およびエッチング
法により開口された、例えば開口径Ｗ＝０．２μｍのコ
ンタクトホールである。コンタクトホール５の深さＴは
層間絶縁膜の膜厚１．２μｍであり、アスペクト比（Ｔ
／Ｗ）＝１．２μｍ／０．２μｍ＝６となっている。コ
ンタクトホール５の底部には、電気的接触をとるべき不
純物拡散層２が露出している。
【０００７】次に、コンタクトホール５に対してイオン
化スパッタ法によりバリアメタルを形成する従来の形成
工程を説明する。図８は、従来の形成工程によりＴｉ膜
およびＴｉＮ膜を形成された半導体装置のコンタクトホ
ール近傍の断面を示す。図８で図７と同じ符号を付した
箇所は同じ部分であるため説明は省略する。図８に示さ
れるように、層間絶縁膜４およびコンタクトホール５の
内側にわたり、例えば膜厚２０ｎｍのＴｉ膜６を形成
し、このＴｉ膜６の上に、例えば膜厚５０ｎｍのＴｉＮ
膜７を形成する。Ｔｉ膜６は半導体基板１上に形成され
た不純物拡散層２との接合抵抗を低減させる目的で形成
されている。ＴｉＮ膜７は後の工程で形成される金属配
線膜と不純物拡散層２との間の反応を阻止する目的で形
成されている。ＴｉＮ膜７はＣＶＤ法により形成しても
よい。
化スパッタ法によりバリアメタルを形成する従来の形成
工程を説明する。図８は、従来の形成工程によりＴｉ膜
およびＴｉＮ膜を形成された半導体装置のコンタクトホ
ール近傍の断面を示す。図８で図７と同じ符号を付した
箇所は同じ部分であるため説明は省略する。図８に示さ
れるように、層間絶縁膜４およびコンタクトホール５の
内側にわたり、例えば膜厚２０ｎｍのＴｉ膜６を形成
し、このＴｉ膜６の上に、例えば膜厚５０ｎｍのＴｉＮ
膜７を形成する。Ｔｉ膜６は半導体基板１上に形成され
た不純物拡散層２との接合抵抗を低減させる目的で形成
されている。ＴｉＮ膜７は後の工程で形成される金属配
線膜と不純物拡散層２との間の反応を阻止する目的で形
成されている。ＴｉＮ膜７はＣＶＤ法により形成しても
よい。
【０００８】次に、６５０℃以上で熱処理を加え、電気
的接触を安定にするため、コンタクトホール５の底部の
Ｔｉ膜６と不純物拡散層２の表面とを反応させてシリサ
イド化させる。図９は、従来の形成工程によりシリサイ
ド化させた状態の半導体装置のコンタクトホール近傍の
断面を示す。図９で図７および８と同じ符号を付した箇
所は同じ部分であるため説明は省略する。図９に示され
るように、Ｔｉシリサイド９がコンタクトホール５の底
部に形成されている。この後、ＣＶＤ法等により、Ｔｉ
Ｎ膜７の上に例えば膜厚５００ｎｍのＷ膜８を形成す
る。Ｗ膜８、ＴｉＮ膜７およびＴｉ膜６の積層構造は、
この後写真製版法およびエッチング法により配線等を構
成する（不図示）。
的接触を安定にするため、コンタクトホール５の底部の
Ｔｉ膜６と不純物拡散層２の表面とを反応させてシリサ
イド化させる。図９は、従来の形成工程によりシリサイ
ド化させた状態の半導体装置のコンタクトホール近傍の
断面を示す。図９で図７および８と同じ符号を付した箇
所は同じ部分であるため説明は省略する。図９に示され
るように、Ｔｉシリサイド９がコンタクトホール５の底
部に形成されている。この後、ＣＶＤ法等により、Ｔｉ
Ｎ膜７の上に例えば膜厚５００ｎｍのＷ膜８を形成す
る。Ｗ膜８、ＴｉＮ膜７およびＴｉ膜６の積層構造は、
この後写真製版法およびエッチング法により配線等を構
成する（不図示）。
【０００９】上述のように、アスペクト比の大きいコン
タクトホール５の底部にバリアメタルを形成するために
は、半導体基板１へ向かうメタル粒子の速度成分を増加
させて、コンタクトホール５の底部でのＴｉ膜６の膜厚
を厚くする必要がある。そのためには、高密度のＡｒプ
ラズマを形成してＡｒイオンとＴｉ原子との間の衝突確
率を増加させ、Ｔｉ原子のイオン化率を向上させる必要
がある。したがって、イオン化スパッタ法ではＡｒガス
圧を高く設定している。例えば、従来のスパッタ法では
Ａｒガス圧は数ｍＴｏｒｒ以下であったのに対して、イ
オン化スパッタ法では上述の特開平１０−１４０３４６
号公報に示される通り、数１０ｍＴｏｒｒないし数１０
０ｍＴｏｒｒと１桁以上高い圧力に設定する必要があ
る。このような高圧に設定されたＡｒガスを用いた場
合、半導体基板１に到達して形成される、Ｔｉ膜６中に
取り込まれるＡｒの量が無視できなくなる。この結果、
コンタクトホール５の底部での電気的接触抵抗を増大さ
せ、半導体装置の正常な動作の妨げとなり、良品の収率
を低下させるという問題があった。以下、このような問
題が発生するメカニズムについて説明する。
タクトホール５の底部にバリアメタルを形成するために
は、半導体基板１へ向かうメタル粒子の速度成分を増加
させて、コンタクトホール５の底部でのＴｉ膜６の膜厚
を厚くする必要がある。そのためには、高密度のＡｒプ
ラズマを形成してＡｒイオンとＴｉ原子との間の衝突確
率を増加させ、Ｔｉ原子のイオン化率を向上させる必要
がある。したがって、イオン化スパッタ法ではＡｒガス
圧を高く設定している。例えば、従来のスパッタ法では
Ａｒガス圧は数ｍＴｏｒｒ以下であったのに対して、イ
オン化スパッタ法では上述の特開平１０−１４０３４６
号公報に示される通り、数１０ｍＴｏｒｒないし数１０
０ｍＴｏｒｒと１桁以上高い圧力に設定する必要があ
る。このような高圧に設定されたＡｒガスを用いた場
合、半導体基板１に到達して形成される、Ｔｉ膜６中に
取り込まれるＡｒの量が無視できなくなる。この結果、
コンタクトホール５の底部での電気的接触抵抗を増大さ
せ、半導体装置の正常な動作の妨げとなり、良品の収率
を低下させるという問題があった。以下、このような問
題が発生するメカニズムについて説明する。
【００１０】図１０は、図９のコンタクトホール５の底
部の拡大図を示し、従来のイオン化スパッタ法を用いた
場合にコンタクトホール５の底部で発生する問題を図解
する。図１０で図７ないし９と同じ符号を付した箇所は
同じ部分であるため説明は省略する。図１０において、
符号１０はＴｉシリサイド膜９と不純物拡散層２との界
面に発生したボイド（void）、Ａはコンタクトホール５
の底部における膜厚が異常に薄くなった結果発生した、
ＴｉＮ膜７と不純物拡散層２とが直接接した箇所であ
る。
部の拡大図を示し、従来のイオン化スパッタ法を用いた
場合にコンタクトホール５の底部で発生する問題を図解
する。図１０で図７ないし９と同じ符号を付した箇所は
同じ部分であるため説明は省略する。図１０において、
符号１０はＴｉシリサイド膜９と不純物拡散層２との界
面に発生したボイド（void）、Ａはコンタクトホール５
の底部における膜厚が異常に薄くなった結果発生した、
ＴｉＮ膜７と不純物拡散層２とが直接接した箇所であ
る。
【００１１】図１１は、従来のイオン化スパッタ法を用
いた場合に発生するＴｉ膜６と半導体（シリコン）基板
１との間の反応過程を模式的に示す。図１１で図７ない
し１０と同じ符号を付した箇所は同じ部分であるため説
明は省略する。図１１において、Ｔｉ膜６およびＴｉシ
リサイド９の中で符号１３で示される白丸はＴｉ膜６お
よびＴｉシリサイド９中に含まれるＡｒ、１４はシリコ
ン基板１中のＳｉである。図１１に示されるように、Ｔ
ｉ膜６はイオン化スパッタ法により形成されているた
め、Ｔｉ膜６中にＡｒ１３を含有している。熱処理を施
すと、Ｔｉ膜６とシリコン基板１とが接する界面で反応
が開始される。図１１は、Ｔｉ膜６がＴｉシリサイド９
になる途中の段階を示しており、界面の近傍にはＴｉシ
リサイド９が形成され、表面には未反応のＴｉ膜６が残
っている状態を示す。シリサイド９とシリコン基板１と
の界面ではシリコン基板１側のＳｉ原子間の結合が弱ま
り、この結果遊離したＳｉ原子１４がＴｉシリサイド９
中を拡散してＴｉ膜６と反応する。つまり、シリサイド
反応時にシリコン基板１側からＳｉ原子１４が拡散して
Ｔｉ膜６中のＴｉと反応するため、Ｔｉ膜６中に残存し
ているＡｒ１３はＴｉシリサイド９中に残存することに
なる。
いた場合に発生するＴｉ膜６と半導体（シリコン）基板
１との間の反応過程を模式的に示す。図１１で図７ない
し１０と同じ符号を付した箇所は同じ部分であるため説
明は省略する。図１１において、Ｔｉ膜６およびＴｉシ
リサイド９の中で符号１３で示される白丸はＴｉ膜６お
よびＴｉシリサイド９中に含まれるＡｒ、１４はシリコ
ン基板１中のＳｉである。図１１に示されるように、Ｔ
ｉ膜６はイオン化スパッタ法により形成されているた
め、Ｔｉ膜６中にＡｒ１３を含有している。熱処理を施
すと、Ｔｉ膜６とシリコン基板１とが接する界面で反応
が開始される。図１１は、Ｔｉ膜６がＴｉシリサイド９
になる途中の段階を示しており、界面の近傍にはＴｉシ
リサイド９が形成され、表面には未反応のＴｉ膜６が残
っている状態を示す。シリサイド９とシリコン基板１と
の界面ではシリコン基板１側のＳｉ原子間の結合が弱ま
り、この結果遊離したＳｉ原子１４がＴｉシリサイド９
中を拡散してＴｉ膜６と反応する。つまり、シリサイド
反応時にシリコン基板１側からＳｉ原子１４が拡散して
Ｔｉ膜６中のＴｉと反応するため、Ｔｉ膜６中に残存し
ているＡｒ１３はＴｉシリサイド９中に残存することに
なる。
【００１２】図１２は、図１１の状態からさらに反応が
進み、表面までＴｉシリサイド９が形成された工程にお
ける断面を示す。図１２で図７ないし１１と同じ符号を
付した箇所は同じ部分であるため説明は省略する。図１
２に示されるように、熱処理によりＴｉシリサイド９中
のＡｒ１３が移動しボイド１０が成長している。一部の
Ａｒ１３は表面に移動し外方へ拡散するものもある。他
の一部のＡｒ１３は界面にボイド１０を形成する。表面
から外方へ拡散した場合、Ｔｉシリサイド９の膜のモフ
ォロジー（morphology）が劣化することになる。極端な
場合、ボイド１０はＴｉシリサイド９の膜厚と同等な大
きさにまで成長することがあり、この場合、ボイド１０
中のＡｒ１３が外方へ拡散することにより、図１２中の
符号Ｂで示されるように、Ｔｉシリサイド９の膜の一部
が剥離したかのようにシリコン基板１が露出してしまう
ことがあった。
進み、表面までＴｉシリサイド９が形成された工程にお
ける断面を示す。図１２で図７ないし１１と同じ符号を
付した箇所は同じ部分であるため説明は省略する。図１
２に示されるように、熱処理によりＴｉシリサイド９中
のＡｒ１３が移動しボイド１０が成長している。一部の
Ａｒ１３は表面に移動し外方へ拡散するものもある。他
の一部のＡｒ１３は界面にボイド１０を形成する。表面
から外方へ拡散した場合、Ｔｉシリサイド９の膜のモフ
ォロジー（morphology）が劣化することになる。極端な
場合、ボイド１０はＴｉシリサイド９の膜厚と同等な大
きさにまで成長することがあり、この場合、ボイド１０
中のＡｒ１３が外方へ拡散することにより、図１２中の
符号Ｂで示されるように、Ｔｉシリサイド９の膜の一部
が剥離したかのようにシリコン基板１が露出してしまう
ことがあった。
【００１３】
【発明が解決しようとする課題】上述のように、ボイド
１０はバリアメタル９と不純物拡散層２との間の接触面
積を減少させてしまうため、コンタクトホール５の底部
における電気的接触抵抗を増大させることになる。さら
に、ＴｉＮ膜７と不純物拡散層２との直接接触Ａは、両
者の間にＴｉシリサイド９の膜を介する場合と比較して
電気抵抗を増大させるため、半導体装置の正常動作の妨
げとなり、この結果、良品の収率を低下させることにな
るという問題があった。
１０はバリアメタル９と不純物拡散層２との間の接触面
積を減少させてしまうため、コンタクトホール５の底部
における電気的接触抵抗を増大させることになる。さら
に、ＴｉＮ膜７と不純物拡散層２との直接接触Ａは、両
者の間にＴｉシリサイド９の膜を介する場合と比較して
電気抵抗を増大させるため、半導体装置の正常動作の妨
げとなり、この結果、良品の収率を低下させることにな
るという問題があった。
【００１４】そこで、本発明の目的は、上記問題を解決
するためになされたものであり、Ａｒガスをシリサイド
膜中に取り込むことなくシリサイド膜を形成し、良品の
収率を増加させることができる半導体装置および半導体
装置の製造方法を提供することにある。
するためになされたものであり、Ａｒガスをシリサイド
膜中に取り込むことなくシリサイド膜を形成し、良品の
収率を増加させることができる半導体装置および半導体
装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】この発明の半導体装置
は、半導体基板の主面上に形成された不純物拡散層と、
前記不純物拡散層上に形成された層間絶縁膜と、前記層
間絶縁膜を開口して形成された前記不純物拡散層の表面
に達するコンタクトホールと、前記層間絶縁膜上と前記
コンタクトホール内とにわたりイオン化スパッタ法を用
いて形成された金属膜と、熱処理を施して前記コンタク
トホールの底部に形成された金属シリサイドと、前記金
属膜上と前記金属シリサイドを含む前記コンタクトホー
ル内とにわたり形成されたバリア膜と、前記バリア膜上
に形成された導電性膜とを備え、前記金属膜は、初期シ
リサイド反応において金属組成の多いシリサイドを形成
する金属膜（所謂「more-than-half」の金属と呼ばれる
金属膜）であるものである。
は、半導体基板の主面上に形成された不純物拡散層と、
前記不純物拡散層上に形成された層間絶縁膜と、前記層
間絶縁膜を開口して形成された前記不純物拡散層の表面
に達するコンタクトホールと、前記層間絶縁膜上と前記
コンタクトホール内とにわたりイオン化スパッタ法を用
いて形成された金属膜と、熱処理を施して前記コンタク
トホールの底部に形成された金属シリサイドと、前記金
属膜上と前記金属シリサイドを含む前記コンタクトホー
ル内とにわたり形成されたバリア膜と、前記バリア膜上
に形成された導電性膜とを備え、前記金属膜は、初期シ
リサイド反応において金属組成の多いシリサイドを形成
する金属膜（所謂「more-than-half」の金属と呼ばれる
金属膜）であるものである。
【００１６】ここで、この発明の半導体装置において、
前記金属膜はＣｏとすることができるものである。
前記金属膜はＣｏとすることができるものである。
【００１７】ここで、この発明の半導体装置において、
前記ＣｏはＴｉを微量に含有することことができるもの
である。
前記ＣｏはＴｉを微量に含有することことができるもの
である。
【００１８】ここで、この発明の半導体装置において、
前記金属シリサイドは、Ｃｏ2Ｓｉを主成分とするシリ
サイド膜またはＣｏ2ＳｉとＣｏＳｉとを主成分とする
シリサイド膜とすることができるものである。
前記金属シリサイドは、Ｃｏ2Ｓｉを主成分とするシリ
サイド膜またはＣｏ2ＳｉとＣｏＳｉとを主成分とする
シリサイド膜とすることができるものである。
【００１９】この発明の半導体装置の製造方法は、半導
体基板の主面上に不純物拡散層を形成する工程と、前記
不純物拡散層上に層間絶縁膜を形成する工程と、前記層
間絶縁膜を開口して前記不純物拡散層の表面に達するコ
ンタクトホールを形成する工程と、前記層間絶縁膜上と
前記コンタクトホール内とにわたりイオン化スパッタ法
を用いて金属膜を形成する金属膜形成工程と、熱処理を
施して前記コンタクトホールの底部に金属シリサイドを
形成する金属シリサイド形成工程と、前記金属膜上と前
記金属シリサイドを含む前記コンタクトホール内とにわ
たりバリア膜を形成する工程と、前記バリア膜上に導電
性膜を形成する工程とを備え、前記金属膜形成工程にお
いて形成される金属膜は、初期シリサイド反応において
金属組成の多いシリサイドを形成する金属膜であるもの
である。
体基板の主面上に不純物拡散層を形成する工程と、前記
不純物拡散層上に層間絶縁膜を形成する工程と、前記層
間絶縁膜を開口して前記不純物拡散層の表面に達するコ
ンタクトホールを形成する工程と、前記層間絶縁膜上と
前記コンタクトホール内とにわたりイオン化スパッタ法
を用いて金属膜を形成する金属膜形成工程と、熱処理を
施して前記コンタクトホールの底部に金属シリサイドを
形成する金属シリサイド形成工程と、前記金属膜上と前
記金属シリサイドを含む前記コンタクトホール内とにわ
たりバリア膜を形成する工程と、前記バリア膜上に導電
性膜を形成する工程とを備え、前記金属膜形成工程にお
いて形成される金属膜は、初期シリサイド反応において
金属組成の多いシリサイドを形成する金属膜であるもの
である。
【００２０】ここで、この発明の半導体装置の製造方法
において、前記金属膜形成工程において用いられるイオ
ン化スパッタ法は、前記金属シリサイド形成工程におけ
る熱処理温度と同じ温度でスパッタリングすることがで
きるものである。
において、前記金属膜形成工程において用いられるイオ
ン化スパッタ法は、前記金属シリサイド形成工程におけ
る熱処理温度と同じ温度でスパッタリングすることがで
きるものである。
【００２１】ここで、この発明の半導体装置の製造方法
において、前記金属膜形成工程において形成される金属
膜はＣｏとすることができるものである。
において、前記金属膜形成工程において形成される金属
膜はＣｏとすることができるものである。
【００２２】ここで、この発明の半導体装置の製造方法
において、前記ＣｏはＴｉを微量に含有することができ
るものである。
において、前記ＣｏはＴｉを微量に含有することができ
るものである。
【００２３】ここで、この発明の半導体装置の製造方法
において、前記金属シリサイド形成工程における熱処理
温度は、４００℃ないし５５０℃の範囲とすることがで
きるものである。
において、前記金属シリサイド形成工程における熱処理
温度は、４００℃ないし５５０℃の範囲とすることがで
きるものである。
【００２４】ここで、この発明の半導体装置の製造方法
において、前記金属シリサイド形成工程において形成さ
れる金属シリサイドは、Ｃｏ2Ｓｉを主成分とするシリ
サイド膜またはＣｏ2ＳｉとＣｏＳｉとを主成分とする
シリサイド膜とすることができるものである。
において、前記金属シリサイド形成工程において形成さ
れる金属シリサイドは、Ｃｏ2Ｓｉを主成分とするシリ
サイド膜またはＣｏ2ＳｉとＣｏＳｉとを主成分とする
シリサイド膜とすることができるものである。
【００２５】ここで、この発明の半導体装置の製造方法
において、前記金属シリサイド形成工程の後に、該金属
シリサイド形成工程で施された熱処理より高温の熱処理
を施すことにより前記金属シリサイドと異なる他の金属
シリサイドを形成する他の金属シリサイド形成工程をさ
らに備えることができるものである。
において、前記金属シリサイド形成工程の後に、該金属
シリサイド形成工程で施された熱処理より高温の熱処理
を施すことにより前記金属シリサイドと異なる他の金属
シリサイドを形成する他の金属シリサイド形成工程をさ
らに備えることができるものである。
【００２６】ここで、この発明の半導体装置の製造方法
において、前記他の金属シリサイド形成工程により形成
される他の金属シリサイドは、ＣｏＳｉ2とすることが
できるものである。
において、前記他の金属シリサイド形成工程により形成
される他の金属シリサイドは、ＣｏＳｉ2とすることが
できるものである。
【００２７】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００２８】実施の形態．図１は、本発明の実施の形態
における半導体装置の製造法により形成された半導体装
置のコンタクトホール近傍の断面を示す。図１におい
て、符号１は半導体基板（シリコン基板）、３はＬＯＣ
ＯＳ法により半導体基板１の主面上に形成された素子分
離用の、例えば膜厚５００ｎｍのシリコン酸化膜、２は
シリコン酸化膜３で画定された領域にイオン注入法およ
び熱拡散法を用いて形成された、例えばＡｓを含む不純
物拡散層、４はＣＶＤ法等により形成された、例えば膜
厚１．２μｍのシリコン酸化膜からなる層間絶縁膜、５
は層間絶縁膜４に写真製版法およびエッチング法により
開口された、例えば開口径Ｗ＝０．２μｍのコンタクト
ホール、１１は層間絶縁膜４とコンタクトホール５の内
側とにわたってイオン化スパッタ法によりＣｏターゲッ
トを用いて成膜された、例えば膜厚２０ｎｍのＣｏ膜、
１２はＣｏシリサイドである。
における半導体装置の製造法により形成された半導体装
置のコンタクトホール近傍の断面を示す。図１におい
て、符号１は半導体基板（シリコン基板）、３はＬＯＣ
ＯＳ法により半導体基板１の主面上に形成された素子分
離用の、例えば膜厚５００ｎｍのシリコン酸化膜、２は
シリコン酸化膜３で画定された領域にイオン注入法およ
び熱拡散法を用いて形成された、例えばＡｓを含む不純
物拡散層、４はＣＶＤ法等により形成された、例えば膜
厚１．２μｍのシリコン酸化膜からなる層間絶縁膜、５
は層間絶縁膜４に写真製版法およびエッチング法により
開口された、例えば開口径Ｗ＝０．２μｍのコンタクト
ホール、１１は層間絶縁膜４とコンタクトホール５の内
側とにわたってイオン化スパッタ法によりＣｏターゲッ
トを用いて成膜された、例えば膜厚２０ｎｍのＣｏ膜、
１２はＣｏシリサイドである。
【００２９】Ｃｏ膜１１の成膜条件は、例えば特開平１
０−１４０３４６号公報に記載されているように、Ａｒ
ガス圧を数１０ｍＴｏｒｒないし数１００ｍＴｏｒｒに
設定する。Ｃｏシリサイド１２は、赤外線照射による熱
処理を用いるランプアニール（lamp anneal）法等によ
り、４００℃ないし５５０℃の温度範囲で熱処理を施す
ことにより形成する。Ｃｏは４００℃からシリコン基板
１と反応を開始する。上述の温度範囲で形成されるシリ
サイドはＣｏ2ＳｉおよびＣｏＳｉであるが、これらの
２つの層の内、まず主に金属組成の多いＣｏ2Ｓｉが形
成される。Ｃｏ膜１１を形成する際のイオン化スパッタ
法による成膜温度範囲を４００℃ないし５５０℃に設定
し、Ｃｏ膜１１の成膜と同時にＣｏシリサイド１２を形
成することもできる。
０−１４０３４６号公報に記載されているように、Ａｒ
ガス圧を数１０ｍＴｏｒｒないし数１００ｍＴｏｒｒに
設定する。Ｃｏシリサイド１２は、赤外線照射による熱
処理を用いるランプアニール（lamp anneal）法等によ
り、４００℃ないし５５０℃の温度範囲で熱処理を施す
ことにより形成する。Ｃｏは４００℃からシリコン基板
１と反応を開始する。上述の温度範囲で形成されるシリ
サイドはＣｏ2ＳｉおよびＣｏＳｉであるが、これらの
２つの層の内、まず主に金属組成の多いＣｏ2Ｓｉが形
成される。Ｃｏ膜１１を形成する際のイオン化スパッタ
法による成膜温度範囲を４００℃ないし５５０℃に設定
し、Ｃｏ膜１１の成膜と同時にＣｏシリサイド１２を形
成することもできる。
【００３０】図２は、本発明の実施の形態における半導
体装置の製造法により形成された半導体装置のコンタク
トホール近傍の断面を示す。図２で図１と同じ符号を付
した箇所は同じ部分であるため説明は省略する。図２に
おいて、符号７はＣｏ膜１１上にスパッタ法またはＣＶ
Ｄ法により形成されたＴｉＮ膜である。成膜方法は周知
の従来技術による方法を用いることができる。
体装置の製造法により形成された半導体装置のコンタク
トホール近傍の断面を示す。図２で図１と同じ符号を付
した箇所は同じ部分であるため説明は省略する。図２に
おいて、符号７はＣｏ膜１１上にスパッタ法またはＣＶ
Ｄ法により形成されたＴｉＮ膜である。成膜方法は周知
の従来技術による方法を用いることができる。
【００３１】図３は、本発明の実施の形態における半導
体装置の製造法により形成された半導体装置のコンタク
トホール近傍の断面を示す。図３で図１または２と同じ
符号を付した箇所は同じ部分であるため説明は省略す
る。図３において、符号８はＴｉＮ膜７上にＣＶＤ法に
より形成されたＷ膜である。Ｗ膜８は配線膜等に利用で
きることは従来技術と同様である。Ｃｏシリサイド１２
はさらに６５０℃以上の熱処理を施してさらに組成の異
なるシリサイドＣｏＳｉ2へ変換することもできる。Ｃ
ｏＳｉ2は最も安定な膜であり、半導体装置に長期間通
電する場合、コンタクト部で発生する電界によるＣｏ原
子の移動を防止することができる。このため、一層安定
なコンタクト特性を得ることができる。
体装置の製造法により形成された半導体装置のコンタク
トホール近傍の断面を示す。図３で図１または２と同じ
符号を付した箇所は同じ部分であるため説明は省略す
る。図３において、符号８はＴｉＮ膜７上にＣＶＤ法に
より形成されたＷ膜である。Ｗ膜８は配線膜等に利用で
きることは従来技術と同様である。Ｃｏシリサイド１２
はさらに６５０℃以上の熱処理を施してさらに組成の異
なるシリサイドＣｏＳｉ2へ変換することもできる。Ｃ
ｏＳｉ2は最も安定な膜であり、半導体装置に長期間通
電する場合、コンタクト部で発生する電界によるＣｏ原
子の移動を防止することができる。このため、一層安定
なコンタクト特性を得ることができる。
【００３２】図４は、本発明の実施の形態における半導
体装置の製造法により形成された半導体装置のコンタク
トホール底部近傍の拡大図を示す。図４で図１ないし３
と同じ符号を付した箇所は同じ部分であるため説明は省
略する。図４において、形成されたＣｏ膜１１はＡｒを
含有しているが、Ｃｏシリサイド１２中のボイドの形成
は防止することができる。
体装置の製造法により形成された半導体装置のコンタク
トホール底部近傍の拡大図を示す。図４で図１ないし３
と同じ符号を付した箇所は同じ部分であるため説明は省
略する。図４において、形成されたＣｏ膜１１はＡｒを
含有しているが、Ｃｏシリサイド１２中のボイドの形成
は防止することができる。
【００３３】図５および図６は、本発明の実施の形態に
おいてＣｏシリサイド１２が形成される過程を示す。図
５で図１ないし４と同じ符号を付した箇所は同じ部分で
あるため説明は省略する。図５において、Ｃｏ膜１１の
中で符号１３で示される白丸はＣｏ膜１１中に含まれる
Ａｒ、１５はＣｏである。図５に示されるように、シリ
コン基板１上にＣｏ膜１１を形成し、上述の温度範囲４
００℃ないし５５０℃で熱処理を施す。このときＣｏシ
リサイド１２が形成されるが、従来の技術で説明したＴ
ｉ膜６の場合と異なり、Ｃｏがシリコン基板１へと拡散
して、シリコン基板１の表面に到達したＣｏ１５とシリ
コン基板１中のＳｉ（不図示）とが反応する。これは、
Ｃｏシリサイド１２とシリコン基板１との界面において
は、Ｓｉ結合が弱められることはなく、Ｓｉが遊離され
ないことが影響しているものである。図５は反応の途中
過程を示しており、界面においてはＣｏシリサイド１２
が形成されているが、表面には未反応のＣｏ膜１１が残
存している。このようにＣｏ膜１１にはＡｒが残存して
いるが、上述の温度領域におけるＣｏとＳｉとの反応の
場合、上述されたように拡散種はＣｏであるため、反応
時にはＡｒはＣｏ膜１１中に取り残されてＣｏシリサイ
ド１２中には含有されない。反応が進むに従い、Ｃｏ膜
１１は消費され、残存するＡｒｈａ外方へ拡散する。つ
まり、シリサイド反応過程中に、ＡｒはＣｏ膜１１中か
ら離脱することになる。図６はＣｏ膜１１が完全にシリ
サイド化された状態を示す。
おいてＣｏシリサイド１２が形成される過程を示す。図
５で図１ないし４と同じ符号を付した箇所は同じ部分で
あるため説明は省略する。図５において、Ｃｏ膜１１の
中で符号１３で示される白丸はＣｏ膜１１中に含まれる
Ａｒ、１５はＣｏである。図５に示されるように、シリ
コン基板１上にＣｏ膜１１を形成し、上述の温度範囲４
００℃ないし５５０℃で熱処理を施す。このときＣｏシ
リサイド１２が形成されるが、従来の技術で説明したＴ
ｉ膜６の場合と異なり、Ｃｏがシリコン基板１へと拡散
して、シリコン基板１の表面に到達したＣｏ１５とシリ
コン基板１中のＳｉ（不図示）とが反応する。これは、
Ｃｏシリサイド１２とシリコン基板１との界面において
は、Ｓｉ結合が弱められることはなく、Ｓｉが遊離され
ないことが影響しているものである。図５は反応の途中
過程を示しており、界面においてはＣｏシリサイド１２
が形成されているが、表面には未反応のＣｏ膜１１が残
存している。このようにＣｏ膜１１にはＡｒが残存して
いるが、上述の温度領域におけるＣｏとＳｉとの反応の
場合、上述されたように拡散種はＣｏであるため、反応
時にはＡｒはＣｏ膜１１中に取り残されてＣｏシリサイ
ド１２中には含有されない。反応が進むに従い、Ｃｏ膜
１１は消費され、残存するＡｒｈａ外方へ拡散する。つ
まり、シリサイド反応過程中に、ＡｒはＣｏ膜１１中か
ら離脱することになる。図６はＣｏ膜１１が完全にシリ
サイド化された状態を示す。
【００３４】さらに高温で処理を行ないＣｏＳｉ2を形
成する場合には、拡散種はＳｉになるため、上述された
ようにまず低温領域で第１の熱処理を施し、Ａｒ含有量
の少ないＣｏシリサイド１２（Ｃｏ2ＳｉまたはＣｏＳ
ｉ）を形成する。その後、さらに高温で第２の熱処理を
施す必要がある。本発明はイオン化スパッタ法を用いて
説明したが、イオン化スパッタ法以外であっても、高圧
（数１０から数１００ｍＴｏｒｒ）で金属をスパッタ成
膜する場合にも同様に適用することができ、同様の効果
を奏することができる。
成する場合には、拡散種はＳｉになるため、上述された
ようにまず低温領域で第１の熱処理を施し、Ａｒ含有量
の少ないＣｏシリサイド１２（Ｃｏ2ＳｉまたはＣｏＳ
ｉ）を形成する。その後、さらに高温で第２の熱処理を
施す必要がある。本発明はイオン化スパッタ法を用いて
説明したが、イオン化スパッタ法以外であっても、高圧
（数１０から数１００ｍＴｏｒｒ）で金属をスパッタ成
膜する場合にも同様に適用することができ、同様の効果
を奏することができる。
【００３５】以上より、上述の実施の形態によれば、シ
リサイド反応において、金属膜が拡散種となり、シリコ
ン基板側へ拡散し、界面においてシリサイド化する金属
膜をバリアメタルの最下層に形成することにより、イオ
ン化スパッタ法により金属膜を形成した場合であって
も、安定した接触抵抗を実現することができる。すなわ
ち、熱処理を施してＣｏ膜１１とシリコン基板１とを反
応させ、ＡｒガスをＣｏシリサイド１２膜中に取り込む
ことなく外方へ拡散させながらＣｏシリサイド１２を形
成することができる。具体的には、ＣｏとＳｉとが反応
する場合、Ｃｏ原子がＣｏシリサイド１２膜中を拡散
し、シリコン基板１に到達してＣｏシリサイド１２を形
成する。その際、Ａｒ原子を元のＣｏ膜１１中に残しな
がら反応が進み、Ｃｏ膜１１がＣｏシリサイド１２へ変
換されながらＡｒが外方へ拡散する。つまり、この反応
で形成することにより、ＣＯシリサイド１２膜にＡｒが
含有されることを防止することができる。
リサイド反応において、金属膜が拡散種となり、シリコ
ン基板側へ拡散し、界面においてシリサイド化する金属
膜をバリアメタルの最下層に形成することにより、イオ
ン化スパッタ法により金属膜を形成した場合であって
も、安定した接触抵抗を実現することができる。すなわ
ち、熱処理を施してＣｏ膜１１とシリコン基板１とを反
応させ、ＡｒガスをＣｏシリサイド１２膜中に取り込む
ことなく外方へ拡散させながらＣｏシリサイド１２を形
成することができる。具体的には、ＣｏとＳｉとが反応
する場合、Ｃｏ原子がＣｏシリサイド１２膜中を拡散
し、シリコン基板１に到達してＣｏシリサイド１２を形
成する。その際、Ａｒ原子を元のＣｏ膜１１中に残しな
がら反応が進み、Ｃｏ膜１１がＣｏシリサイド１２へ変
換されながらＡｒが外方へ拡散する。つまり、この反応
で形成することにより、ＣＯシリサイド１２膜にＡｒが
含有されることを防止することができる。
【００３６】金属膜としては、従来のＴｉ膜の替わり
に、初期シリサイド反応において金属組成の多いシリサ
イドを形成する金属膜、例えばＣｏを用いることができ
る。しかし、このような金属膜としては初期シリサイド
反応において金属組成の多いシリサイドを形成するも
の、所謂「more-than-half」と呼ばれる金属であればＣ
ｏ以外であってもよく、例えばＮｉ、ＰｄまたはＰｔ等
であってもよい。
に、初期シリサイド反応において金属組成の多いシリサ
イドを形成する金属膜、例えばＣｏを用いることができ
る。しかし、このような金属膜としては初期シリサイド
反応において金属組成の多いシリサイドを形成するも
の、所謂「more-than-half」と呼ばれる金属であればＣ
ｏ以外であってもよく、例えばＮｉ、ＰｄまたはＰｔ等
であってもよい。
【００３７】Ｃｏ中にＴｉを微量、例えば１％程度含有
させることもできる。Ｔｉ膜はシリコン基板表面の自然
酸化膜を還元する効果を有しており、自然酸化膜が不純
物拡散層２の表面に形成されている場合であっても、よ
り安定な電気的特性を得ることができる。Ｔｉ含有量が
１％程度と微量であるため、Ｃｏシリサイド１２層への
Ａｒの混入は充分抑制することができる。
させることもできる。Ｔｉ膜はシリコン基板表面の自然
酸化膜を還元する効果を有しており、自然酸化膜が不純
物拡散層２の表面に形成されている場合であっても、よ
り安定な電気的特性を得ることができる。Ｔｉ含有量が
１％程度と微量であるため、Ｃｏシリサイド１２層への
Ａｒの混入は充分抑制することができる。
【００３８】上述の実施の形態では、ＣＯ膜１１をシリ
サイド化した後に、バリア膜としてＴｉＮ膜７を形成す
る例を説明したが、ＴｉＮ膜７を形成した後に熱処理を
施すこともできる。この場合、ＡｒはＴｉＮ膜７の結晶
粒界（グレインバウンダリー：grain boundary）を通り
外方へ拡散し、同様にしてＣｏシリサイド１２膜中のＡ
ｒ含有量を少なくすることができる。
サイド化した後に、バリア膜としてＴｉＮ膜７を形成す
る例を説明したが、ＴｉＮ膜７を形成した後に熱処理を
施すこともできる。この場合、ＡｒはＴｉＮ膜７の結晶
粒界（グレインバウンダリー：grain boundary）を通り
外方へ拡散し、同様にしてＣｏシリサイド１２膜中のＡ
ｒ含有量を少なくすることができる。
【００３９】
【発明の効果】以上説明したように、本発明の半導体装
置および半導体装置の製造方法によれば、初期シリサイ
ド反応において金属組成の多いシリサイドを形成する金
属膜、例えばＣｏ膜をイオン化スパッタ法により形成し
てバリアメタルを形成することにより、Ａｒガスをシリ
サイド膜中に取り込むことなくＣｏシリサイドを形成
し、安定なコンタクト特性を実現することができ、高集
積で良品の収率の高い半導体装置および半導体装置の製
造方法を提供することができる。
置および半導体装置の製造方法によれば、初期シリサイ
ド反応において金属組成の多いシリサイドを形成する金
属膜、例えばＣｏ膜をイオン化スパッタ法により形成し
てバリアメタルを形成することにより、Ａｒガスをシリ
サイド膜中に取り込むことなくＣｏシリサイドを形成
し、安定なコンタクト特性を実現することができ、高集
積で良品の収率の高い半導体装置および半導体装置の製
造方法を提供することができる。
【図１】 本発明の実施の形態における半導体装置の製
造法により形成された半導体装置のコンタクトホール近
傍の断面を示す図である。
造法により形成された半導体装置のコンタクトホール近
傍の断面を示す図である。
【図２】 本発明の実施の形態における半導体装置の製
造法により形成された半導体装置のコンタクトホール近
傍の断面を示す図である。
造法により形成された半導体装置のコンタクトホール近
傍の断面を示す図である。
【図３】 本発明の実施の形態における半導体装置の製
造法により形成された半導体装置のコンタクトホール近
傍の断面を示す図である。
造法により形成された半導体装置のコンタクトホール近
傍の断面を示す図である。
【図４】 本発明の実施の形態における半導体装置の製
造法により形成された半導体装置のコンタクトホール底
部近傍の拡大図を示す図である。
造法により形成された半導体装置のコンタクトホール底
部近傍の拡大図を示す図である。
【図５】 本発明の実施の形態においてＣｏシリサイド
１２が形成される過程を示す図である。
１２が形成される過程を示す図である。
【図６】 本発明の実施の形態においてＣｏシリサイド
１２が形成される過程を示す図である。
１２が形成される過程を示す図である。
【図７】 従来の形成工程により形成された半導体装置
のコンタクトホール近傍の断面を示す図である。
のコンタクトホール近傍の断面を示す図である。
【図８】 従来の形成工程によりＴｉ膜およびＴｉＮ膜
を形成された半導体装置のコンタクトホール近傍の断面
を示す図である。
を形成された半導体装置のコンタクトホール近傍の断面
を示す図である。
【図９】 従来の形成工程によりシリサイド化させた状
態の半導体装置のコンタクトホール近傍の断面を示す図
である。
態の半導体装置のコンタクトホール近傍の断面を示す図
である。
【図１０】 図９のコンタクトホール５の底部の拡大図
を示し、従来のイオン化スパッタ法を用いた場合にコン
タクトホール５の底部で発生する問題を図解する図であ
る。
を示し、従来のイオン化スパッタ法を用いた場合にコン
タクトホール５の底部で発生する問題を図解する図であ
る。
【図１１】 従来のイオン化スパッタ法を用いた場合に
発生するＴｉ膜６と半導体（シリコン）基板１との間の
反応過程を模式的に示す図である。
発生するＴｉ膜６と半導体（シリコン）基板１との間の
反応過程を模式的に示す図である。
【図１２】 図１１の状態からさらに反応が進み、表面
までＴｉシリサイド９が形成された工程における断面を
示す図である。
までＴｉシリサイド９が形成された工程における断面を
示す図である。
１ 半導体基板（シリコン基板）、 ２不純物拡散層、
３ シリコン酸化膜、４ 層間絶縁膜、 ５ コンタ
クトホール、 ６ Ｔｉ膜、 ７ ＴｉＮ膜、８ Ｗ
膜、 ９ Ｔｉシリサイド、 １０ ボイド、 １１
Ｃｏ膜、 １２Ｃｏシリサイド、 １３ Ａｒ。
３ シリコン酸化膜、４ 層間絶縁膜、 ５ コンタ
クトホール、 ６ Ｔｉ膜、 ７ ＴｉＮ膜、８ Ｗ
膜、 ９ Ｔｉシリサイド、 １０ ボイド、 １１
Ｃｏ膜、 １２Ｃｏシリサイド、 １３ Ａｒ。
フロントページの続き Ｆターム(参考） 4K029 AA06 AA24 AA29 BA06 BA52 BB02 BC03 BD01 DC37 EA08 GA01 4M104 AA01 BB04 BB20 DD06 DD16 DD26 DD37 DD43 DD79 DD80 DD84 FF13 FF22 HH05 HH14 HH16 5F033 HH15 HH19 HH33 JJ15 JJ19 JJ25 JJ33 KK01 MM05 MM08 MM12 MM13 PP06 PP15 QQ09 QQ37 QQ58 QQ65 QQ70 QQ73 QQ77 QQ79 QQ82 RR04 SS11 XX03 XX09 XX28 XX34
Claims (12)
- 【請求項１】 半導体基板の主面上に形成された不純物
拡散層と、 前記不純物拡散層上に形成された層間絶縁膜と、 前記層間絶縁膜を開口して形成された前記不純物拡散層
の表面に達するコンタクトホールと、 前記層間絶縁膜上と前記コンタクトホール内とにわたり
イオン化スパッタ法を用いて形成された金属膜と、 熱処理を施して前記コンタクトホールの底部に形成され
た金属シリサイドと、前記金属膜上と前記金属シリサイ
ドを含む前記コンタクトホール内とにわたり形成された
バリア膜と、 前記バリア膜上に形成された導電性膜とを備え、 前記金属膜は、初期シリサイド反応において金属組成の
多いシリサイドを形成する金属膜であることを特徴とす
る半導体装置。 - 【請求項２】 前記金属膜はＣｏであることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記ＣｏはＴｉを微量に含有することを
特徴とする請求項２記載の半導体装置。 - 【請求項４】 前記金属シリサイドは、Ｃｏ2Ｓｉを主
成分とするシリサイド膜またはＣｏ2ＳｉとＣｏＳｉと
を主成分とするシリサイド膜であることを特徴とする請
求項１ないし３いずれかに記載の半導体装置。 - 【請求項５】 半導体基板の主面上に不純物拡散層を形
成する工程と、 前記不純物拡散層上に層間絶縁膜を形成する工程と、 前記層間絶縁膜を開口して前記不純物拡散層の表面に達
するコンタクトホールを形成する工程と、 前記層間絶縁膜上と前記コンタクトホール内とにわたり
イオン化スパッタ法を用いて金属膜を形成する金属膜形
成工程と、 熱処理を施して前記コンタクトホールの底部に金属シリ
サイドを形成する金属シリサイド形成工程と、 前記金属膜上と前記金属シリサイドを含む前記コンタク
トホール内とにわたりバリア膜を形成する工程と、 前記バリア膜上に導電性膜を形成する工程とを備え、 前記金属膜形成工程において形成される金属膜は、初期
シリサイド反応において金属組成の多いシリサイドを形
成する金属膜であることを特徴とする半導体装置の製造
方法。 - 【請求項６】 前記金属膜形成工程において用いられる
イオン化スパッタ法は、前記金属シリサイド形成工程に
おける熱処理温度と同じ温度でスパッタリングすること
を特徴とする請求項５記載の半導体装置の製造方法。 - 【請求項７】 前記金属膜形成工程において形成される
金属膜はＣｏであることを特徴とする請求項５または６
記載の半導体装置の製造方法。 - 【請求項８】 前記ＣｏはＴｉを微量に含有することを
特徴とする請求項７記載の半導体装置の製造方法。 - 【請求項９】 前記金属シリサイド形成工程における熱
処理温度は、４００℃ないし５５０℃の範囲であること
を特徴とする請求項５ないし８のいずれかに記載の半導
体装置の製造方法。 - 【請求項１０】 前記金属シリサイド形成工程において
形成される金属シリサイドは、Ｃｏ2Ｓｉを主成分とす
るシリサイド膜またはＣｏ2ＳｉとＣｏＳｉとを主成分
とするシリサイド膜であることを特徴とする請求項５な
いし９のいずれかに記載の半導体装置の製造方法。 - 【請求項１１】 前記金属シリサイド形成工程の後に、
該金属シリサイド形成工程で施された熱処理より高温の
熱処理を施すことにより前記金属シリサイドと異なる他
の金属シリサイドを形成する他の金属シリサイド形成工
程をさらに備えたことを特徴とする請求項５ないし１０
のいずれかに記載の半導体装置の製造方法。 - 【請求項１２】 前記他の金属シリサイド形成工程によ
り形成される他の金属シリサイドは、ＣｏＳｉ2である
ことを特徴とする請求項１１記載の半導体装置の製造方
法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP2000032331A JP3297415B2 (ja) | 2000-02-09 | 2000-02-09 | 半導体装置の製造方法 |
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| Country | Link |
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