KR20010078697A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

Ar 가스를 실리사이드막 중에 도입히는 일 없이 실리사이드막을 형성하여, 양질의 제품의 수율을 증가시킬 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
초기 실리사이드 반응에 있어서 금속 조성이 많은 실리사이드를 형성하는 금속막, 예를 들면 Co 막을 이온화 스퍼터법에 의해 형성하여 배리어 메탈을 형성함으로써, Ar 가스를 실리사이드막 중에 받아들이는 일 없이 실리사이드막을 형성하여, 안정적인 접촉 특성을 실현할 수 있고, 고 집적이면서도 양질의 제품의 수율이 높은 반도체 장치 및 반도체 장치의 제조 방법을 제공할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{Semiconductor Device and Manufacturing Method Thereof}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것으로, 특히 개구된 접촉 구멍에 이온화 스퍼터법을 이용하여 성막한 경우라도, 안정적인 전기적 접합 특성을 가지는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근의 LSI의 고집적화에 따라서, LSI의 제조 프로세스로부터 정해진 배선폭 또는 배선 간격 등으로 대표되는 마스크 패턴의 디자인 룰(design rule)은 축소되는 경향이 강해지고 있다. 이 경향에 따라, 반도체 기판과의 전기적접합을 담당하는 접촉 구멍의 사이즈도 미세화되는 추세에 있다. 접촉 구멍의 깊이(T)와 개구 직경(W)의 비인 어스펙트비(aspect ratio, T/W)는, 예를 들면 깊이T = 1.2㎛, 개구 직경W = 0.2㎛의 경우는 T/W = 1.2㎛ / 0.2㎛ = 6로 되며, 종래와 비교하여 한층 더 큰 값이 되고 있다. 접촉 구멍은 반도체 기판과의 전기적 접합을 담당하는 역할이 있기 때문에, 상술된 바와 같이 고도로 미세화된 접촉 구멍에 대하여도 접촉 구멍의 바닥부에서 안정적인 전기적 접합 특성을 얻을 만큼의 충분한 막 두께의 도전성 막(접촉 메탈)을 형성할 필요가 있다.
현재의 접촉 메탈, 특히 반도체 기판 표면 상에 형성된 불순물 확산층과의 전기적 접촉을 얻기 위해서 이용되는 Ti 막의 형성에는 스퍼터법이 이용되고 있다. 이 스퍼터법은, 스퍼터링(sputtering) 현상에 의해 타겟 표면으로부터 방출된 메탈 입자를 타겟에 대향하여 설치된 반도체 기판의 표면에 퇴적시켜 성막시키는 방법이다. 그러나 종래부터 이용되어 온 스퍼터법으로서는, 어스펙트비가 커질 수록, 접촉 구멍의 바닥부에 퇴적된 퇴적막의 막 두께(a)와 접촉 구멍의 상부에 퇴적된 퇴적막의 막 두께(b)의 비인 단차 피복성(step coverage)(a/b)또는 커버리지율이 나빠지고 있다. 이 때문에 접촉 구멍의 바닥부에 충분한 막 두께를 형성하는 것은, 금후의 고도으로 미세화된 LSI 에 있어서 한층 더 곤란하다는 문제가 있었다.
상술한 문제를 해결하기 위해, 최근 이온화 스퍼터법이 개발되어 있다. 이 이온화 스퍼터법은, 타겟으로부터 방출된 메탈 입자를 이온화시켜, 반도체 기판측의 전위에 의해 타겟으로부터 반도체 기판을 향하는 속도 성분을 증가시키고, 접촉 구멍에의 메탈 입자의 진입을 촉진시킴으로써, 커버리지율을 양호하게 하는 방법이다.
상술한 이온화 스퍼터법의 예로서, 일본 특허 공개 평10-140346호 공보를 들 수 있다. 이 공보의 도1 등에 도시한 바와 같이, 타겟(16)과 반도체 웨이퍼(20) 사이에 코일(26)이 설치되고 있고, 고주파 전원(34)으로부터 고주파 전류를 흘려 코일(26)의 내측을 통과하는 스퍼터원자를 이온화시키고 있다. Ar 가스 공급원에서 공급된Ar 이온의 충돌에 의해서 타겟의 표면으로부터 방출된Ti 원자가, 코일(26)의 내측에 형성된Ar 플라즈마와의 충돌에 의해 이온화된다. 타겟의 표면으로부터 방출된Ti 원자의 내에서 이온화되는Ti 원자의 비율, 즉 이온화율이 클 수록, 반도체 웨이퍼(20)에 대하여 직진하는 원자의 수가 많아져, 접촉 구멍 바닥부에 성막되는 막 두께를 증가시킬 수 있다.
다음에, 상술한 이온화 스퍼터법을 이용하여 반도체 장치에Ti와TiN 막과의 적층 구조로 이루어지는 배리어 메탈을 형성하는 종래의 형성 공정을 설명한다. 도7은, 종래의 형성 공정에 의해 형성된 반도체 장치의 접촉 구멍 근방의 단면을 도시한다. 도7에 있어서, 부호 1은 반도체 기판, 3은 로커스(Local oxidation of silicon : L0C0S)법에 의해 반도체 기판(1)의 주면상에 형성된 소자 분리용, 예를 들면 막 두께 500nm의 실리콘 산화막, 2은 실리콘 산화막(3)으로 구획된 영역에 이온 주입법 및 열 확산법을 이용하여 형성된, 예를 들면As를 포함하는 불순물 확산층, 4는 화학 기상 성장(Chemical Vapor Deposition : CVD)법 등에 의해 형성된, 예를 들면 막 두께1.2㎛의 실리콘 산화막으로 이루어지는 층간 절연막, 5는 층간 절연막(4)에 사진 제판법 및 에칭법에 의해 개구된, 예를 들면 개구 직경W=0.2㎛의 접촉 구멍이다. 접촉 구멍(5)의 깊이T는 층간 절연막의 막 두께1.2㎛ 이며, 어스펙트 비(T/W) = 1.2㎛ / 0.2㎛ = 6로 되어있다. 접촉 구멍(5)의 바닥부에는, 전기적 접촉을 해야 할 불순물 확산층(2)이 노출하고 있다.
다음에, 접촉 구멍(5)에 대하여 이온화 스퍼터법에 의해 배리어 메탈을 형성하는 종래의 형성 공정을 설명한다. 도8은, 종래의 형성 공정에 의해 Ti 막 및 TiN 막이 형성된 반도체 장치의 접촉 구멍 근방의 단면을 도시한다. 도8에서 도7과 동일한 부호를 붙인 부분은 동일한 부분이기 때문에 설명은 생략한다. 도8에도시된 바와 같이, 층간 절연막4 및 접촉 구멍(5)의 내측에 걸치어, 예를 들면 막 두께 20nm의Ti 막(6)을 형성하여, 이 Ti 막(6)의 위에, 예를 들면 막 두께 50nm의 TiN 막(7)을 형성한다. Ti 막(6)은 반도체 기판(1) 상에 형성된 불순물 확산층(2)과의 접합 저항을 저감시킬 목적으로 형성되어 있다. TiN 막(7)은 후공정에서 형성되는 금속 배선막과 불순물 확산층(2)과의 사이의 반응을 저지할 목적으로 형성되어 있다. TiN 막(7)은 CVD 법에 의해 형성하더라도 좋다.
다음에, 650℃ 이상으로 열 처리를 가하여, 전기적 접촉을 안정되게 하기 위해, 접촉 구멍(5)의 바닥부의Ti 막(6)과 불순물 확산층(2)의 표면을 반응시켜 실리사이드화시킨다. 도9는, 종래의 형성 공정에 의해 실리사이드화시킨 상태의 반도체 장치의 접촉 구멍 근방의 단면을 도시한다. 도9에서 도7 및 8과 동일한 부호를 붙인 부분은 동일한 부분이기 때문에 설명은 생략한다. 도9에 도시된 바와 같이, Ti 실리사이드(9)가 접촉 구멍(5)의 바닥부에 형성되어 있다. 이 후, CVD 법 등에 의해, TiN 막(7)의 위에 예를 들면 막 두께 500nm의 W막(8)을 형성한다. W 막(8), TiN 막(7) 및 Ti 막(6)의 적층 구조는, 이 후사진 제판법 및 에칭법에 의해 배선 등을 구성한다(도시되지 않음).
상술된 바와 같이, 어스펙트비가 큰 접촉 구멍(5)의 바닥부에 배리어 메탈을 형성하기 위해서는, 반도체 기판(1)로 향하는 메탈 입자의 속도 성분을 증가시켜, 접촉 구멍(5)의 바닥부에서의 Ti 막(6)의 막 두께를 두껍게 할 필요가 있다. 이를 위하여는, 고밀도의 Ar 플라즈마를 형성하여 Ar 이온과 Ti 원자와의 사이의 충돌 확률을 증가시키고, Ti 원자의 이온화율을 향상시킬 필요가 있다. 따라서, 이온화스퍼터법으로서는Ar 가스압을 높게 설정하고 있다. 예를 들면, 종래의 스퍼터법에서는Ar 가스압은 수 mTorr 이하이었지만, 이온화 스퍼터법에서는 상술한 일본 특허 공개 평10-140346호 공보에 도시한 바와 같이, 수10 mTorr 내지 수100 mTorr로 1자릿수 이상 높은 압력으로 설정할 필요가 있다. 이러한 고압으로 설정된Ar 가스를 이용한 경우, 반도체 기판(1)에 도달하여 형성되는, Ti 막(6) 중에 도입되는 Ar의 양이 무시할 수 없게 된다. 이 결과, 접촉 구멍(5)의 바닥부에서의 전기적 접촉 저항을 증대시키고, 반도체 장치의 정상적인 동작의 방해가 되며, 양질의 제품의 수율을 저하시킨다고 하는 문제가 있었다. 이하, 이러한 문제가 발생하는 메카니즘에 관해서 설명한다.
도10은, 도9의 접촉 구멍(5)의 바닥부의 확대도를 도시하고, 종래의 이온화 스퍼터법을 이용한 경우에 접촉 구멍(5)의 바닥부에서 발생하는 문제를 도해한다. 도10에서 도7내지 9와 동일한 부호를 붙인 부분은 동일한 부분이기 때문에 설명은 생략한다. 도10에 있어서, 부호(10)은 Ti 실리사이드막(9)과 불순물 확산층(2)의 계면에 발생한 보이드(void), A는 접촉 구멍(5)의 바닥부에서의 막 두께가 매우 얇아진 결과 발생한, TiN 막(7)과 불순물 확산층(2)이 직접 접한 부분이다.
도11은, 종래의 이온화 스퍼터법을 이용한 경우에 발생하는Ti 막(6)과 반도체(실리콘) 기판(1)과의 사이의 반응 과정을 모식적으로 도시한다. 도11에서 도7내지 10과 동일한 부호를 붙인 부분은 동일한 부분이기 때문에 설명은 생략한다. 도11에 있어서, Ti 막(6) 및 Ti 실리사이드(9)의 중에서 부호(13)로 도시한 흰 원은 Ti 막(6) 및 Ti 실리사이드(9) 중에 포함되는 Ar, 14는 실리콘 기판(1) 중의 Si이다. 도11에 도시된 바와 같이, Ti 막(6)은 이온화 스퍼터법에 의해 형성되어 있기 때문에, Ti 막(6) 중에Ar(13)을 함유하고 있다. 열처리를 실시하면, Ti 막(6)과 실리콘 기판(1)이 접하는 계면에서 반응이 개시된다. 도11은, Ti 막(6)이 Ti 실리사이드(9)가 되는 도중의 단계를 도시하고 있고, 계면의 근방에는 Ti 실리사이드(9)가 형성되고, 표면에는 미반응의 Ti 막(6)이 남아 있는 상태를 도시한다. 실리사이드(9)와 실리콘 기판(1)과의 계면으로서는 실리콘 기판(1)측의 Si 원자 사이의 결합이 약해져, 이 결과 유리한 Si 원자(14)가 Ti 실리사이드(9) 중을 확산하여 Ti 막(6)과 반응한다. 즉, 실리사이드 반응시에 실리콘 기판(1)측에서 Si 원자(14)가 확산하여 Ti 막(6) 중의 Ti와 반응하기 위해서(때문에), Ti 막(6) 중에 잔존하고 있는 Ar(13)은 Ti 실리사이드(9) 중에 잔존하게 된다.
도12는, 도11의 상태로부터 더욱 반응이 진행하여, 표면까지 Ti 실리사이드(9)가 형성된 공정에서의 단면을 도시한다. 도12로 도7 내지 11과 동일한 부호를 붙인 부분은 동일한 부분이기 때문에 설명은 생략한다. 도12에 도시된 바와 같이, 열 처리에 의해 Ti 실리사이드(9) 중의Ar(13)이 이동하여 보이드(10)가 성장하고 있다. 일부의 Ar(13)은 표면에 이동하여 외측으로 확산하는 것도 있다. 다른 일부의Ar(13)는 계면에 보이드(10)를 형성한다. 표면으로부터 외측으로 확산한 경우, Ti 실리사이드(9)의 막의 모르폴로지(morphology)가 열화게 된다. 극단적인 경우, 보이드(10)는 Ti 실리사이드(9)의 막 두께와 동등인 크기에까지 성장하는 것이 있어, 이 경우, 보이드(10) 중의 Ar(13)이 외측으로 확산함으로써, 도12중의 부호 B로 표시한 바와 같이, Ti 실리사이드(9)의 막의 일부가 박리한 것처럼 실리콘 기판(1)이 노출하여 버리는 일이 있었다.
상술된 바와 같이, 보이드(10)는 배리어 메탈(9)과 불순물 확산층(2)과의 사이의 접촉 면적을 감소시켜 버리기 때문에, 접촉 구멍(5)의 바닥부에서의 전기적 접촉 저항을 증대시키게 된다. 또, TiN 막(7)과 불순물 확산층(2)과의 직접 접촉(A)은, 양자간에 Ti 실리사이드(9)의 막을 통하는 경우와 비교하여 전기 저항을 증대시키기 때문에, 반도체 장치의 정상 동작을 방해하게 되며, 이 결과, 양질의 제품의 수율을 저하시키게 된다는 문제가 있었다.
그래서, 본 발명의 목적은, 상기 문제를 해결하기 위해서 이루어진 것으로, Ar 가스를 실리사이드막 중에 도입하는 일 없이, 실리사이드막을 형성하여, 양질의 제품의 수율을 증가시킬 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 데 있다.
도1은 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 방법에 의해 형성된 반도체 장치의 접촉 구멍 근방의 단면을 도시한 도면.
도2는 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 방법에 의해 형성된 반도체 장치의 접촉 구멍 근방의 단면을 도시한 도면.
도3은 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 방법에 의해 형성된 반도체 장치의 접촉 구멍 근방의 단면을 도시한 도면.
도4는 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 방법에 의해 형성된 반도체 장치의 접촉 구멍 바닥부 근방의 확대도.
도5는 본 발명의 실시 형태에 있어서 Co 실리사이드(12)가 형성되는 과정을 도시하는 도면.
도6은 본 발명의 실시 형태에 있어서 Co 실리사이드(12)가 형성되는 과정을 도시하는 도면.
도7은 종래의 형성 공정에 의해 형성된 반도체 장치의 접촉 구멍 근방의 단면을 도시한 도면.
도8은 종래의 형성 공정에 의해 Ti 막 및 TiN 막을 형성된 반도체 장치의 접촉 구멍 근방의 단면을 도시한 도면.
도9는 종래의 형성 공정에 의해 실리사이드화시킨 상태의 반도체 장치의 접촉 구멍 근방의 단면을 도시한 도면.
도10은 도9의 접촉 구멍(5)의 바닥부의 확대도를 도시하고, 종래의 이온화 스퍼터법을 이용한 경우에 접촉 구멍(5)의 바닥부에서 발생하는 문제를 도시한 도면.
도11은 종래의 이온화 스퍼터법을 이용한 경우에 발생하는 Ti 막(6)과 반도체(실리콘) 기판(1)의 사이의 반응 과정을 모식적으로 도시한 도면.
도12는 도11 상태로부터 더욱 반응이 진행하여, 표면까지 Ti 실리사이드(9)가 형성된 공정에서의 단면을 도시한 도면.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 기판(실리콘 기판)
2 : 불순물 확산층
3 : 실리콘 산화막
4 : 층간 절연막
5 : 접촉 구멍
6 : Ti막
7 : TiN막
8 : W막
9 : Ti 실리사이드
10 : 보이드
11 : Co막
12 : Co 실리사이드
13 : Ar
본 발명의 반도체 장치는, 반도체 기판의 주면 상에 형성된 불순물 확산층과, 상기 불순물 확산층상에 형성된 층간 절연막과, 상기 층간 절연막을 개구하여 형성된 상기 불순물 확산층의 표면에 달하는 접촉 구멍과, 상기 층간 절연막 상과 상기 접촉 구멍 내에 걸쳐 이온화 스퍼터법을 이용하여 형성된 금속막과, 열처리를 실시하여 상기 접촉 구멍의 바닥부에 형성된 금속 실리사이드와, 상기 금속막 상과 상기 금속 실리사이드를 포함하는 상기 접촉 구멍 내에 걸쳐 형성된 배리어 막과, 상기 배리어 막 상에 형성된 도전성 막을 구비하고, 상기 금속막은, 초기 실리사이드 반응에 있어서 금속 조성이 많은 실리사이드를 형성하는 금속막(소위「more-than-half 금속이라고 불리는 금속막)인 것이다.
여기서, 본 발명의 반도체 장치에 있어서, 상기 금속막은 Co로 할 수 있는 것이다.
여기서, 본 발명의 반도체 장치에 있어서, 상기 Co는 Ti를 미량에 함유할 수 있는 것이다.
여기서, 본 발명의 반도체장치에 있어서, 상기 금속 실리사이드는, Co2Si를 주성분으로 하는 실리사이드막 또는 Co2Si와 CoSi를 주성분으로 하는 실리사이드막으로 할 수 있는 것이다.
본 발명의 반도체 장치의 제조 방법은, 반도체 기판의 주면상에 불순물 확산층을 형성하는 공정과, 상기 불순물 확산층상에 층간 절연막을 형성하는 공정과, 상기 층간 절연막을 개구하여 상기 불순물 확산층의 표면에 달하는 접촉 구멍을 형성하는 공정과, 상기 층간 절연막 상과 상기 접촉 구멍 내에 걸쳐 이온화 스퍼터법을 이용하여 금속막을 형성하는 금속막 형성 공정과, 열처리를 실시하여 상기 접촉 구멍의 바닥부에 금속 실리사이드를 형성하는 금속 실리사이드 형성 공정과, 상기 금속막 상과 상기 금속 실리사이드를 포함하는 상기 접촉 구멍 내에 걸쳐 배리어 막을 형성하는 공정과, 상기 배리어 막 상에 도전성 막을 형성하는 공정을 구비하고, 상기 금속막 형성 공정에 있어서 형성되는 금속막은, 초기 실리사이드 반응에 있어서 금속 조성이 많은 실리사이드를 형성하는 금속막인 것이다.
여기서, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 금속막 형성 공정에 있어서 이용되는 이온화 스퍼터법은, 상기 금속 실리사이드 형성 공정에 있어서의 열 처리 온도와 동일한 온도로 스퍼터링할 수 있는 것이다.
여기서, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 금속막 형성 공정에 있어서 형성되는 금속막은 Co로 할 수 있는 것이다.
여기서, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 Co는 Ti를 미량에 함유할 수 있는 것이다.
여기서, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 금속 실리사이드 형성 공정에 있어서의 열 처리 온도는, 400℃ 내지 550℃의 범위로 할 수 있는 것이다.
여기서, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 금속 실리사이드 형성 공정에 있어서 형성되는 금속 실리사이드는, Co2Si를 주성분으로 하는 실리사이드막 또는 Co2Si와 CoSi를 주성분으로 하는 실리사이드막으로 할 수 있는 것이다.
여기서, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 금속 실리사이드 형성 공정의 여기서, 상기 금속 실리사이드 형성 공정으로 실시된 열 처리보다 고온의 열처리를 실시함으로써 상기 금속 실리사이드와는 다른, 다른 금속 실리사이드를 형성하는 다른 금속 실리사이드 형성 공정을 더욱 구비할 수 있는 것이다.
여기서, 본 발명의 반도체 장치의 제조 방법에 있어서, 상기 다른 금속 실리사이드 형성 공정에 의해 형성되는 다른 금속 실리사이드는, CoSi2로 할 수 있는 것이다.
이하, 도면을 참조하여 본 발명의 실시 형태를 상세히 설명한다.
실시 형태.
도1은, 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 방법에 의해 형성된 반도체 장치의 접촉 구멍 근방의 단면을 도시한다. 도1에 있어서, 부호 1은 반도체 기판(실리콘 기판), 3은 L0C0S 법에 의해 반도체 기판(1)의 주면상에 형성된 소자 분리용, 예를 들면 막 두께 500nm의 실리콘 산화막, 2는 실리콘 산화막(3)으로 구획된 영역에 이온 주입법 및 열 확산법을 이용하여 형성된, 예를 들면 As를 포함하는 불순물 확산층, 4은CVD 법 등에 의해 형성된, 예를 들면 막 두께 1.2㎛의 실리콘 산화막으로 이루어지는 층간 절연막, 5는 층간 절연막(4)에 사진 제판법 및 에칭법에 의해 개구된, 예를 들면 개구 직경 W=0.2㎛의 접촉 구멍, 11은 층간 절연막(4)과 접촉 구멍(5)의 내측과 걸쳐서 이온화 스퍼터법에 의해Co 타겟을 이용하여 성막된,예를 들면 막 두께 20nm의 Co막, 12는 Co 실리사이드이다.
Co 막(11)의 성막 조건은, 예를 들면 일본 특허 공개 평10-140346호 공보에 기재되어 있는 바와 같이, Ar 가스압을 수10 mTorr 내지 수100 mTorr로 설정한다. Co 실리사이드(12)는, 적외선 조사에 의한 열 처리를 이용하는 램프 어닐링 (lamp anneal)법 등에 의해, 400℃ 내지 550℃의 온도 범위에서 열처리를 실시하는 것에 의해 형성한다. Co는 400℃에서 실리콘 기판(1)과 반응을 개시한다.
상술한 온도 범위에서 형성되는 실리사이드는Co2Si 및 CoSi 이지만, 이들 2개의 층 중, 우선 주로 금속 조성이 많은 Co2Si가 형성된다. Co 막(11)을 형성할 때의 이온화 스퍼터법에 의한 성막 온도 범위를 400℃ 내지 550℃로 설정하여, Co 막(11)의 성막과 동시에 Co 실리사이드(12)를 형성 할 수도 있다.
도2는, 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 방법에 의해 형성된 반도체 장치의 접촉 구멍 근방의 단면을 도시한다. 도2에서 도1와 동일한 부호를 붙인 부분은 동일한 부분이기 때문에 설명은 생략한다. 도2에 있어서, 부호 7은 Co 막(11) 상에 스퍼터법 또는 CVD 법에 의해 형성된TiN 막이다. 성막 방법은 주지의 종래 기술에 의한 방법을 이용할 수 있다.
도3은, 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 방법에 의해 형성된 반도체 장치의 접촉 구멍 근방의 단면을 도시한다. 도3에서 도1 또는 2와 동일한 부호를 붙인 부분은 동일한 부분이기 때문에 설명은 생략한다. 도3에 있어서, 부호 8은 TiN 막(7) 상에 CVD 법에 의해 형성된(W) 막이다. W 막(8)은 배선막 등에 이용할 수 있는 것은 종래 기술과 마찬가지이다. Co 실리사이드(12)는 또 650℃ 이상의 열처리를 실시하고, 또 조성이 다른 실리사이드CoSi2로 변환 할 수도 있다. CoSi2은 가장 안정적인 막이며, 반도체 장치에 장기간 통전하는 경우, 접촉부에서 발생하는 전계에 의한 Co 원자의 이동을 방지할 수 있다. 이 때문에, 한층 더 안정적인 접촉 특성을 얻을 수 있다.
도4는, 본 발명의 실시 형태에 있어서의 반도체 장치의 제조 방법에 의해 형성된 반도체 장치의 접촉 구멍 바닥부 근방의 확대도를 도시한다. 도4에서 도1 내지 3와 동일한 부호를 붙인 부분은 동일한 부분이기 때문에 설명은 생략한다. 도4에 있어서, 형성된 Co 막(11)은 Ar을 함유하고 있지만, Co 실리사이드(12) 중의 보이드의 형성은 방지할 수 있다.
도5 및 도6은, 본 발명의 실시 형태에 있어서Co 실리사이드(12)가 형성되는 과정을 도시한다. 도5에서 도1 내지 4와 동일한 부호를 붙인 부분은 동일한 부분이기 때문에 설명은 생략한다. 도5에 있어서, Co 막(11)의 중에서 부호 13으로 도시한 백색 원은Co 막(11) 중에 포함되는Ar, 15는 Co이다. 도5에 도시된 바와 같이, 실리콘 기판(1) 상에 Co 막(11)을 형성하여, 상술한 온도 범위 400℃ 내지 550℃에서 열처리를 실시한다. 이 때 Co 실리사이드(12)가 형성되지만, 종래의 기술에서 설명한 Ti 막(6)의 경우와 달리, Co가 실리콘 기판(1)으로 확산하여 실리콘 기판(1)의 표면에 도달한 Co(15)와 실리콘 기판(1) 중의 Si (도시되지 않음)가 반응한다. 이것은, Co 실리사이드(12)와 실리콘 기판(1)의 계면에 있어서는, Si 결합이 약해지는 일은 없고, Si가 유리되지 않는다는 것에 영향을 받고 있는 것이다. 도5는 반응의 도중 과정을 도시하고 있으며, 계면에 있어서는 Co 실리사이드(12)가 형성되어 있지만, 표면에는 미반응의 Co 막(11)이 잔존하고 있다. 이와 같이Co 막(11)에는 Ar이 잔존하고 있지만, 상술한 온도 영역에서의 Co와 Si의 반응의 경우, 전술한 바와 같이 확산 종은 Co이기 때문에, 반응시에는 Ar은 Co 막(11) 중에 뒤떨어져 Co 실리사이드(12) 중에는 함유되지 않는다. 반응이 진행함에 따라서, Co 막(11)은 소비되고, 잔존하는Arha 외측으로 확산한다. 즉, 실리사이드 반응 과정 중에, Ar은 Co 막(11) 중에서 이탈 분리게 된다. 도6은 Co 막(11)이 완전히 실리사이드화된 상태를 도시한다.
또 고온로 처리를 행하여 CoSi2을 형성하는 경우에는, 확산 종은 Si가 되기 때문에, 전술한 바와 같이 우선 저온 영역에서 제1 열처리를 실시하여, Ar 함유량이 적은 Co 실리사이드(12)(Co2Si 또는 CoSi)를 형성한다. 그 후, 더욱 고온으로 제2 열처리를 실시할 필요가 있다. 본 발명은 이온화 스퍼터법을 이용하여 설명했지만, 이온화 스퍼터법이 아니더라도, 고압(수10 내지 수100 mTorr)에서 금속을 스퍼터 성막하는 경우에도 마찬가지로 적용할 수 있고, 동일한 효과를 발휘할 수 있다.
이상으로부터, 상술한 실시 형태에 따르면, 실리사이드 반응에 있어서, 금속막이 확산종으로 되며, 실리콘 기판측으로 확산하여, 계면에 있어서 실리사이드화하는 금속막을 배리어 메탈의 최하층에 형성함으로써, 이온화 스퍼터법에 의해 금속막을 형성한 경우 이더라도, 안정된 접촉 저항을 실현할 수 있다. 즉, 열처리를 실시하여 Co 막(11)과 실리콘 기판(1)을 반응시키고, Ar 가스를 Co 실리사이드(12) 막 중에 도입하는 일 없이 외측으로 확산시키면서 Co 실리사이드(12)를 형성할 수 있다. 구체적으로는, Co와 Si가 반응하는 경우, Co 원자가 Co 실리사이드(12) 막 중에서 확산하여, 실리콘 기판(1)에 도달하여 Co 실리사이드(12)를 형성한다. 그 때, Ar 원자를 원래의 Co 막(11) 중에 남기면서 반응이 진행하여, Co 막(11)이 Co 실리사이드(12)로 변환되면서 Ar이 외측으로 확산한다. 즉, 이 반응으로 형성함으로써, C0 실리사이드(12) 막에 Ar이 함유되는 것을 방지할 수 있다.
금속막으로서는, 종래의 Ti 막 대신, 초기 실리사이드 반응에 있어서 금속 조성이 많은 실리사이드를 형성하는 금속막, 예를 들면 Co를 이용할 수 있다. 그러나, 이러한 금속막으로서는 초기 실리사이드 반응에 있어서 금속 조성이 많은 실리사이드를 형성하는 것, 소위「more-than-half」라고 불리는 금속이면 Co 이외이더라도 잘, 예를 들면 Ni, Pd 또는 Pt 등이어도 좋다.
Co 중에 Ti를 미량, 예를 들면 1% 정도 함유시킬 수도 있다. Ti 막은 실리콘 기판 표면의 자연 산화막을 환원하는 효과를 가지고 있고, 자연 산화막이 불순물 확산층(2)의 표면에 형성되어 있는 경우 이더라도, 보다 안정적인 전기적 특성을 얻을 수 있다. Ti 함유량이 1% 정도로 미량이기 때문에, Co 실리사이드(12) 층에의 Ar의 혼입은 충분히 억제할 수 있다.
상술한 실시 형태에서는, C0막(11)을 실리사이드화한 후에, 배리어 막으로서 TiN 막(7)을 형성하는 예를 설명했지만, TiN 막(7)을 형성한 후에 열처리를 실시하는 것도 가능하다. 이 경우, Ar는 TiN 막(7)의 결정 입계(그레인 경계 : grain boundary)를 통과해서 외측으로 확산하고, 마찬가지로 하여 Co 실리사이드(12) 막 중의 Ar 함유량을 적게 할 수 있다.
이상 설명한 바와 같이, 본 발명의 반도체 장치 및 반도체 장치의 제조 방법에 따르면, 초기 실리사이드 반응에 있어서 금속 조성이 많은 실리사이드를 형성하는 금속막, 예를 들면 Co 막을 이온화 스퍼터법에 의해 형성하여 배리어 메탈을 형성함으로써, Ar 가스를 실리사이드막 중에 도입하는 일 없이 Co 실리사이드를 형성하여, 안정적인 접촉 특성을 실현할 수 있고, 고 집적이면서도 양질의 제품의 수율이 높은 반도체 장치 및 반도체 장치의 제조 방법을 제공할 수 있다.

Claims (12)

  1. 반도체 기판의 주면상에 형성된 불순물 확산층과, 상기 불순물 확산층상에 형성된 층간 절연막과,
    상기 층간 절연막을 개구하여 형성된 상기 불순물 확산층의 표면에 달하는 접촉 구멍과,
    상기 층간 절연막 상과 상기 접촉 구멍 내에 걸쳐 이온화 스퍼터법을 이용하여 형성된 금속막과,
    열처리를 실시하여 상기 접촉 구멍의 바닥부에 형성된 금속 실리사이드와, 상기 금속막 상과 상기 금속 실리사이드를 포함하는 상기 접촉 구멍 내에 걸쳐 형성된 배리어 막과,
    상기 배리어 막 상에 형성된 도전성 막을 구비하고,
    상기 금속막은, 초기 실리사이드 반응에 있어서 금속 조성이 많은 실리사이드를 형성하는 금속막인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 금속막은 Co 인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 Co는 Ti를 미량으로 함유하는 것을 특징으로 하는 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 금속 실리사이드는, Co2Si를 주성분으로 하는 실리사이드막 또는 Co2Si와 CoSi를 주성분으로 하는 실리사이드막인 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판의 주면상에 불순물 확산층을 형성하는 공정과, 상기 불순물 확산층 상에 층간 절연막을 형성하는 공정과,
    상기 층간 절연막을 개구하여 상기 불순물 확산층의 표면에 달하는 접촉 구멍을 형성하는 공정과,
    상기 층간 절연막 상과 상기 접촉 구멍 내에 걸쳐 이온화 스퍼터법을 이용하여 금속막을 형성하는 금속막 형성 공정과,
    열처리를 실시하여 상기 접촉 구멍의 바닥부에 금속 실리사이드를 형성하는 금속 실리사이드 형성 공정과,
    상기 금속막 상과 상기 금속 실리사이드를 포함하는 상기 접촉 구멍 내에 걸쳐 배리어 막을 형성하는 공정과,
    상기 배리어 막 상에 도전성 막을 형성하는 공정을 구비하고,
    상기 금속막 형성 공정에 있어서 형성되는 금속막은, 초기 실리사이드 반응에 있어서 금속 조성이 많은 실리사이드를 형성하는 금속막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 금속막 형성 공정에 있어서 이용되는 이온화 스퍼터법은, 상기 금속 실리사이드 형성 공정에 있어서의 열 처리 온도와 동일한 온도로 스퍼터링하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제5항 또는 제6항에 있어서, 상기 금속막 형성 공정에 있어서 형성되는 금속막은 Co 인 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 Co는 Ti를 미량에 함유하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항 내지 제8항 중 어느 한 항에 있어서, 상기 금속 실리사이드 형성 공정에 있어서의 열 처리 온도는, 400℃ 내지 550℃의 범위인 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제5항 내지 제9항 중 어느 한 항에 있어서, 상기 금속 실리사이드 형성 공정에 있어서 형성되는 금속 실리사이드는, Co2Si를 주성분으로 하는 실리사이드막 또는 Co2Si와 CoSi를 주성분으로 하는 실리사이드막인 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제5항 내지 제10항 중 어느 한 항에 있어서, 상기 금속 실리사이드 형성 공정의 후에, 상기 금속 실리사이드 형성 공정으로 실시된 열 처리보다 고온의 열처리를 실시하는 것에 의해 상기 금속 실리사이드와 다른 다른 금속 실리사이드를 형성하는 다른 금속 실리사이드 형성 공정을 더욱 구비한 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서, 상기 다른 금속 실리사이드 형성 공정에 의해 형성되는 다른 금속 실리사이드는, CoSi2인 것을 특징으로 하는 반도체 장치의 제조 방법.
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