KR19990013553A - 반도체 디바이스 및 반도체 디바이스 제조 공정 - Google Patents

Abstract

반도체 디바이스는 장벽막과 같은 제 1 막(44,1032)의 연속적으로 계층화된 부분을 가지며, 상호접속층과 도전 플러그와 같은 도전 구조에 이용된다. 연속적으로 계층화된 부분(44,1032)은 난용성 금속과 질소와 같은 제 1 요소와 제 2 요소를 포함한다. 연속적 계층화는 도전성이 강한 제 2 도전막(46, 1054, 및 1064)에 가장 가까운 제 1 요소의 농도를 변경한다. 다른 반도체 디바이스는 대부분이 구리로 이루어진 제 1 도전막과 제 2 도전막(1054, 1065)을 포함한다. 제 1 도전막은 제 1 부분, 제 2 부분, 및 제 3 부분을 갖는다. 제 2 부분은 제 1 부분과 제 3 부분의 사이에 위치하고 제 3 부분은 제 2 도전막(1054 와 1064)에 가깝게 위치한다. 제 2 부분의 질소 농도는 제 1 부분과 제 3 부분의 각각의 질소 농도보다 높다. 반도체 디바이스를 제조하기 위한 공정이 또한 설명되어 있다.

Description

반도체 디바이스 및 반도체 디바이스 제조 공정

본 발명은 일반적으로 반도체 디바이스와 반도체 디바이스를 제조하는 공정에 관한 것이며, 상세하게는 장벽막과 도전막을 포함하는 상호 접속 구조를 갖는 반도체 디바이스에 관한 것이다.

집적회로(IC) 산업에서는 개선된 신뢰성과 성능을 갖는 금속성 상호 접속 구조를 제조하고자 끊임없이 노력해 왔다. 하부와 상부간의 상호 접속을 위한 1가지 금속화는 티타늄/티타늄 질화물/알루미늄 또는 알루미늄 합금/티타늄 질화물(Ti/TiN/Al/TiN)을 포함한다. Ti 층은 아래쪽의 TiN 층과 그 아래의 절연층간의 응착력을 개선하기 위해 이용되고, 아래쪽의 TiN 층은 확산 장벽층으로서 이용되며, 위쪽의 TiN 층은 대반사(antireflective)층으로서 이용된다. 알루미늄 합금 층은 구리 등을 포함할 수 있다.

텅스텐 플러그는 전형적인 경우 Al를 기본 구성으로 하는 상호접속층의 사이의 비아(via) 접속을 위해 이용된다. 아래에 놓이는 Al 상호접속층이 TiN 대반사 막을 갖는 경우, 이 TiN 막은 전형적인 경우에 후속하는 비아 에칭동안에 에칭되어 Al 막이 노출된다. 전형적인 경우 텅스텐은 Al 함유막에는 직접적으로 증착되지 않는데, 그 이유는 WF₆의 불소가 알루미늄과 반응하기 때문이다, 따라서, 도전성 플러그(접촉 플러그 또는 비아 플러그)는 전형적인 경우 Ti/TiN/W를 포함하는 금속층 배열을 가지고 있다. Ti 와 TiN 은 그들이 알루미늄 상호접속층을 위해 기능하는 바와같은 동일한 용도로 사용된다. Ti 막과 TiN 막은 전형적인 경우 2개의 별도의 물리적 기상 증착 공정간에 형성되거나, 먼저 비교적 두꺼운 Ti 막을 증착한 후 그 막을 TiN 으로 변경함으로써 형성된다. Ti 와 TiN 은 텅스텐이 증착되는 동안에 붕소가 알루미늄에 접촉되는 것을 방지한다.

도전성 플러그가 공유되는 경우에 있어서, 어떤 상호접속용 알루미늄 금속 배열은 Al/Ti/TiN을 포함한다. 마찬가지로, Al 막은 알루미늄 또는 알루미늄 합금을 포함할 수 있다. 이 예에서는, 그러나, Ti 막이 Al 막 위에 배치되어 있어, 이 금속 배열은 계면층에 AlTi₃층이 형성될 수 있는 가능성이 있다. 많은 숙련된 기술자들은 비교적 높은 저항으로 인한 AlTi₃층의 형성을 회피하고자 하였다. Al₃Ti 층은 또한 (Al-Cu 합금에서) 구리가 Al₃Ti 계면층을 따라 확산되어 전자이동(electromigration)의 신뢰성을 떨어뜨리는 단점이 있다.

다른 금속층 배열은 Al/TiN 을 포함하며, 여기서 Al 막은 알루미늄 또는 알루미늄 합금막이고. TiN 막은 Al 막의 위에 배치된다. TiN 막을 형성하는 어떤 방법에서는 질소를 함유하는 가스를 이용한다. 질소를 함유하는 가스는 Al 과 반응하여 얇고 매우 높은 저항성의 알루미늄 질화물(AlN) 막을 형성한다. 얇은 고저항성의 AlN 막은 이 구조의 비아/접촉 저항에 악영향을 미친다.

다른 금속층의 배열은 위로 향하는 순서대로 Al/TiN/Ti/TiN 막을 포함한다. TiN/Ti/TiN 막은 전형적인 경우 3개의 별개의 막으로서 형성된다. 2개의 다른 타겟(TiN과 Ti)이 이용될 수 있지만 그들은 특정 문제를 가지고 있다. 또한, 전형적인 경우에 스퍼터링 시스템은 타겟의 수를 제한하고 있고, 추가의 불필요한 타겟을 갖는 것은 일반적으로 회피되고 있다. 1개의 스퍼터링 타겟이 이용되는 경우, 상기 3개의 별개의 막은 티타늄 타겟을 이용하여 형성될 수 있다. 전형적인 경우, 스퍼터는 Ti가 스퍼터링되기 전에 타겟에 잔재하는 어떤 TiN을 제거하기 위해 웨이퍼를 피복하고, 후자의 TiN 막이 스퍼터링되기 전에 티타늄 타겟의 표면을 TiN으로 피복하기 위해 후자의 TiN 막의 형성 전에 다시 피복될 것이다.

또한, 어떤 주지의 상호 접속 구조는 티타늄 옥시니트라이드(oxynitride) 층을 이용한다. 이 예에서는, 티타늄 막이 증착된 후, 티타늄 질화막, 티타늄을 다량 함유하는 티타늄-질화물 막이 순서대로 증착된다. 다량의 티타늄을 함유하는 티타늄-질화물 막의 증착에 이어서, 다음으로 산소 플라즈마가 그 막을 티타늄 옥시니트라이드 혼합물로 변경하기 이해 이용된다. 불운하게도, 티타늄 옥시나트라이드 막은 고성능 집적회로의 용도로는 저항성이 너무 크다. 탄탈은 티타늄 옥시니트라이드 혼합물에서 티타늄 대신에 이용될 수 있지만, 비교적 높은 저항을 갖는 문제는 해결될 것으로 예상된다.

대부분의 관심은 티타늄을 함유하는 막의 사용에 관한 것이지만, 상호 접속 구조에 탄탈과 탄탈과의 혼합물을 이용하고 하는 시도가 이루어지고 있다. 예컨대, 순수한 탄탈 막 또는 탄탈 질화물 막이 구리 상호 접속에 대한 장벽층/응착막으로서 이용될 수 있다. 그러나, 탄탈은 폴리싱 공정을 이용하여 제거하기가 매우 어려울 수 있고, 탄탈 질화물은 어떤 형태의 구리 막과의 응착 문제를 가지고 있다.

도 1은 본 발명의 실시예에 의한 새로운 상호 접속 구조의 사시도.

도 2 내지 도 4는 도 1에 설명된 구조를 형성하기 위해 이용되는 프로세싱 챔버를 시간 순서에 따라 설명하는 단면도.

도 5 내지 도 7은 3개의 실시예의 각각이 다른 질소 혼합물을 갖는 3개의 다른 실시예를 설명하는 XY 플롯도.

도 8은 층(116)에 대한 증착된 재료의 증가하는 시트 저항 대 스퍼터링 시간을 설명하는 XY 플롯도.

도 9는 도 1의 구조에 대한 응력 데이터에 비교해서 종래 디바이스에 대한 응력 데이터를 설명하는 막대 그래프.

도 10은 도 1의 구조에 비교해서 다양한 종래의 디바이스의 시트 저항을 설명하는 막대 그래프.

도 11은 도 1의 구조의 개선된 전자 이동 저항을 설명하는 대수(logarithmic)의 XY 플롯도.

도 12와 도 13은 알루미늄 계면에서 종래 구조와 도 1의 구조의 각각의 화학적 혼합물을 설명하는 XY 플롯도.

도 14은 클러스터 증착 툴을 설명하는 상면 사시도.

도 15는 상호 접속용 트렌치와 접촉 개구를 형성한 후 반도체 디바이스의 일부으 단면을 설명하는 단면도.

도 16은 탄탈 질화물 막을 형성한 후 도 15의 기판의 단면을 설명하는 단면도.

도 17은 탄탈을 대량 함유하는 탄탈 질화물막을 형성한 후 도 16의 기판의 단면을 설명하는 단면도.

도 18은 탄탈을 대량 함유하는 탄탈 질화물막을 형성한 후 기판 표면으로부터의 깊이에 대한 다양한 요소의 농도의 변화를 설명하는 플롯도.

도 19는 구리 시드 막을 형성한 후 도 17의 기판의 단면을 설명하는 단면도.

도 20은 구리 시드 막 위에 구리를 전기도금한 후 도 19의 기판의 단면을 설명하는 단면도.

도 21은 상호 접속용 트렌치와 접촉 막의 외부의 탄탈을 대량 함유하는 탄탈 질화물 막의 위에 놓이는 구리 막의 부분을 제거하기 위해 기판을 폴리싱한 후, 도 20의 기판의 단면을 설명하는 단면도.

도 22는 반도체 디바이스용 도선을 형성하기 위해 탄탈을 대량 함유하는 탄탈 질화물 막과 탄탈 질화물 막을 폴리싱한 후 도 21의 기판의 단면을 설명하는 단면도.

도 23은 거의 완성된 반도체 디바이스의 단면도.

* 도면의 주요부분에 대한 부호의 설명 *

104 : TiN 층 107 : Ar-N 플라즈마

114 : 웨이퍼 116 : TiN_X막

118 : TiN 막

본 발명은 많은 다른 실시의 형태에서도 이용될 수 있다. 많은 실시예에서는, 장벽막과 같은 제 1 도전막의 연속적으로 계층화된 부분이 상호접속과 도전 플러그와 같은 도전 구조에 이용되고 있다. 연속적으로 계층화된 부분은 난용성 금속과 질소와 같은 제 1 요소와 제 2 요소를 포함한다. 연속적인 계층화는 제 2 요소(즉, 알루미늄, 구리 등)의 최근방의 제 1 요소(즉, 난용성 금속)의 농도를 변경하고, 제 2 도전막은 제 1 도전막보다 도전성이 매우 강하다. 특정 실시예에서 제 1 도전막은 티타늄과 질소를, 제 2 도전막은 대부분 알루미늄을 가지거나, 제 1 도전막은 탄탈과 질소를, 제 2 도전막은 대부분 구리를 갖는다.

다른 실시예에서, 반도체 디바이스는 제 1 도전막과 대부분 구리인 제 2 도전막을 포함한다. 제 1 도전막은 제 1 부분, 제 2 부분, 및 제 3 부분을 가지고 있다. 제 2 부분은 제 1 부분과 제 3 부분사이에 배치되고, 제 3 부분은 제 2 도전막에 거의 접하고 있다. 제 1 부분과 제 3 부분은 제 1 금속성 요소를 포함하고, 제 2 부분은 금속성 요소와 질소를 포함한다. 제 2 부분의 질소 농도는 제 1 부분과 제 2 부분의 각각의 질소 농도보다 높다.

이들 구조를 갖는 반도체 디바이스의 제조 공정이 또한 개시되어 있다. 본 발명은 청구범위에 정의되어 있고 이하의 실시예를 읽는 다면 쉽게 이해될 것이다.

제 1 실시예에서, 도전막은 연속적으로 계층화된 부분을 갖는 장벽막에 의해 피복된다. 전형적인 경우, 도전막과 연속적으로 계층화된 장벽막은 상호 접속층에서 동일한 부분이다. 반도체 웨이퍼는 알루미늄 또는 그 합금이 웨이퍼의 위 표면에 증착되는 프로세싱 챔버(processing chamber)내에 놓인다. 다음, 그 웨이퍼는 티타늄 스퍼터 타겟을 포함하는 다른 프로세싱 챔버에 놓이게 되고, 그 티타늄 타겟은 스퍼터링이 시작되기 전에 얇은 TiN 층으로 피복된다. 아르곤(Ar) 플라즈마 분위기가 그때 TiN 층의 일부 또는 전부를 티타늄 스퍼터 타겟으로부터 제거하는 스퍼터링에 이용되어 연속적으로 계층화된 부분을 갖는 장벽층의 일부가 형성된다. 그 부분은 TiN_X의 혼합물을 가지며, 여기서 알루미늄 근처의 질소 농도는 알루미늄의 계면으로부터 떨어진 부분의 질소 농도보다 높다. 이 특정의 질소의 프로파일/증감(gradient)은 이하에서 계속 설명하기로 한다.

이 장벽층의 연속적으로 계층화된 부분의 형성 후, 다음으로, 아르곤(Ar) 플라즈마가 질소를 함유하는 가스(예컨대, N₂)에 노출되어 질소/아르곤 플라즈마를 생성하고, 그것에 의해 후속하는 티타늄 타겟으로부터의 스퍼터링은 화학량론의 TiN에 흡사한 것 및/또는 화학량론의 TiN을 생성할 것이다. 이 화학량론의 TiN에 흡사한 부분 및/또는 화학량론의 TiN 부분은 장벽막의 연속적으로 계층화된 부분의 위표면에 증착된다. 이 화학량론의 TiN 에 흡사한 막 및/또는 화학량론의 TiN 막이 형성되는 동안, 질소 플라즈마의 노출도 새로운 웨이퍼에 스퍼터링될 수 있는 티타늄 스퍼터 타겟에 얇은 TiN 층을 재형성한다. 결과적으로 Al/TiN_X/TiN 의 혼합물의 상호 접속 구조가 형성되며, 이 구조는 이하에서 논의되는 종래 기술에 비해 개선된 것이다.

위의 혼합물의 상호 접속 구조는 종래 기술에 비해 몇 가지의 이점을 가지고 있다. 먼저, 상호 접속 구조의 위에 형성되어 이 상호 접속 구조와 전기적으로 접촉하게 되는 후속의 비아/접촉 개구는 큰 면적비의 비아/콘택트에 Ti 또는 TiN 장벽층을 증착해야 할 필요가 없다. 1개의 티타늄 타겟만이 TiN_X/TiN 형성에 요구된다. 별개의 TiN 타겟을 채택하지 않았기 때문에, TiN 프로세싱 챔버에서의 분자량이 저감될 수 있고, 장벽층의 질소 농도가 보다 정확하게 제어될 수 있다. 또한, 본 명세서에 교시된 최종의 상호 접속 구조는 증착된 알루미늄을 거의 또는 전혀 구비하지 않기 때문에, 텅스텐 헥사 플루오르 화물(WF₆)과의 역반응이 저감되거나 제거되었다.

이 상호 접속 구조는 알루미늄 질화물(AlN) 형성의 가능성이 감소되어, 비아/접촉 저항이 개선된다. 또한, 이 상호 접속 구조는 티타늄 알루미늄(Al₃Ti) 형성의 가능성을 감소된다. 전자 이동은, 실험적인 데이터에 의해 도시된 바와같이, 3개 이상의 요인에 의해 개선될 수 있다. 또한, 본 명세서에 교시된 제 1 실시예의 공정은 질화 티타늄 타겟과 알루미늄 타겟으로부터의 스퍼터링만을 필요로 하고 있으므로(즉, 2개의 프로세싱 챔버만이 전체 혼합물의 상호 접속구조의 형성에 필요된다), 웨이퍼 처리 공정의 수가 저감되며 그것에 으해 웨이퍼이 결함이 저감될 수 있다. 또한, 프로세싱 챔버를 적게 이용함으로써, 본 명세서에 교시된 종래 기술의 해결 방안보다 높은 증착 시스템의 작업 처리량이 달성될 수 있다. 분석화학 데이터는 또한 이 상호 접속 구조의 막이 응력이 종래 기술에 비해 개선되었고 본 명세서에 교시된 상호 접속 구조의 비아/접촉 저항이 개선되었음을 나타내고 있다. 따라서, 본 명세서에 교시된 상호 접속 구조는 종래 기술의 실시예에 비해 개선된 솔루션(solution)이다.

이하에서는 특정 실시예에 대해 설명한다. 도 1은 이어지는 도 2 내지 도 4에 교시된 바와같은 공정에 의해 형성된 최종적인 구조를 설명하고 있다. 도 1은 알루미늄(Al) 막(42)이 먼저 유전층 또는 장벽 재료(도시하지 않음)의 위에 증착되고 있음을 설명하고 있다. 바람직한 경우 알루미늄 막(42)은 알루미늄 구리(Al-Cu) 층과 같은 알루미늄 합금이며, 여기서 구리는 혼합물의 0.5 % 내지 2.0 %를 점유한다. 다른 형태에서는, 막(42)은 알루미늄-구리-실리콘(Al-Cu-Si) 층일 수 있으며, 알루미늄-실리콘(Al-Si) 층, 또는 유사한 금속성 재료 또는 그것의 혼합물일 수 있다. 전형적인 경우, 알루미늄 막(42)은 약 400-700 나노미터의 범위의 두께로 증착되나, 약 500 나노미터의 두께가 바람직하다. 알루미늄 막은 Ti 및/또는 TiN 과 같은 이전에 형성된 장벽 재료의 위에 증착될 수 있다. 탄탈(Ta)과 같은 다른 난용성 재료가 Ti 대신에 이용될 수 있다.

알루미늄 막(42)의 형성 후, 장벽막의 연속적으로 계층화된 부분(44)이 형성된다. 이 부분(44)의 화학적 혼합물에 관한 상세 설명은 계속해서 도 5 내지 도 7에 대해 논의된다. 일반적으로, 부분(44)은 알루미늄 막(42)의 표면에서 보다 큰 질소 농도를 포함하고 그것의 위 표면 근처에서는 낮은 질소 농도를 포함한다. 이 부분(44)을 통한 질소 분포/증감은 도 2 내지 도 4에 예시된 스퍼터링 공정에 의해 이루어진다. 일반적으로, 부분(44)은 화학적으로는 TiN_X임을 알 수 있다. 부분(44)의 두께는 전형적인 경우 2 내지 15 나노미터의 범위이며, 8 나노미터 이하가 최적이다.

부분(44)의 형성 후, 화학량론의 TiN과 흡사한 부분 및/또는 화학량론의 TiN 부분(46)이 부분(44)의 위에 증착된다. 부분(46)은 전형적으로 60 내지 100 나노미터의 사이에서 두께가 변동되며, 약 80 나노미터가 바람직할 것이다. 부분(46)은 다음에 형성되는 비아/콘택트에 대한 에칭 정지막으로서, 그리고 포토리소그래픽 공정용 대반사 코팅(ARC)막으로서 이용된다. 장벽막은 부분(44,46)의 결합을 포함한다.

도 2 내지 도 4는 동일한 증착/스퍼터링 프로세싱 챔버에서 도 1의 연속적으로 계층화된 부분(44)과 TiN 부분(46)의 형성에 대한 특정 공정을 설명한다. 도 2 내지 도 4에서는, 막(116)은 도 1의 TiN_X부분(44)과 유사하고, 막(118)은 도 1의 TiN 부분(46)과 유사하다. 웨이퍼는 도 2 내지 도 4에 도시된 증착 공정간에 연속적으로 증착되며 스퍼터 또는 더미 웨이퍼는 사용되지 않는다.

도 2에서는, 증착 프로세싱 챔버(100)를 설명한다. 증착 프로세싱 챔버(100)는 티타늄 타겟(102)과 경계하는 받침판(101)을 포함한다. 이전의 웨이퍼의 이전의 공정에 의해, 얇은 TiN 층(104)이 티타늄 타겟(102)의 노출 표면에 잔재하고 있다. 프로세싱 챔버(100)는 또한 반도체 웨이퍼(114)의 지지용인 받침대(112)를 포함한다. 웨이퍼(114)는 받침대(112)에 클램프되거나 또는 클램프되지 않을 수 있고, 웨이퍼(114)는 그 위에 형성된 알루미늄 층을 포함한다. 또한 받침대(112)는 증착/스퍼터링간에 웨이퍼(114)의 온도를 제어하기 위한 가열 및/또는 냉각 수단을 포함할 수 있다.

로봇 방식의 아암(도 2 내지 도 4에는 도시하지 않음)은 웨이퍼(114)를 받침대(112)의 위에 놓는다. 웨이퍼를 로보식 아암을 이용하여 배치한 후에는, 플라즈마(106)가 프로세싱 챔버(100)내에 생성된다. 플라즈마(106)는 활성화된 아르곤 이온(Ar⁺)(108)과 활성화된 전자(e^-)(110)로 구성된다. 전원은 타겟(102)과 플라즈마(106)간의 전압 전위를 생성하기 위해 이용된다. 이온(108)의 활성 상태와 함께 이 전위의 차는 재료가 층(104)으로부터 스퍼터링되고 웨이퍼(114)의 위 표면에 증착되어 막(116)이 형성된다.

도 3은 타겟 TiN 층(104)으로부터의 재료가 타겟 표면에서 제거되고 웨이퍼(114)상에 증착되어 막(116)을 증대하게 형성할 때까지의 (바로 그 시간 기간 동안, 도 8과 관련 설명을 참조) 시간 기간 동안 스퍼터링 공정이 이어지고 있음을 설명한다. 따라서, 스퍼터링 공정에 의해 웨이퍼(114)의 위 표면에 최종적으로 TiN_X막(116)이 형성된다. 도 3에 도시된 바와같이, 아르곤(Ar) 플라즈마(106)에 의해 재료가 층(104)으로부터 제거되어 타겟(102)의 위의 층(104)은 매우 얇아지거나 타겟(102)으로부터 완전히 제거된다. 층(104)이 타겟(102)으로부터 제거되기 때문에, 층(116)의 증대적 혼합은 티타늄을 다량 함유하나 질소는 거의 함유하고 있지 않게 된다. 환언하면, 막(116)의 하부 부분은 막(116)의 상부 부분보다 높은 질소 농도를 가지고 있는데, 그 이유는 스퍼터링 시간에 따라서 층(104)이 침식되기 때문이다. 그것에 의해, 소정 시간 기간 후에는, 소정 두께의 막(116)이 완성되고, 도 4에 도시된 바와같은 후속 공정이 이어진다.

도 4는 바람직하게는 질소(N₂)인 반응 가스가 프로세싱 챔버(100) 내부의 공정 분위기에 제공된다. 이 질소 가스의 제공으로, 도 3의 Ar 플라즈마(106)는 도 4에서는 Ar-N 플라즈마(107)로 변화한다. 따라서, 플라즈마(107)는 활성화된 아르곤 이온(Ar⁺) 뿐만 아니라, 활성화된 질소 이온(N⁺)으로 이루어진다. 플라즈마(106)의 경우에서와 같이, 플라즈마(107)도 또한 활성화된 전자(e^-)(110)를 포함한다.

질소 이온(109)은 도 4의 플라즈마(107)에 잔재하기 때문에 후속하는 웨이퍼(114)로의 재료 증착은 화학량론 TiN 또는 화학량론 TiNDP 거의 흡사한 것이 된다. 따라서, TiN 막(118)은 일정 시간을 초과하면 막(116)의 위 표면에 크게 증착된다. 도 4에서도 도시한 바와같이, 플라즈마(107)내의 질소 이온(109)의 존재에 의해 티타늄(Ti) 타겟(102)의 노출 표면의 위에 질화 티타늄 층(104)이 재형성된다. 따라서, 현재 Al/TiN_X/TiN 의 상호 접속층이 그 위에 형성된 웨이퍼(114)는 프로세싱 챔버(100)로부터 로봇방식으로 제거될 수 있다. 이 웨이퍼의 제거 후, 새로운 웨이퍼가 프로세싱 챔버에 놓이게 되어 이 새로운 웨이퍼에 대해 도 2와 도 4의 공정이 연속적으로 다시 행해지며 각 새로운 웨이퍼마다 반복적으로 행해진다.

도 5 내지 도 7은 도 4에서 설명한 웨이퍼의 위의 막(114-118)에 대해 발생할 수 있는 3개의 다른 화학 혼합물의 실시예를 설명한다. 도 5 내지 도 7은 막(118)의 위 표면으로부터 알루미늄 막을 포함하는 기판(114)의 위 부분까지 수직으로 절단된 도 4의 웨이퍼의 질소 농도를 설명한다.

도 5는 한 특정 실시예를 설명한다. 실리콘 웨이퍼(114)의 위 표면에 위치하는 알루미늄 막은 거의 어떤 질소 농도 또는 어떠한 질소 농도도 가지고 있지 않다. 이 심각한 질소 농도의 부족은 농도(120)에 의해 표시된다. 알루미늄 막(114)과 TiN_X막(116)간의 계면에, 질소 농도는 거의 화학량론 레벨(122)로 상승한다. 환언하면, 도 2에서 증착/스퍼터링이 최초로 시작되는 때에, 최초로 층(104)으로부터 스퍼터링된 재료는 거의 화학량론의 티타늄 질화물(TiN)에 가까워서 도 3의 막(116)의 하부 부분은 높은 질소 원자(N) 농도를 가지고 있다. 이 높은 질소 원자의 농도는 도 5에서 레벨(122)로서 도시되어 있다.

아르곤 플라즈마(106)는 계속해서 타겟(102)의 층(104)으로부터 재료를 스퍼터링하기 때문에, 이후 층(104)은 매우 얇아진다. 도 3의 층(104)이 얇아지기 시작하고 도 3의 층(1160이 두꺼워지기 시작할 때, 막(116)의 질소 농도는 타겟(102)으로부터 많은 Ti 가 계속적으로 소모되는 때부터 감소되기 시작한다. 이 감소된 질소 농도의 레벨과 막(116)의 타타늄 다량 함유 영역은 도 5의 레벨(124)에 의해 도시되어 있다. 도 5는 도 4의 질소 도입 공정이, 타겟(102)의 층(104)이 완전히 제거되기 전에, 시작되는 것을 분명하게 도시하고 있다. 따라서, 도 5는 타겟(102)의 순수 티타늄만이 막(116)의 일부로서 증착되는 곳이 전혀 없다는 것을 설명한다(도 7과는 상이하며, 다른 실시예를 도시하고 있다). 도 5에서, 타겟(102)이 층(104)에 관해 완전히 고갈되기 전에, 도 4의 아르곤-질소 플라즈마(107)가 발생되어, 도 5에 설명한 바와같이, 레벨(124)에 비해 높은 질소 농도(126)를 갖는 화학량론의 TiN 와 거의 흡사한 것이 증착된다. 통상적으로, 레벨(122, 126)은 거의 같다. 따라서, 거의 화학량론인 최초의 질소 농도(122)를 갖는 장벽막이 증착되어 질소 농도는 막(116)의 두께가 증가됨에 따라 감소될 것이다. 또한, 대체적인 공정으로, 더미 웨이퍼 또는 챔버의 차폐기로부터 타겟을 다시 질화물로 충진(re-nitriding)하는 것에 의해 스퍼터링 타겟의 티타늄 질화물이 웨이퍼의 스퍼터링 후에 재형성될 수 있다.

도 6은 대안적인 실시예를 설명한다. 도 6은 기판(114)의 알루미늄 위 부분이 낮은 질소 레벨(120)을 포함하는 것을 설명하고 있다. 다음, 도 6은 도 2에서 시작되어 도 3에서 완료되는 증착이 매우 짧은 시간 기간동안 실시되는 것을 도시한다. 도 6에서 장벽이 증착되는 시간 기간은 매우 짧기 때문에, 막(116)의 전반의 질소 농도의 변화되는 프로파일이 도 6의 경우보다 덜하고, 도 3의 막(116)의 두께는 얇아진다(거의 5 나노미터 이하이다). 그 때, 아르곤 질소 플라즈마가 발생되어 그것에 의해 질소 농도(126)를 갖는 막(118)이 도 6의 좌측 부분에 도시된 바와같이 형성된다.

도 4의 질소 아르곤 플라즈마는, 플라즈마(107)가 먼저 생성되는 경우에, 막(116)의 표면 부분에서 극소량의 티타늄(Ti)과 반응할 수 있다. 따라서, 질소 이온(109)은 실제 층(116)의 질소 농도를 증가시키고, 그것에 의해 시간이 지나감에 따라 막(116)의 상부 표면의 근처의 질소 농도가 증가하게 된다. 사실상, 도 6의 막(116)은, 예컨대 막(116)이 비화학량론적 형태로 최초로 증착되더라도, 화학량론적 TiN 또는 화학량론적 TiN과 거의 흡사한 것으로 완전히 변경될 가능성이 있는데, 그 이유는 도 6에 도시된 계면(125b)에서의 질소 이온(109)의 존재때문이다. 또한, 종래의 반도체 기술에서와 같이, 반도체 디바이스(웨이퍼)에 금속 어닐링 공정을 실시할 때, 극소량의 질소를 함유한 영역과 다량의 질소를 함유한 영역간의 계면이 그다지 구별되지 않는다. 그러나, 장시간의 스퍼터(대략 20-30(kW-초) 이상)가 막(116)에 대해 사용되는 경우, 전형적으로 어떤 티타늄 막이 막(116)과 막(118)의 사이의 계면 근처에서 검출되는 것으로 분석되고 있다.

도 7은 장벽층의 다른 실시예를 설명하고 있다. 도 7은 표면(114)의 위 부분의 알루미늄 막이 질소를 함유하지 않거나 거의 극소량을 함유하고 있다는 것을 다시 설명하고 있다. 도 3의 증착 시간이 꽤 긴 경우(Applied Materials Endura에서의 증착과 같이, 대략 1kW에서 20 내지 30초보다 크다)와, 또는 플라즈마(106)의 파워가 높은 경우(Applied Materials Endura 상의 대략 5kW 보다 크다), 그 때 도 3의 층(104)은 전체적으로 제거될 가능성이 있으며 순수한 티타늄은, 막(116)의 위 부분으로서, 증착되기 시작할 것이다. 이것은 도 7에 도시되어 있다. 따라서 막(116)의 하위 부분의 질소 농도는 레벨(122)로 도시된 바와 같이 높고, 반면에 도 7의 레벨(124)은 어떤 질소도 존재하지 않음을 분명하게 도시하고 있다. 따라서, 도 7의 레벨(124)에서, 순수한 티타늄은, 도 3의 막(116)의 상위 부분으로, 타겟(102)으로부터 증착되고 있다. 도 7의 이 영역(124)에서, 도 3의 층(104)이 완전히 제거되었다면 순수한 티타늄은 이제 타겟(102)으로부터 스퍼터링된다. 다음으로, 도 7은 플라즈마(107)가 발생되어 막(118)이 아르곤-질소 플라즈마에 의해 막(116)의 위 표면에 형성되는 것을 설명한다. 앞에서 주지된 바와같이, 도 7의 티타늄을 다량 함유한 영역(124)의 어떤 부분은 도 4의 플라즈마(107)내 존재하는 질소 이온에 의해 소모될 수 있다. 따라서, 도 5 내지 도 7은 다양한 프로파일 및/또는 장벽층(116)의 농도가, 스터퍼 시간과 플라즈마(106,107)의 스퍼터 에너지를 변경하는 것에 의해 이루어질 수 있다는 것을 설명한다.

도 8은 증대하게 스퍼터링된 재료의 시트 저항 대 스퍼터 시간의 플롯을 설명한다. 도 8은 먼저 도 5 내지 도 6에서 설명된 5초간의 스퍼터링 공정에서 증착되는 최초의 재료가 티타늄보다 더 저항성이 강하다는 것을 명백하게 설명하고 있다. 환언하면, 도 8에서 0 내지 5 초간에 증착된 재료는 (순수한 티타늄에 비해) 질소를 대량 함유하거나 화학량론의 TiN 에 거의 흡사한 티타늄이다. 10초와 15초간으로 시간이 증가함에 따라, 도 3의 층(104)은 한 층 더 침식되고, 그것에 의해 막(116)의 증가 부분에 증착되는 재료의 질소 농도는 상기 질소 농도를 감소시킨다. 스퍼터 시간의 증가에 따른 이 질소 농도의 감소(즉, 도 3의 층(104)의 제거)는 도 8에 예시된 시간 이후 도전성의 증가로 주어지는 것이 분명하다. 도 8의 우측으로의 도전성의 증가는 층(104)이 얇아지고 보다 순수한 Ti는 증착되어 증대되고 있다는 사실에 기인한다. 최종적으로, Applied Materials Endura에서 약 1 kW에서 대략 20초의 스퍼터링 후, 모든 또는 거의 모든 층(104)은 도 3에서 제거되었고 순수한 티타늄(Ti)은, 도 7에 예시된 분명하게 예시된 바와같이, 막(116)의 상위의 증가 부분과 같이 스퍼터링되기 시작한다. 도 8의 전체는 대략 1kW의 파워에서 동작하는 Applied Materials Endura의 PVD 시스템에서 수집된 데이터를 포함한다.

따라서, 대략 5초간 도 3의 공정을 이용하여 스퍼터링 된다면, 도 6에 대응하는 혼합물을 갖는 구조가 형성될 것이며 도 8은 그러한 구조를 설명하고 있다. 다음으로, 대략 10 내지 12 초간 도 3의 챔버에서 스퍼터링이 실시된다면, 그 때 도 5에 대응하는 혼합물을 갖는 구조가 형성될 것이며, 또한 도 8은 그러한 구조를 설명하고 있다. 최종적으로, 대략 30 초간 스퍼터링이 도 3에 예시된 공정 조건에서 실시된다면, 도 7에 대응하는 혼합물을 갖는 구조가 형성될 것이며, 도 8은 그러한 것을 설명하고 있다.

스퍼터링 파워가 증가됨에 따라, 도 3의 층(104)을 전체적으로 소모하기 위한 시간은 감소된다. 반대로, 파워가 감소됨에 따라, 도 3에서 타겟(102)으로부터 층(104)이 완전하게 침식되는데 걸리는 시간은 길어질 것이다. 일반적으로, 본 명세서의 도 5에서 예시된 실시예는 파워*시간의 곱을 이용하는 것에 의해 형성될 수 있고, 어떤 경우에는 초당 5,000kW와 초당 15,000kW(kW*sec)의 범위를 채택한다. 따라서, 도 8은 도 5 내지 도 7의 결과에 도달하기 위해 필요한 스퍼터 또는 소모 시간의 크기뿐만 아니라 얼만큼의 파워와 시간으로 도 2 내지 도 4의 공정을 이요하여 형성된 장벽층(116)에서 다른 티타늄 프로파일과 질소 프로파일을 제조할 수 있는지를 설명하고 있다.

도 9는 도 1의 상호 접속 구조가 종래의 Al/Ti/TiN의 실시예와 비교될 때 저감된 막의 응력을 갖는 것을 설명하는 막대 그래프 플롯을 포함한다. 도 9의 좌측 부분은 Al/Ti/TiN 구조의 프리 어닐과 포스트 어닐의 응력 레벨을 설명한다. 도 9의 우측 부분은 도 1에 도시된 바와같은 새로운 Al/TiN_X/TiN 구조의 프리 어닐과 포스트 어닐의 응력 레벨을 설명한다. 도 9로부터 명백하게 알 수 있듯이, 도 1 내지 도 8에 교시된 공정의 이용은 상호 접속 층에 관한 막의 응력의 레벨을 저감할 수 있다.

도 10은, 막대 그래프의 플롯에서, 도 1의 새로운 상호 접속 구조에 비해서 다양한 종래 기술의 상호 접속 구조에 대한 시트 저항의 평가를 설명하고 있다. 도 10의 좌측 부분은 Ti/Al/Ti/TiN 으로 이루어진 프리 어닐 구조와 포스트 어닐 구조에 대한 높은 시트 저항을 설명하고 있다. 또한, 도 10의 중간 부분은 Al/Ti/TiN 으로 이루어진 프리 어닐 구조와 포스트 어닐 구조를 설명하고 있다. Al/Ti/TiN 구조의 프리 어닐과 포스트 어닐의 시트 저항은 Ti/Al/Ti/TiN 구조의 프리 어닐과 포스트 어닐의 시트 저항보다 각각 낮다. 도 10의 우측 부분은 새로운 Al/TiN_X//TiN 구조의 프리 어닐과 포스트 어닐의 시트 저항을 설명한다. 도 10으로서 명백하게 알 수 있듯이, 도 1의 Al/TiN_X/TiN 금속 상호 접속의 시트 저항은 다른 구조, 특히 포스트 어닐의 평가에 대해서 개선된다.

도 11은 전자 이동 데이터(302,300)를 설명한다. 전자 이동 데이터(302)는 전형적으로 Ti/Al/Ti/TiN 과 Al/TiN/Ti/TiN 구조보다 바람직한 Al/Ti/TiN 구조의 경우에 해당하는 것이다. 도 11의 전자이동 데이터(300)는 도 1의 새로운 Al/TiN_X/TiN 구조의 경우에 해당한다. 곡선(302,300)의 크기와 기울기에 의해 쉽게 알 수 있듯이, 도 1의 상호 접속 구조의 전자 이동은 Al/Ti/TiN 구조에 비해 크게 개선되어 있다. 적어도 3배의 전자 이동의 개선은 다른 종래 기술의 구조와 대조적으로 도 1의 구조를 이용하여 달성되었음을 실험적으로 도시하고 있다. 동일한 조건에서 이루어진 Al/Ti/TiN 구조의 평가와 도 1의 새로운 Al/TiN_X/TiN 구조의 평가에 의해, 31 시간 동안 0.45의 평균 오차를 갖는 Al/Ti/TiN 에 대한 평균 시간동안의 실패률(MTF)과 63 시간 이상에서 0.32의 평균 오차를 갖는 도 1의 새로운 Al/TiN_X/TiN 에 대한 평균 시간 동안의 실패율(MTF)을 얻었다. Al/Ti/TiN 구조의 전자 이동 특성에 대한 최대 전류는 대략 242 마이크로 암페어(㎂)이며, 한편 동일한 기하학적 구조와 동일한 응력 조건하에서 형성된 Al/TiN_X/TiN 구조의 최대 전자 이동 전류는 대략 943 마이크로 암페어(㎂)이다. 따라서, 요약하면, 도 1의 상호 접속은 종래 기술의 것보다 상당히 개선된 전자 이동 특성을 갖는다.

도 12와 도 13은 도 1의 구조가 Al/TiN/Ti/TiN 구조가 영향을 받았던 알루미늄 질화물(AlN)의 역 형성으로 인해 영향을 받지 않는다는 것을 설명한다. 도 12는 알루미늄과 Al/TiN/Ti/TiN 구조에 대한 낮은 TiN 막간의 계면의 에너지 분산 의 스펙트럼(EDS)을 설명하고 있다. 도 12는 그 계면에서 AlN 의 형성과 질소의 존재를 분명하게 도시하고 있다. 한편, 도 13은 도 1의 알루미늄 막(42)과 장벽막의 낮은 부분(44)간의 계면에 실시된 EDS 분석을 설명하고 있다. 도 13은 도 1의 그 계면에는 어떤 높은 저항성의 AlN도 없다는 것을 분명하게 도시하고 있다.

도 14는 Applied Materials Endura의 PVD 스퍼터링 시스템과 같은 클러스터 증착 툴(400)을 설명하고 있다. 웨이퍼는 챔버 엔트리(406)를 통해 웨이퍼 전달 챔버(404)로 들어간다. 일단 웨이퍼가 전달 챔버(404)내에 있다면, 로봇 방식의 제어는 2개의 알루미늄(Al) 스퍼터링 챔버(401 또는 402)중 하나에 웨이퍼를 놓는다. 챔버(401 또는 402) 중 하나가 도 1의 알루미늄(42)의 층을 증착하는데 이용된 후, 웨이퍼는 로봇 방식으로 전달 챔버(404)를 통해 도 14의 챔버(100a 또는 100b) 중 하나에 전달된다. 웨이퍼가 일단 챔버(100a 또는 100b)에 놓인다면, 도 2 내지 도 4의 공정이 실시되어 알루미늄 층(42)의 위 표면에 부분(44,46)을 형성한다. 도 2 내지 도 4의 공정이 일단 챔버(100a 또는 100b) 중 하나에서 완료되면, 그 때 웨이퍼는 전달 챔버(404)와 엔트리(406)를 통해 증착 시스템(400)에서 제거되고 후속 웨이퍼가 처리될 것이다.

도 1 내지 도 14에 교시된 구조와 공정은 종래 기술에 비해 상당히 개선되어 있다. 본 명세서에 교시된 도 1의 구조를 이용하면, 위에 놓이는 텅스텐 비아(via)은 장벽막이 없이도 형성될 수 있다. 그러나, 티타늄 및/또는 티타늄 질화물은 텅스텐이 절연층의 위에 증착된 블랭킷으로 된다면 여전히 글루(glue) 층으로서 기능하도록 요구될 수 있다. 그러나, 이들 측벽 글루 층은 도 1의 비아/콘택트의 하위 부분에 장벽층을 형성하기 위해 굳이 증착될 필요는 없다. 따라서, 후속하는 비아의 직경은 위험스러운 글루 스텝 커버리지의 감소가 없이 면적이 한 층 줄어들 수 있다.

또한, 도 2 내지 도 4에 관해 교시한 공정은 티타늄 타겟(102)을 채택하고 있다. 따라서, 혼합식의 티타늄 질화물(TiN) 타겟에 의하면, 분자 수의 소량화를 회피할 수 있고, 증착된 티타늄 질화물 막내의 질소 농도를 개선하며, 전박적으로 높은 기능을 제공한다.

도 12 내지 도 13에 관해 논의한 바와같이, 도 1의 상호 접속 구조는 알루미늄 질화물(AlN)의 형성을 완전히 제거 또는 거의 억제한다. 이 알루미늄 질화물 형성의 억제는 알루미늄 질화물이 매우 높은 저항성 층이기 때문에 그것에 의해 AlN 존재가 시트 저항과 비아/콘택트 저항에 악 영향을 주게되므로 유리하다. 또한, 티타늄은 도 1의 구조에서의 어떤 지점에서도 알루미늄과 직접적으로 접촉하지 않으므로, 티타늄 알루미나이드(Al₃Ti)의 형성이 줄어들거나 제거된다. 또한, 도 1의 디바이스의 전자 이동의 특성은 적어도 3가지의 이유로 Al/Ti/TiN 구조를 갖는 디바이스에 비해 대단히 개선되어 있다(도 11 참조).

또한, 별개의 TiN, Ti, 및 TiN 막을 형성할 때 요구되는 어떤 차폐 공정 또는 더미 웨이퍼 공정은 도 2 내지 도 4의 공정에서는 필요하지 않다. 따라서, 도 2 내지 도 4의 공정을 이용하면 작업처리량이 개선된다. 또한, 도 1의 상호 접속 구조를 처리하기 위해 이용되는 웨이퍼 처리와 다수의 챔버가 종래의 실시예에 비해 감소되므로, 소유권과 작업처리양의 비용이 개선된다. 도 1 내지 도 14에 의해 교시된 공정을 채용하면 작업 처리량이 대략 50% 의 비율로 증가될 수 있다는 데이터를 도시하였다. 또한, 웨이퍼 처리를 위한 공정수가 저감되면 웨이퍼 재료의 결함이 한 층 줄어들고, 도 14의 증착 시스템은 여분의 챔버(예컨대, PVD 클러스터 증착 시스템에서의 2개의 거의 일치하는 Al 챔버와 2개의 거의 일치하는 장벽 TiN 챔버)를 포함한다. 여분의 챔버는 예컨대 챔버(100a,402)는 공정용으로 이용될 수 있고, 한편 챔버(100b,401)는 예비용으로 보존할수 있거나 시스템(400)의 완전한 중지가 없이도 업그레이드될 수 있기 때문에 유리하다. 도 9 내지 도 10에 명백하게 도시된 바와같이, 도 1의 구조의 막 응력은 종래의 상호 접속 구조에 비해 꽤 감소되고, 그리고 도 1에서의 재료의 시트 저항 및 비아/콘택트 저항도 또한 종래 기술에 비해 개선된다.

이하에서는 제 2 실시에에 관해 설명하며, 여기서 장벽막은 구리 등을 포함하는 도전막을 증착하기 전에 형성되어 있다. 마찬가지로, 장벽막의 연속적으로 계층화된 부분이 형성된다. 그러나, 상기 부분의 금속을 다량 함유한 영역은 도전막과 자체적으로 접촉된다. 반도체 디바이스는 기판, 기판위의 제 1 도전막, 및 제 1 도전막위의 제 2 도전막을 구비한다. 제 1 도전막은 난용성 금속과 질소를 포함한다. 제 1 도전막은 기판에 밀접하게 놓인 제 1 부분과 기판으로부터 멀리 떨어져 놓인 제 2 부분을 갖는다. 제 2 부분에 대한 질소의 원자%는 제 1 부분에 대한 질소의 원자%보다 낮다. 제 2 도전막은 대부분 구리로 되어 있다. 제 1 도전막내의 부분의 결합은 양호한 확산 장벽(제 1 부분)을 제공하며, 제 2 도전막과 양호하게 응착되어 있다.

이하에서는 특정 실시예에 관해 설명한다. 도 15는 반도체 디바이스의 기판(1100), 필드 절연 영역(1102), 및 도핑 영역(1104)을 포함한다, 이 예에서 사용된 바와같이, 반도체 디바이스 기판(1100)은 비결정 반도체 웨이퍼, 절연체위의 반도체 웨이퍼 또는 반도체 디바이스 제조에 이용되는 어떤 다른 기판을 포함한다. 기판(1100)의 위에는 게이트 유전체층(1106), 실리콘 막(1107), 및 실리콘 막(1108)의 순서로 형성된다. 실리사이드 막(1108)과 실리콘 막(1107)은 패터닝되어 도 15에 도시한 바와같은 게이트 전극층을 형성한다. 측벽 스페이서(1109)는 실리콘 막(1107)과 실리사이드 막(1108)을 포함하는 게이트 전극의 근처에 형성되어 있다. 도시하지는 않았지만, 실리사이드 영역은 도핑 영역(1104)의 위에 놓인다.

제 1 레벨간 유전체층(ILD)(1011)은 기판(1100)과 게이트 전극층의 위에 놓인다. 제 1 ILD 층(1011)은 제 1 에칭 정지막(1110), 제 1 평탄 절연막(1112), 제 2 에칭 정지 막(1114), 및 제 2 평탄 절연 막(1106)을 포함한다. 모든 막(111O 내지 1116)은 전형적인 경우에 절연체이다. 한 특정 실시예에서는, 에칭 정치 막은 실리콘 질화물과 같은 질화물 막을 포함하고, 평탄 절연막(1112, 1116)은 옥사이드를 포함한다. 도시하지는 않았지만, 실리콘을 다량 함유하는 실리콘 옥시니트라이드를 포함하는 대반사 막은 ILD 층(1011)의 부분으로서 형성될 수 있고 제 2 평탄 절연막(1116)의 위에 형성되나, 도시하지는 않았다. 다음으로, 제 1 ILD 층(1011)은 패터닝되어 개구(1012)를 형성하고, 상호 접속용 트렌치 부분(1122)와 콘택트 부분(1124)을 포함한다. 상호접속용 트렌치 부분(1122)은 층 또는 막(1116)의 내에 형성되고 일반적인 경우 콘택트 부분(1124) 보다 넓으며, 제 1 및 제 2 에칭 정치 막(1110, 1114)과 제 1 평탄 절연막(1112)을 통해 연재되어 있다. 지금 위치까지의 구조는 종래 방법을 이용하여 형성된다.

다음으로, 탄탈 질화물막(1022)이 기판의 위와 개구(1102)의 내에 증착된다. 탄탈 질화물막(1022)은 전형적인 경우 33 내지 50 (원자%)의 질소를 포함하며 이때 밸런스는 탄탈이다. 이 막이 형성되면 도 16에 도시한 바와같이 도핑 영역(1104)과 접촉할 수 있다. 다음으로, 기판이 탄탈을 다량 함유하는 탄탈 질화물막(1032)을 형성하기 위해 처리되며 도 17에 도시한 바와같이 상기 막(1032)은 탄탈 질화물막(1022)이 위에 놓인다. 막(1022, 1032)의 결합은 도선 형성용 응착/장벽막인 제 1 도전막이 된다. 제 1 도전막은 대략 1 내지 50 나노미터의 범위에 있고, 전형적인 경우 대략 10-30 나노미터의 범위에 있다.

탄탈 질화물과 탄탈이 대량 함유된 탄탈 질화물 막(1022 와 1032)의 형성은 아래와 같이 형성된다. 기판은 증착 장치와 같은 프로세싱 챔버내의 서셉터(susceptor)의 위에 놓인다. 서셉터는 대략 50 내지 250 ℃의 범위의 온도로 가열 처리된다. 2개의 막의 증착 동안의 압력의 범위는 일반적으로 대략 15 내지 40 밀리토르(millitorr)이다. 응력은 증착될 구조의 면적비와 기하학 구조에 의존한다. 스퍼터 재료에 이용되는 직류(DC) 전력의 범위는 통상 0.5 내지 3 킬로와트이고, 상세하게는, 전형적으로 1.2 내지 1.8 킬로와트이다. 스퍼터링 챔버내에 플라즈마를 생성하기 위해 이용되는 무선 주파수(RF) 전력의 범위는 통상 1 내지 2 킬로와트이고, 보다 상세하게는, 전형적으로 1.3 내지 1.7 킬로와트이다.

2개의 막(1022와 1023)의 증착은 전형적이 경우에 1개의 단일 배출 사이클간에 한 순서로서 실시된다. 제 1 부분의 증착 동안, 탄탈 질화물막(1022)은 화학량론 혼합물(TaN)에 유사하게 되며, 어떤 기판 바이어싱도 없다. 이 시간동안, 질소 함유 가스와 아르곤과 같은 희 가스(noble gas)는 스퍼터링 타겟의 방향으로 향하게 된다. 질소 함유 가스는 질소, 암모니아 등을 포함한다. 막(1032)의 형성에 있어서, 질소 함유 가스는 희 가스가 계속해서 흐르는 동안 제거되고, 기판은 대략 75 내지 80(volts)의 음전압으로 바이어싱된다.

이 스퍼터 증착간에, 막내의 탄탈의 원자% 는 증가하고 반면 질소의 원자%는 도 8에 예시된 바와같이 감소한다. 도 18은 노출 표면에서 제 1 ILD 층(1011)까지의 거리의 함수로서 (원자%에서의) 농도의 플롯을 포함한다. 탄탈을 대량 함유하는 탄탈 질화물막은 대략 0-30 (원자%)의 질소의 범위를 갖는다. 이 특정 실시예에서, 탄탈을 대량 함유한 탄탈 질화물 막(1032)의 상위 표면은 거의 순순한 탄탈이며 본래 어떤 질소 원자도 가지고 있지 않다. 전형적인 경우 상위 표면에서의 낮은 원자%의 질소는 대부분이 구리인 막에 강한 응착력을 제공한다. 상위 표면에서 탄탈의 원자%는 적어도 95%일 수 있고 질소의 원자%는 구리의 응착력이 부분적으로 문제가 된다면 5% 이하일 수 있다. 대안적인 실시예에서, 질소를 함유하는 가스와 희 가스는 제거될 수 있고 챔버는 희 가스가 유동되기 직전에 비게 된다. 별개의 부분을 갖는 제 1 도전막이 형성될 것이다.

1개의 특정 실시예에서, 질소를 함유하는 가스가 흐르고 바이어싱이 오프로 전환되는 때(막(1032))의 시간 간격은 대략 질소를 함유하는 가스의 유동이 종료되고 바이어싱이 온으로 전환되는 때의 시간 간격과 거의 동일하다. 그러나, 시간 간격이 다를 수도 있다. 어떤 실시에에서, 탄탈 질화물 막(1022)의 두께는 탄탈을 대량 함유하는 탄탈 질화물 막(1032)보다 두껍다, 2개의 막(1032와 1022)의 결합된 두께의 범위는 대략 1-50 나노미터이고, 전형적인 경우에는 대략 310-30 나노미터이다. 막(1022와 1032)는 장벽막의 부분이다.

다음으로, 구리 시드 막(1054)이 도 19에 도시된 바와같이 탄탈을 대량 함유하는 탄탈 질화물 막(1032)의 위에 증착된다. 구리 시드 막(1054)은 물리적 기상 증착, 화학적 기상 증착 등을 포함하는 여러 방법에 의해 증착될 수 있다. 금속 유기체의 화학 기상 증착이 사용되는 경우, 구리 프리커서(precursor)는 구리 헥사 플루오르 비닐 트리메틸 시레인(Cu(hfac)(VTMS)과 구리 헥사 플루오르 아세틸 3 헥신(Cu(hfac)(3-hexyne) 중에서 어떤 1개 이상의 것일 수 있다. 추가적으로 구리(Ⅱ)---혼합물이 이용될 수 있다. 구리 시드막(1054)이 증착된 후, 다음 전기도금된 구리 막(1064)이 도 20에 도시된 바와같은 모든 기판의 위에 형성된다. 전기도금된 구리막(1064)의 두께는 개구(1012)의 상호 접속용 트렌치 부분을 중천하기에 충분할 정도로 두껍다. 막(1054와 1064)이 결합은 제 2 도전막이고, 그 제 2 도전막의 대부분은 형성될 배선용 구리이다.

먼저 화학-기계식 폴리싱 공정은 모든 구리막(1054와 1064)을 제거하기 위해 실시되며 막(1054와 1064)은 도 21에 도시된 바와같이 탄탈을 대략 함유한 질화물 막(1032)의 위에 놓이다. 제 1 도전막(막(1022 와 1032))은 제 2 도전막(막(1054와 1064))을 폴리싱할 때 폴리싱 정지막으로서 기능한다. 제 2 폴리싱 공정은 도22에 도시된 바와같이 개구(12)의 외부의 제 2 평탄 절연막(1116)의 위에 놓이는 탄탈을 대량 함유한 탄탈 질화물막(1032)과 탄탈 질화물막(1022)을 제거하기 위해 실시된다. 지금까지에서, 상호 접속층의 배선층(1082와 1084)은 도 22에 도시된 바와같이 형성되어 있다. 배선층(1084)은 상호 접속 부분과 도핑영역(1104)의 하나에 접촉하는 접촉 부분을 포함한다. 도시하지는 않았지만, 접촉을 이용하는 전기 접속은 도 22에 예시되지는 않았지만 상호 접속층(1082)에 대해 이루어진다.

계속해서 도 23에 도시된 바와같은 거의 완성된 디바이스를 형성하기 위한 공정이 실시된다. 이 때까지, 제 3 에칭 정치막(1910)은 배선층(1082와 1084)의 위에 형성되고, 제 3 평탄 절연막(1912)은 제 3 에칭 정치막(1910)의 위에 형성되고, 제 4 에칭 정치막(1914)은 제 3 평탄 절연막(1912)의 위에 형성된다. 도시하지는 않았지만, 제 4 평탄 절연막도 형성된다. 막(1910, 1912, 및 1914)을 포함하는 제 2 ILD 층을 이루는 막은 상호 접속용 트렌치와 접촉 개구를 형성하기 위해 패터닝되며 여기서는 종래 공정의 이용이 요구된다. 도 23에 도시되지는 않았지만, 개구는 막(1910, 1912, 및 1914)을 통해 연장되게 형성된다.

개구가 형성된 후, 탄탈 질화물막(1922), 탄탈을 대량 함유하는 탄탈 질화물막(1932), 구리 시드막(1954), 및 전기도금된 구리막(1964)의 순서로 증착된다. 적절한 폴리싱 공정이 실시 후, 다음으로 패시베이션 층(1098)이 형성되어 거의 완성된 디바이스를 형성한다. 도 23에 도시하지는 않았지만, 레벨간 절연체 층, 배선층, 및 다른 전기 접속층이 추가로 형성될 수 있다.

본 발명에 대한 다른 대안적인 예가 이용될 수 있다. 탄탈의 이용이외에도 다른 난용성 금속이 장벽/응착 막의 형성에 이용될 수 있다. 탄탈은 텅스텐, 몰리브덴 등과 같은 다른 난용성 금속으로 대체될 수 있다. 다른 실시예에서는, 반도체 원자가 막(1032와 1022)의 한 쪽 또는 전체에 포함될 수 있다. 예컨대, 탄탈 실리콘 질화물과 탄탈을 대량 함유하는 탄탈 실리콘 질화물이 형성될 수 있다. 대안적으로는, 게르마늄 원자 또는 실리콘과 게르마늄 원자가 존재할 수 있다. 난용성 금속-반도체-질화물의 혼합물의 형성에서, 전형적인 경우 스퍼터링용 타겟은 난용성 금속과 반도체 원자를 포함한다.

특정 실시예에서는, 탄탈 실리사이드가 이용될 수 있으며 탄탈 실리콘 질화물은 아르곤과 질소 가스의 혼합에 의해 탄탈 실리사이드 타겟을 스퍼터링하는 것에 의해 형성될 수 있다. 탄탈을 대량 함유하는 탄탈 실리콘 질화물 막은 탄탈을 대량으로 함유하는 탄탈 질화물 막에 유사하게 형성될 수 있으며, 여기서 질소 가스는 제거되고 아르곤 가스가 타겟의 방향으로 향하여 타겟의 표면에 잔재하는 나머지 탄탈 실리콘 질화물의 얇은 막을 종래 스퍼터링으로부터 제거한다.

다른 실시예에서는, 거의 순수한 탄탈 막, 탄탈을 대량 함유하는 질화물 막, 또는 탄탈 실리콘 질화물 막이 탄탈 질화물 막(1022)의 형성이전에 형성될 수 있다. 일실시예에서는, 탄탈 타겟이 먼저 탄탈 막, 탄탈 질화물 막. 및 탄탈을 대량 함유하는 탄탈 질화물 막을 순서대로 형성하기 위해 짧은 시간 기간동안 스퍼터링될 수 있다. 이 실시예에서는 기판과 실리사이드에 형성될 접촉층을 양호하게 할 수 있는데, 그 이유는 그들 표면상에 존재하는 진성 옥사이드와 탄탈이 반응할 수 있기 때문이다.

다른 구조에서는, 단일 인레이드(inlaid) 배선층이 형성될 수 있다. 이 특정 예에서는, 탄탈 질화물막(1022)과 탄탈 대량 함유하는 탄탈 질화물 막(1032)의 두께가 도 15 내지 도 23에 예시된 바와같은 듀얼 인레이드 구조에 비해 증가될 수 있다.

다른 실시예에서는, 구리 시드막(1054)과 전기 도금된 구리막(1064)의 결합화학 기상 증착 또는 물리 기상 증착에 의해 형성되는 단일 구리 막으로 대체될 수 있다. 이 막이 형성될 때, 기판은 가열처리되어 구리가 요구되는 바와같이 개구로 흘러갈 수 있다. 이 예에서는, 기판 또는 서셉터의 온도는 전형적으로 대략 350-450℃ 의 범위에 있다. 온도를 너무 높게 하면 탄탈 질화물 장벽막의 보존이 위태롭게 될 수 있으므로 주의가 강조된다. 증착간의 온도는 구리의 유동이 가능할 정도로 높으나 그 때문에 탄탈 질화물 장벽막의 보전이 위태롭게 된다. 이들 구리의 유동의 실시예에서는 폴리싱 시간과 디싱의 감소와 같은 이익을 얻는다.

이상에서 설명한 실시예는 종래 방법에서 볼 수 없었던 이익을 제공한다. 탄탈 질화물 막은 양호한 장벽막이나, 탄탈 질화물과 관련하여 탄탈을 대량 함유한 탄탈 질화물의 이용하면, 특히 화학 기상 증착으로 증착된 구리막의 경우에 보다 나은 응착력이 고려된다. 막(1032)내의 질소 함유량이 너무 높다면, 시안화물의 혼합물이 형성될 수 있어 응착력에 악영향을 미친다. 구리와 접촉하는 표면에서의 질소 농도를 비교적 낮게 유지하는 것에 의해, 보다 나은 응착력이 달성될 수 있다.

다른 이익은 개선된 응착력이 또한 양호한 접촉 저항을 달성할 수 있다는 것이다. 또한, 본 발명의 실시예에서는 전자이동의 효과가 감소된다. 또다른 이익은 본 발명의 실시예에서는 다른 재료의 이용 또는 재료 공정의 개발이 없이 기존의 장비를 이용할 수 있다는 것이다.

Claims (3)

1. 제 1 도전막과 제 2 도전막(46,1054, 및 1064)을 갖는 도전 구조를 기판 위에 포함하는 반도체 디바이스에 있어서,

   상기 제 1 도전막은 제 1 부분(44,1032)과 제 2 부분(46,1022)를 갖고,

   상기 제 1 부분(44,1032)은 상기 제 2 부분에 비해 상기 제 2 도전막에 근접하게 놓이고,

   상기 제 1 부분(44,1032)은 금속성 요소를 포함하는 연속적으로 계층화된 영역을 갖고,

   상기 연속적으로 계층화된 영역내의 상기 금속성 요소의 원자 농도는 상기 제 2 도전막으로부터의 거리가 증가함에 따라 증가하고,

   상기 제 2 부분(46, 1022)은 상기 금속성 요소를 포함하며,

   상기 제 2 부분(46,1022)내의 상기 금속성 요소의 원자 농도는 상기 연속적으로 계층화된 영역내의 상기 금속성 요소의 평균 원자 농도보다 높고,

   상기 제 2 도전막(46,1054, 및 1064)은 상기 제 1 도전막보다 강한 도전성을 갖는 반도체 디바이스.
2. 제 1 도전막과 제 2 도전막을 갖는 도전 구조를 기판 위에 포함하는 반도체 디바이스에 있어서,

   상기 제 1 도전막은 제 1 부분과 제 2 부분, 및 제 3 부분은 가지며,

   상기 제 2 부분은 상기 제 1 부분과 상기 제 3 부분의 사이에 놓이고,

   상기 제 3 부분은 상기 제 1 부분과 상기 제 부분에 비해 상기 제 2 도전막에 근접하게 놓이고,

   상기 제 1 부분과 상기 제 3 부분은 금속성 요소를 포함하고,

   상기 제 2 부분은 상기 금속성 요소와 질소를 포함하며, 상기 제 2 부분의 질소 농도는 상기 제 1 부분과 상기 제 3 부분의 질소 농도보다 높고,

   상기 제 2 도전막(1054, 1064)은 대부분이 구리인 반도체 디바이스.
3. 제 1 혼합물을 갖는 제 1 층(104)과, 상기 제 1 혼합물과 다른 제 2 혼합물을 갖는 제 2 층(102)을 갖는 타겟을 포함하는 프로세싱 챔버(100)를 제공하는 공정과,

   금속성 도전막을 갖는 기판(114)을 상기 프로세싱 챔버(100)에 놓는 공정과,

   상기 프로세싱 챔버(100)에 희(noble) 가스 플라즈마를 생성하는 공정과,

   상기 희 가스 플라즈마를 이용하여, 상기 제 1 혼합물과 상기 제 2 혼합물의 사이에 있는 혼합물을 갖는 제 1 막(116)을 상기 기판(114) 위에 형성하는 공정과,

   상기 프로세싱 챔버에 질소를 흐르게 하여 희 가스-질소 플라즈마를 형성하는 공정과,

   상기 희 가스-질소 플라즈마를 이용하여, 상기 제 1 혼합물과 본질적으로 같은 혼합물을 갖는 제 2 막(118)을 상기 기판(114) 위에 형성하는 공정을 포함하는 반도체 디바이스 제조 방법.