KR100436134B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 듀얼 대머신 공정 중 트렌치 및 비아 홀 식각 후 고압 플라즈마 질화 공정을 적용하여 측벽의 실리콘 산화물을 질화시킴으로써 Cu 에 대한 배리어 특성이 우수한 실리콘 질화막을 형성하고, 이 후 베리어 층을 증착하여 최종적으로 콘덕터와 절연층의 이중 베리어 박막을 형성케 함으로써 종래의 측면 커버리지가 불량한 스퍼터링의 단점을 보완하며, 상기 플라즈마 질화공정의 추가로 이중박막을 형성할 수 있어 제조 공정상의 수율 및 소자의 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}

본 발명은 반도체 소자의 금속 배선 형성방법에 관한 것으로, 특히 유전율(Dielectric Constant)이 낮은 유기 물질(Organic Low-k material)을 연속적인 절연막층으로 하여 소자의 배선 형성 공정에 적용하는 종래의 듀얼대머신(Dual Damascene) 공정에 있어서, 비아 홀 및 트렌치 식각 공정 후 플라즈마 질화(plasma nitridation) 공정을 적용하여 내부 표면을 질화시켜 Cu 에 대한 베리어 특성이 우수한 실리콘 질화막을 1차 형성한 후, 그 상부에 2차 메탈 베리어 층(metal barrier layer)층을 형성시키는 것에 의해 종래의 듀얼 대머신 공정에서 비아 홀 및 메탈라인 트렌치 측벽에 대한 베리어 층의 확보가 어려움으로 인해 반도체 소자의 제조공정 수율 저하 등의 문제점을 해결할 수 있는 반도체 소자의 금속배선 형성방법에 관한 것이다.

종래의 알루미늄을 금속배선으로 사용하는 층간 절연막 형성 기술은 절연막으로 주로 실리콘 산화막을 사용한다. 상기 실리콘 산화막은 유전상수 k 값이 4로서, 선간 캐패시턴스(capacitance)는 거리에 반비례하고 면적에 비례하는데, 종래의 0.16 Tech. 이상 디램 소자의 제조 공정에서 금속 선간 간격이 0.3㎛ 이상이었기 때문에 RC 지연 현상이나 크로스-토킹(cross-talking) 현상 등의 원하지 않는 오동작 현상이 없었다.

그러나 0.1Tech. 이하의 소자에서는 금속선간 간격이 0.3㎛ 이하로 줄어 들기 때문에 금속선간 캐패시턴스가 급격히 증가하고, 이에 따른 상기의 문제점이 심각해져 소자가 제대로 작동하지 않게 된다.

동일한 금속배선 구조에서 선간/층간 캐패시턴스를 줄이기 위해서는 층간 절연막을 저유전율을 갖는 물질로 대치해야 한다. 저유전율막으로는 카본을 함유하는 산화막, 즉 SiOxCy 박막을 금속배선위에 형성하고 그 위에 비아 식각시 포토레지스트와 선택비를 갖는 캐핑 산화막(capping oxide)을 증착해야 하는데, 상기 SiOxCy박막과 캐핑 산화막 사이의 접착력이 충분하지 않아 후속 열처리(annealing) 공정 혹은 비아 콘택 형성 공정에서 박막 리프팅(ligting)이나 크랙 등이 발생하게 되어 반도체 소자의 제조 공정 수율을 저하시키게 되는 문제점이 있다.

특히 Cu 금속화(metalization) 공정의 경우, Cu 원자 자체의 확산성(diffusity)이 높아 반도체 공정에 적용할 경우 Cu 층 전체를 베리어 층으로 캡슐화 시켜야 한다. 현재 듀얼-대머신 공정에 의해 콘택 홀과 메탈 라인 트렌치를 동시에 형성하는 공정방법이 연구되고 있으며, 최근 까지의 연구 결과로 보면, 베리어 층으로 가능성이 있는 물질들은 Ta, TaN, TiN, WN, W-Si-N 등이 있다.

대표적으로 Ta 박막에 대하여 스퍼터링의 일종인 IMP(Ionized Metal Plasma)법이 사용되고 있다.

하지만, 상기 IMP 법의 경우 콘택 바닥에 대한 커버리지는 우수한 반면, 측벽 커버리지가 미미하여 Cu 원자에 대한 측벽쪽으로의 확산에 대해서는 충분한 베리어 역할을 하지 못하고 있다.

그리고 TaN 박막에 대해서도 IMP 법으로의 연구가 진행중이지만, Ta 증착과 동시에 반응 질소 플라즈마(reactive nitrogen plasma)에 의해 질화가 발생해야 하기 때문에 콘택 홀 내부에서 박막의 화학량론(化學量論, stoichiometry)이 맞지 않으며, 저부면 커버리지 및 측벽 커버리지가 Ta 박막의 IMP 법에 비하여 불량한 단점이 있다. 이는 다음의 2가지로 설명할 수 있다.

첫째, 콘택홀 내부에서 박막의 화학량론이 맞지 않는 것은 ICP(inductive coupled plasma) 방식에 의해 플라즈마를 발생시키는 상층 플라즈마 발생부에서 형성되는 이온들이 이온화 효율이 월등히 큰 Ta 가 대부분이기 때문에 콘택 기저부에 도달하는 반응기체의 불균형에서 비롯된다.

그리고 기저부 커버리지 및 측면 커버리지가 불량한 것은 IMP 법의 장점인 저압에서의 긴 평균 자유 경로(mean free path)와 방향성을 가지는 메탈 이온들이 반응 스퍼터링으로 인하여 추가되는 질소 이온에 의해 분산됨으로써 비롯된다.

따라서 현재는 스텝 커버리지가 우수한 화학 기상 증착(Chemical Vapor Deposition ; 이하 'CVD'라 함)법으로의 베리어 층 연구가 진행이나 현재까지는 우수한 베리어 층의 개발이 이루어지지 않고 있다.

그러나 현재까지 개발이 상대적으로 안정화되어 양산에 까지 적용되고 있는 CVD TiN 의 경우 500℃ 이상에는 Cu 에 대하여 충분한 베리어 역할을 못하는 것으로 알려져 있다.

또한, 3상 화합물(W-Si-N, Ti-Si-N)에 관한 연구는 현재 스퍼터링법으로 연구가 진행중이나 콘택 홀 기저부에서의 스텝커버리지가 불량하여 사용에는 한계가 있는 문제점이 있다.

따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 본 발명은 듀얼 대머신 공정 중 트렌치 및 비아 홀 식각 후 고압 플라즈마 질화 공정을 적용하여 측벽의 실리콘 산화물을 질화시킴으로써 Cu 에 대한 배리어 특성이 우수한 실리콘 질화막을 형성하고, 이 후 베리어 층을 증착하여 최종적으로 콘덕터와 절연층의 이중 베리어 박막을 형성케 함으로써 종래의 측면 커버리지가 불량한 스퍼터링의 단점을 보완하며, 상기 플라즈마 질화공정의 추가로 이중박막을 형성할 수 있어 제조 공정상의 수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속배선 방법을 제공하는 것을 목적으로 한다.

도 1 내지 도 4 는 본 발명의 방법에 따른 금속배선 형성공정 단계를 도시한 단면도

<도면의 주요 부분에 대한 부호의 설명>

1 : 하부 금속층 3 : 캐핑층

5 : 제1 층간 절연층 7 : 실리콘 질화막

9 : 제2 층간 절연층 11 : 비아 홀

13 : 메탈라인 트렌치 15 : 플라즈마

17 : 절연 베리어층(insulator barrier layer)

19 : 금속 베리어층(metal barrier layer)

상기 목적을 달성하기 위한 본 발명의 방법에 따른 반도체 소자의 금속배선형성방법은,하부 금속층의 상부에 메탈 캐핑층, 제1 층간 절연층, 실리콘 질화막, 제2 층간 절연층을 차례로 적층하는 단계와,비아 콘택 마스크를 이용한 사진식각공정으로 상기 적층된 층을 식각하여 비아 홀과 메탈 라인 트렌치를 형성하는 듀얼 다마신 공정을 수행하는 단계와;플라즈마 질화 공정을 수행하여 비아 홀과 메탈 라인 트렌치 측벽의 내부를 질화시켜 절연 질화막을 형성하는 단계와;

전체구조 상부에 메탈 베리어층을 형성시키는 단계를 포함하는 것을 특징으로 한다.

상기한 본 발명에서, 상기 플라즈마 질화 공정 수행시, 플라즈마 영역의 이온 집에서의 이온들의 분산을 조정하기 위해 0.5∼100torr 범위의 압력에서 플라즈마를 발생시키는 것을 특징으로 하고,상기 플라즈마 질화공정 수행시, 웨이퍼의 온도를 상온∼600℃ 까지 변화시키는 것을 특징으로 하며,상기 플라즈마 질화 공정은 0.1∼600 초동안 수행되는 것을 특징으로 하며,상기 메탈 베리어층은 IMP 법으로 증착하는 것을 특징으로 하며,

이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명하기로 한다.

도 1 내지 도 4 는 본 발명의 방법에 따른 금속배선 형성공정의 일실시예를 도시한 단면도이다.

먼저, 도 1을 참조하면 공지의 듀얼 다마신 공정(Dual Damascene Process) 공정으로 비아 홀(11)과 메탈 라인 트렌치(13) 등을 형성한다.

상기한 공정은 다음과 같이 이루어 진다.

Cu 로 된 하부 금속층(1)의 상부에 캐핑층(capping layer)(3)을 형성한다.

상기 캐핑층(3)의 상부로 제1 층간 절연막(5), SiNx 층(7), 제2 층간 절연막(1)을 차례로 형성한다.

다음, 상기 구조의 상부에 감광막을 도포한 후 패터닝하여 비아 마스크 패턴(미도시)을 형성하고, 비아 마스크 패턴을 마스크로 하여 하부층인 제2 층간 절연막(9), SiNx 층(7), 제1 층간 절연막(5)까지 차례로 식각하여 비아 홀(11)을 형성한다.

다음, 상기 구조의 상부에 감광막을 도포한 뒤 패터닝하여 트렌치 마스크 패턴(미도시)를 형성하고, 상기 트렌치 마스크 패턴를 마스크로 하여 하부의 노출된 층, 즉 제2 층간 절연막(9)을 식각하여 트렌치(13)를 형성한다.

도 2를 참조하면, 상기 비아 홀(11)과 메탈라인 트렌치(13) 내부의측벽(side wall)을 플라즈마를 이용한 질화(nitridation) 시키는 공정을 진행한다.

상기 플라즈마 질화가 잘 이루어지기 위해서는 평균 자유 경로(mean free path)가 짧은 고압에서 플라즈마를 형성시켜 분산(scattering)이 충분히 이루어지도록 한다.

그리고 상기 플라즈마 질화를 위해서는 질소 소스 기체로 N₂나 NH₃등을 사용한다.

도 3을 참조하면, 플라즈마내의 질화에 주도적인 역할을 하는 N₂나 N+ 는 초기에는 저부(bottom)의 Ta 또는 TaN을 질화시키며 TaN을 형성하지만, 시간이 지날수록 측벽중 층간 절연막(9) 측벽의 실리콘 산화물에 확산성(diffusivity)이 높은 N+ 가 침투하여 산화막 계통의 층간 절연층 표면을 질화시킴으로써 Cu 원자 확산 방지막에 효과적인 비정질 실리콘 질화막(17)을 형성한다.

비아 홀 및 메탈라인 측벽에 형성된 실리콘 질화막은 실리콘 질화박막의 특성상 약 50Å 정도까지만 성장하고 자체 베리어 효과 즉, 비정질 실리콘 질화막의 셀프-스톱핑 효과(armorpous silicon nitride self-stopping)로 인해 더 이상 성장하지 못한다. 따라서 메탈 라인 사이의 인터-캐패시턴스(inter-capacitance)의 증가를 초래하지 않으면서 후속 공정에서 증착될 컨덕트 베리어(conductor barrier)와 함께 효과적인 베리어 층의 역할을 할 수 있다. 여기서, 비정질 실리콘 질화막(17)의 성장을 위한 플라즈마 질화 공정의 공정시간은 0.1∼600 초인 것이 바람직하다.

한편, 상기 도 3 에 도시된 도면부호 (10)은 하부 금속층(1)의 캐핑층(3)의 질화된 부분을 나타낸다.

다음, 도 4를 참조하면 전체 표면 상부에 메탈 베리어층(19)을 증착한다.메탈 베리어층(19)는 스퍼터링 공정 중 저부 커버리지가 우수한 IMP(ionized metal plasma) 법으로 증착하는 것이 바람직하다. 예컨데 Ta를 베리어 박막으로 증착한 경우, 측벽의 커버리지는 저부 커버리지에 비해 매우 낮다. 즉, 저부 커버리지는 상부층(top layer) 두께의 약 40% 수준으로 되고, 측벽 커버리지는 상부층 두께의 약 5% 수준으로 된다.

이상 상술한 바와 같이, 본 발명의 기술은 다음과 같은 효과를 갖는다.

즉, 본 발명은 Cu 금속화 공정에 사용될 확산 방지층을 기존의 개발되어 있는 스퍼터링 장비의 RF 식각 모듈에서 플라즈마 질화 공정을 진행함으로써 새로운 공정의 추가나 별도의 장비를 개발하지 않고 저가의 공정으로 실행할 수 있다.

또한, 측벽 부분에 약 50Å 정도의 얇은 실리콘 질화막의 확산 방지층을 형성함으로써 디자인 룰이 허용하는 한도내에서 최대한의 메탈 라인 선폭을 확보할 수 있어 메탈 라인 자체 저항을 감소할 수 있다.

또한, 질화막 계통의 베리어층을 측벽의 두께 증가 없이 증착하여 후속 공정에서 증착될 베리어 층의 두께를 최소화 할 수 있음으로 하여 일반적으로 Cu 층에 비해 저항이 높은 베리어 층 두께를 감소시킬 수 있고, 이로써 메탈 라인 전체 저항을 감소할 수 있다.

그리고, 비정질 실리콘 질화막의 셀프-스톱핑(self-stopping) 효과에 의해 약 50Å 내외의 절연층을 형성하므로 유전율이 높은 실리콘 질화 박막에 의한 인터메탈 캐패시턴스 증가를 최소화 할 수 있다.

마지막으로, Cu 금속화 공정을 위해 연구되고 있는 대부분의 저 유전율의 층간 절연물질은 박막 자체의 불안정으로 인하여 불량의 비아 홀 형성을 유발할 수 있으나, 본 발명에서 제안하고 있는 플라즈마 질화 공정에 의해 측벽이 질화막 형태로 치환 될 경우 내강도가 우수하고 치밀한 실리콘 질화막층에 의하여 금속층간 절연층이 전체적으로 우수한 열안정성을 가질 수 있다.

Claims (6)

1. 하부 금속층의 상부에 메탈 캐핑층, 제1 층간 절연층, 실리콘 질화막, 제2 층간 절연층을 차례로 적층하는 단계와;

   비아 콘택 마스크를 이용한 사진식각공정으로 상기 적층된 층을 식각하여 비아 홀과 메탈 라인 트렌치를 형성하는 듀얼 다마신 공정을 수행하는 단계와;

   플라즈마 질화 공정을 수행하여 비아 홀과 메탈 라인 트렌치 측벽의 내부를 질화시켜 절연 질화막을 형성하는 단계와;

   전체구조 상부에 메탈 베리어층을 형성시키는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
2. 제 1 항에 있어서,

   상기 플라즈마 질화 공정 수행시, 플라즈마 영역의 이온 집에서의 이온들의 분산을 조정하기 위해 0.5∼100torr 범위의 압력에서 플라즈마를 발생시키는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
3. 제 2 항에 있어서,

   상기 플라즈마 질화공정 수행시, 웨이퍼의 온도는 상온∼600℃ 까지 변화시키는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
4. 제 1 항에 있어서,

   상기 플라즈마 질화 공정은 0.1∼600 초동안 수행되는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
5. 제 1 항에 있어서,

   상기 메탈 베리어층은 IMP 법으로 증착하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
6. 제 1 항에 있어서,

   상기 하부 금속층은 Cu 층인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.