KR100406562B1 - 금속배선형성방법 - Google Patents

금속배선형성방법 Download PDF

Info

Publication number
KR100406562B1
KR100406562B1 KR1019960025778A KR19960025778A KR100406562B1 KR 100406562 B1 KR100406562 B1 KR 100406562B1 KR 1019960025778 A KR1019960025778 A KR 1019960025778A KR 19960025778 A KR19960025778 A KR 19960025778A KR 100406562 B1 KR100406562 B1 KR 100406562B1
Authority
KR
South Korea
Prior art keywords
layer
metal wiring
sccm
deposition
deposited
Prior art date
Application number
KR1019960025778A
Other languages
English (en)
Other versions
KR980006133A (ko
Inventor
김정태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1019960025778A priority Critical patent/KR100406562B1/ko
Publication of KR980006133A publication Critical patent/KR980006133A/ko
Application granted granted Critical
Publication of KR100406562B1 publication Critical patent/KR100406562B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD

Abstract

본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 콘택에 CVD 방법으로 Ti층을 형성한 후에 확산방지막 또는 접착막으로 사용하는 TiN층을 증착하지 않고 이미 증착된 우수한 층덮힘을 갖는 CVD-Ti층의 일정 두께를 인-시투 방법으로 질소 및 수소의 혼합가스에 의한 플라즈마 처리를 수행함으로써 안정된 TiN층을 형성하는 것이다. 그로인하여 Ti층과 TiN층을 증착하는 방법으로 한 번의 공정으로 두 가지 막을 형성함으로써 소자의 제조 효율을 증가시킬 수 있다.

Description

금속 배선 형성방법
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한것으로, 특히 금속 배선의 확산방지막 또는 접착막으로 사용되는 타이타늄나이트라이드층(이하 TiN층 이라함)을 형성하되, 인- 시투(In-situ) 로 질소 및 수소의 혼합 가스 플라즈마 처리를 실시하여 형성하는 방법에 관한 것이다.
기존의 금속 배선 형성 공정은 물리적 기상 증착법(이하 PVD방법)에 의하여 많이 사용되었으나 층덮힘(step coverage)이 불량함으로 인하여 점차 고집적화되는 반도체 소자에 적용하기에는 많은 어려움이 따르고 있다.
이것을 해결하기위하여 층덮힘이 우수한 화학기상증착법(이하 CVD방법)이 널리 연구되고 있다.
이들 금속 배선 형성 공정은 전기전도성을 좋게 하기 위한 Ti층과 알루미늄의 확산방지막 또는 텅스텐의 접착막으로서 TiN층을 증착하여야 한다.
상기 Ti와 TiN층은 별도의 챔버를 사용하여야 하는 등 복잡한 공정 단계를 거쳐야 하며, PVD 방법으로 Ti와 TiN을 증착할 경우는 에스펙트비가 큰 좁고 깊은 콘택홀에서는 오버행(overhang) 현상으로 콘택 입구를 막아 금속 배선을 형성할 수 없는 단점이 있다.
기존의 메탈 콘택에서 메탈 배선 공정을 위하여 증착전에 PVD방법으로 금속 Ti층과 TiN층을 형성한다. 이때, 상기 Ti층과 TiN 층의 증착공정은 별도의 쳄버에서 수행된다.
상기 Ti/TiN 증착방법은 나쁜 층덮힘을 단점으로 하여 반도체 소자의 고집적화에 따른 콘택 사이즈의 감소 및 에스펙트비의 증가로 인하여 그 사용에 큰 제약을 받고 있다.
따라서 이를 개선하는 방법으로 층덮힘이 우수한 CVD 방법에 의한 Ti층과 TiN층을 증착 후, 금속 배선을 형성하는 방법이 연구되고 있다.
제1도는 종래기술에 따른 금속배선 형성방법을 도시한 단면도이다.
상기 제1도는 실리콘 기판에 콘택되는 금속 배선을 형성하되, PVD-Ti/TiN증착방법으로 형성된 것을 도시한다.
제1도를 참조하면, 실리콘 기판(1) 상에 절연층(2)을 형성하고, 상기 절연층(2)의 일정 부분을 식각하여 콘택홀(3)을 형성한 다음, 전체적으로 PVD-Ti층(4)과 PVD-TiN층(5)을 형성한 다음, 금속층(6)을 증착한다.
그러나, 상기 Ti층(4)과 TiN층(5)을 증착하기 위해서 별도의 장비를 갖춰야 한다는 단점이 있고, 반도체소자의 고집적화에 따라 층덮힘이 나쁜 PVD-TiN층(5)을 증착함으로써 상기 콘택홀(3)의 상부면에서 오버행이 발생하여 콘택홀(3) 내부에는 금속층(6)이 증착되지 못하므로 빈 공간(10)이 형성된다. 이는 반도체소자의 특성 및 신뢰성을 저하시키는 문제점을 유발한다.
제2도는 종래 기술의 다른 실시예에 의한 금속배선 형성방법을 도시한 단면도로서, 실리콘 기판에 콘택되는 금속 배선을 CVD-Ti/TiN 증착방법으로 형성한 것을 도시한다.
제2도를 참조하면, 실리콘 기판(1) 상에 절연층(2)을 형성하고, 상기 절연층(2)의 일정 부분을 식각하여 콘택홀(3)을 형성한 다음, 전체적으로 CVD-Ti층(7)과 CVD-TiN층(8)을 형성하고 그 상부에 금속층(5)을 증착한다.
상기 콘택홀(3)에 정상적으로 CVD-TiN층(7)이 증착되고, 그 상부에는 금속층(6)이 증착되지만 이러한 방법은 PVD방법과 마찬가지로 별도의 장비를 필요로 하는 등 다소 복잡한 공정을 거치게 되어 소자의 생산성을 저하시키는 문제점이 있다.
따라서, 본 발명은 상기한 종래 기술의 문제점을 해소하기 위하여 CVD 방법을 이용하여 콘택홀 표면에 Ti층을 형성하고 인-시투 방법으로 상기 Ti층의 일정 두께를 질소 및 수소의 혼합가스 플라즈마 처리하여 안정된 TiN층을 형성함으로써 반도체소자의 고집적화를 가능하게 하는 금속 배선 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은,
반도체소자의 금속 배선 형성 방법에 있어서,
실리콘 기판상에 콘택홀이 구비된 절연막을 형성하는 단계와,
상기 콘택홀을 포함한 전체표면상부에 CVD방법으로 Ti층을 증착하는 단계와,
상기 Ti층을 인-시투로 질소와 수소의 혼합가스 플라즈마 처리하여 상기 Ti층의 일정 두께를 TiN층으로 형성하는 단계와,
상기 TiN층 상부에 금속층을 증착하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세하게 설명하기로 한다.
제3도 내지 제6도는 본 발명의 실시예에 의해 실리콘 기판에 콘택되는 금속 배선을 형성한 단면도이다.
제3도을 참조하면, 실리콘 기판(11) 상에 절연층(12)을 형성하고, 상기 절연층(12)의 일정 부분을 식각하여 콘택홀(13)을 형성한 다음, CVD방법으로 Ti층(14)을 형성한다.
여기서, 상기 Ti층(14)의 증착 조건은 다음과 같다.
먼저, 증착 온도는 300-700℃, 증착 압력은 0.5-10torr, TiCl4소스유량은 1-20sccm, 질소유량은 10-1000sccm, 반응성 가스인 수소유량은 100-3000sccm의 범위로 조절하며, PECVD 방법으로 증착하기 위한 RF 파워는 100-1000Watt, 증착 두께는 100-1000 Å 범위로 한다.
제4도 및 제5도를 참조하면, 상기 Ti층(14)을 증착하고, 인-시투로 플라즈마 처리(15)한다.
이때, 상기 플라즈마 처리 공정은 다음과 같은 질소와 수소의 분위기에서 실시한다.
먼저, 질소 가스 10-500sccm, 수소가스 10-500sccm, 플라즈마 처리 온도 300-700℃ 및 플라즈마 처리 압력 1-50torr 인 조건에서 RF 파워를 100-1000Watt 범위로 조절하여 실시한다.
여기서, 상기 TiN층(16)의 두께는 50-500Å으로 형성된다.
제6도를 참조하면, 상기 TiN층(16) 상부에 금속층(17)을 증착한다.
이상에서 설명한 바와 같이 본 발명에 따른 금속배선 형성방법은 다음과 같은 효과를 제공한다.
인-시투 플라즈마 처리 방법에서 질소와 수소의 혼합 가스를 사용하는 이유는, TiCl4소스를 사용하여 형성된 Ti층에 잔류하는 'Cl'기를 수소 플라즈마 효과에 의하여 제거함으로써 후속 공정에서 발생할 수도 있는 'Cl'기에 의한 금속 배선 부식 현상을 미연에 방지하기 위함이며 'Cl'기 발산에 의하여 생긴 빈 공간을 질소 플라즈마 효과에 의하여 충진시킴으로써 질소 플라즈마를 단독으로 사용하였을 경우보다 더 좋은 효과를 얻을 수 있기 때문이다.
그로 인하여, CVD-Ti 층 증착 후 인-시투 혼합 가스 플라즈마 처리로 안정된 TiN층을 형성할 수 있으며 공정 단계를 줄여서 소자의 생산 효과 증대가 기대된다.
또한, 한번의 증착 공정으로 두 가지 막을 형성할 수 있어 반도체소자의 제조 효율을 증가시킬 수 있다.
제1도는 종래 기술의 실시예에 따라 실리콘 기판에 콘택되는 PVD-Ti/PVD-TiN 및 금속층으로 금속 배선을 형성한 것을 도시한 단면도.
제2도는 종래 기술의 다른 실시예에 의해 실리콘 기판에 콘택되는 금속 배선을 형성하되 CVD-Ti/ CVD-TiN 증착방법으로 형성된 것을 도시한 단면도.
제3도 내지 제6도는 본 발명의 실시예에 의해 실리콘 기판에 콘택되는 금속 배선을 형성한 단면도.
＜ 도면의 주요 부분에 대한 부호의 설명 ＞
1, 11 : 실리콘 기판 2, 12 : 절연층
3, 13 : 콘택홀 4, 14 : Ti층
5 : PVD-TiN층 6, 17 : 금속층
7 : CVD-Ti층 8 : CVD-TiN층
15 : 플라즈마 처리 16 : TiN층

Claims (5)

  1. 반도체소자의 금속 배선 형성 방법에 있어서,
    실리콘 기판상에 콘택홀이 구비된 절연막을 형성하는 단계와,
    상기 콘택홀을 포함한 전체표면상부에 CVD방법으로 Ti층을 증착하는 단계와,
    상기 Ti층을 인-시투로 질소와 수소의 혼합가스 플라즈마 처리하여 상기 Ti층의 일정 두께을 TiN층으로 형성하는 단계와,
    상기 TiN층 상부에 금속층을 증착하는 단계를 포함하는 금속 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 Ti층은 증착 온도 300-700℃, 증착 압력 0.5-10torr, TiCl4소스유량 1-20sccm, 질소유량 10-1000sccm, 반응성 가스인 수소유량 100-3000sccm 인 범위의 조건에서 증착하는 것을 특징으로 하는 금속 배선 형성방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 Ti층은 PECVD 방법으로 100-1000 Å 의 두께만큼 증착하는 것을 특징으로 하는 금속 배선 형성방법.
  4. 제 1 항에 있어서,
    상기 인-시투 플라즈마 처리 공정은 질소 가스 10-500sccm, 수소가스 10-500sccm, 플라즈마 처리 온도 300-700℃, 플라즈마 처리 압력 1-50torr, RF 파워 100-1000Watt 인 범위에서 실시하는 것을 특징으로 하는 금속 배선 형성방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 TiN층은 50-500Å의 두께로 증착되는 것을 특징으로 하는 금속 배선 형성방법.
KR1019960025778A 1996-06-29 1996-06-29 금속배선형성방법 KR100406562B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960025778A KR100406562B1 (ko) 1996-06-29 1996-06-29 금속배선형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960025778A KR100406562B1 (ko) 1996-06-29 1996-06-29 금속배선형성방법

Publications (2)

Publication Number Publication Date
KR980006133A KR980006133A (ko) 1998-03-30
KR100406562B1 true KR100406562B1 (ko) 2004-03-18

Family

ID=37497950

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960025778A KR100406562B1 (ko) 1996-06-29 1996-06-29 금속배선형성방법

Country Status (1)

Country Link
KR (1) KR100406562B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030001939A (ko) * 2001-06-28 2003-01-08 동부전자 주식회사 반도체소자의 장벽층 형성 방법 및 장치
KR100743632B1 (ko) * 2005-12-15 2007-07-27 주식회사 하이닉스반도체 반도체 소자의 제조방법

Also Published As

Publication number Publication date
KR980006133A (ko) 1998-03-30

Similar Documents

Publication Publication Date Title
KR100546943B1 (ko) 반도체장치형성방법
KR100220935B1 (ko) 메탈 콘택 형성방법
US6803310B2 (en) Method for forming a plug metal layer
US6136690A (en) In situ plasma pre-deposition wafer treatment in chemical vapor deposition technology for semiconductor integrated circuit applications
JP4168397B2 (ja) 高アスペクト比の半導体デバイス用のボロンドープ窒化チタン層
KR970030327A (ko) 반도체 소자의 금속배선 제조방법
KR100341849B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100406562B1 (ko) 금속배선형성방법
US6596629B2 (en) Method for forming wire in semiconductor device
KR20040047503A (ko) 알루미늄 금속 배선 형성방법
KR100477840B1 (ko) 반도체장치의장벽금속막형성방법
KR100445411B1 (ko) 반도체소자의금속배선형성방법
KR100307827B1 (ko) 반도체소자의 금속배선 콘택 형성방법
KR100451493B1 (ko) 반도체소자의금속배선형성방법
KR100499401B1 (ko) 반도체 소자의 금속배선 형성방법
KR100370781B1 (ko) 반도체소자의금속배선제조방법
KR960006436B1 (ko) 반도체장치의 콘택플러그 형성방법
KR100587600B1 (ko) 듀얼 다마신 공정을 이용한 금속배선 형성방법
KR100424389B1 (ko) 반도체 장치의 콘택/비아 제조방법
KR100316061B1 (ko) 다층배선을가지는반도체장치의형성방법
KR100241505B1 (ko) 반도체 소자의 확산 방지막 형성방법
WO1998043284A1 (en) Titanium metal treatment method, method of forming an electrically conductive interconnect, and method of reducing contact resistance of an elemental titanium contact
KR19990015185A (ko) 반도체 장치의 제조방법
KR20040060005A (ko) 반도체 소자의 베리어 금속막 형성방법
KR20010108839A (ko) 반도체 소자의 플러그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee