KR20010108839A - 반도체 소자의 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 플러그 형성방법을 개시한다. 개시된 본 발명은, 도전 영역을 포함하는 반도체 기판 상부에 층간 절연막을 형성하는 단계; 상기 도전 영역이 노출되도록 층간 절연막의 소정 부분을 식각하여, 콘택홀을 형성하는 단계; 상기 콘택홀 내벽 및 층간 절연막 상부에 베리어 금속막을 형성하는 단계; 상기 베리어 금속막 상부에 플로린 흡착 억제층을 형성하는 단계; 상기 플로린 흡착 억제층 상부에 제 1 핵생성층을 형성하는 단계; 상기 제 1 핵생성층 상부에 제 2 핵생성층을 형성하는 단계; 상기 제 2 핵생성층 상부에 콘택홀이 충분히 매립될 수 있도록 제 1 텅스텐층을 형성하는 단계; 상기 제 1 텅스텐층 상부에 제 2 텅스텐층을 형성하는 단계; 및 상기 층간 절연막 표면이 노출되도록, 제 2 텅스텐층, 제 1 텅스텐층, 제 2 핵생성층, 제 1 핵생성층 및 베리어 금속막을 에치백하여 플러그를 형성하는 단계를 포함하며, 상기 제 1 핵생성층은 상기 제 2 핵생성층 보다 실리콘 성분을 더 포함하고, 제 2 핵생성층은 제 1 핵생성층 보다 텅스텐 성분을 더 포함하는 것을 특징으로 한다.

Description

반도체 소자의 플러그 형성방법{METHOD FOR FORMING PLUG IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 플러그(plug) 형성방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 다층 금속 배선 공정시, 접합 영역과 금속 배선 또는 금속 배선과 금속 배선간을 연결시키는 텅스텐 플러그 형성방법에 관한 것이다.
일반적으로 반도체 소자의 집적도가 증가됨에 따라, 도전층간을 연결시키기위한 콘택홀 및 비어홀의 사이즈 역시 집적도와 비례하여 감소된다. 그러나, 현재의 고집적화된 반도체 소자의 금속 배선의 재료로는 알루미늄을 포함하는 금속막이 주로 사용되는데, 이러한 알루미늄을 포함하는 금속막은 좁은 공간에 증착 특성이 매우 열악하다. 이에따라, 종래에는 콘택홀 또는 비어홀 내에만 공간 매립 특성이 우수한 도전층을 충진시켜서 상하 도전층간을 연결시키는 플러그 방식이 제안되었다. 이러한 플러그로는 도전 특성이 비교적 우수하며, 공간 매립 특성이 우수한 텅스텐 금속막이 주로 이용된다.
도 1은 종래의 반도체 소자의 플러그 형성방법을 설명하기 위한 단면도이다.
도 1을 참조하여, 도전 영역(1a)을 포함하는 반도체 기판(1) 상부에 층간 절연막(2)을 형성한다. 그 다음, 반도체 기판(1)의 도전 영역(1a)이 노출되도록, 층간 절연막(2)의 소정 부분 식각하여, 콘택홀(H)을 형성한다. 노출된 도전 영역(1a) 표면 및 층간 절연막(2) 표면에 Ti층(3a) 및 TiN층(3b)으로 된 베리어 금속막(3)을 공지의 방법으로 형성한다. 이어서, 텅스텐층을 형성하기 위하여, 베리어 금속막(3) 표면에 핵생성층(4)을 형성한다. 이때, 핵생성층(4)은 WF6와 SiH4가스를 2 대 1의 비율로 하여 형성한다. 그후, 핵생성층(4)으로 부터 텅스텐층(5)을 성장시킨다음, 텅스텐층(5), 핵생성층(4) 및 베리어 금속막(3)을 층간 절연막(3)의 표면이 노출될때까지 에치백하여, 콘택홀(H)내에 매립되는 플러그를 형성한다.
그러나, 상기와 같은 종래의 텅스텐 플러그 형성공정은 다음과 같은 문제점을 지닌다.
먼저, 핵생성층(4)을 형성하는 WF6성분중 F 성분은 핵생성층(4)을 증착하는 공정시, 베리어 금속막(3)을 뚫고 반도체 기판(1)의 도전 영역(1a)과 쉽게 반응되어, 도전 영역(1a) 표면에 SiF4층이 발생된다. 이로 인하여, 도전 영역(1a)이 파괴되어, 누설 전류가 발생된다.
또한, 종래의 텅스텐 플러그는, 한 장비내에서 핵생성층(4)을 형성하고 텅스텐 벌크층(5) 및 에치백 공정을 진행하여 형성되는데, 에치백 공정후 텅스텐 찌거기를 제거하기 위한 솔벤트 클리닝시, 부분적으로 텅스텐 벌크층(5)이 필링(peeling)된다. 이는 웨이퍼 전면의 파티클 소오스로 작용한하게 되어, 금속 라인 브릿지를 유발하거나 장비 성능을 저하시킨다.
또한, 핵생성층(4)은 약 20 내지 25% 정도의 스텝 커버리지 및 6 대 1의 높은 어스펙트비를 갖는 콘택홀(H) 표면에 균일하게 증착되기 어려워, 이후 텅스텐 (5)까지 콘택홀내에 용이하게 매립되지 않는다. 이로 인하여, 콘택홀내에 키홀등이 발생되어, 누설 전류를 유발한다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로, 합 영역 및 플러그내부에 누설 전류가 발생됨을 방지할 수 있는 반도체 소자의 플러그 형성방법을 제공하는 것이다.
도 1은 종래의 반도체 소자의 플러그 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 플러그 형성방법을 설명하기 위한 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
11 - 반도체 기판 12 - 층간 절연막
13 - 베리어 금속막 14 - 플로린 흡착층
15 - 제 1 핵생성층 16 - 제 2 핵생성층
17 - 제 1 텅스텐층 18 - 제 2 텅스텐층
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 도전 영역을 포함하는 반도체 기판 상부에 층간 절연막을 형성하는 단계; 상기 도전 영역이 노출되도록 층간 절연막의 소정 부분을 식각하여, 콘택홀을 형성하는 단계; 상기 콘택홀 내벽 및 층간 절연막 상부에 베리어 금속막을 형성하는 단계; 상기 베리어 금속막 상부에 플로린 흡착 억제층을 형성하는 단계; 상기 플로린 흡착 억제층 상부에 제 1 핵생성층을 형성하는 단계; 상기 제 1 핵생성층 상부에 제 2 핵생성층을 형성하는 단계; 상기 제 2 핵생성층 상부에 콘택홀이 충분히 매립될 수 있도록 제 1 텅스텐층을 형성하는 단계; 상기 제 1 텅스텐층 상부에 제 2 텅스텐층을 형성하는 단계; 및 상기 층간 절연막 표면이 노출되도록, 제 2 텅스텐층, 제 1 텅스텐층, 제 2 핵생성층, 제 1 핵생성층 및 베리어 금속막을 에치백하여 플러그를 형성하는 단계를 포함하며, 상기 제 1 핵생성층은 상기 제 2 핵생성층 보다 실리콘 성분을 더 포함하고, 제 2 핵생성층은 제 1 핵생성층 보다 텅스텐 성분을 더 포함하는 것을 특징으로 한다.
본 발명에 의하면, 텅스텐 금속막의 핵생성층으로, 실리콘 성질을 띠는 제 1 핵생성층과, 텅스텐 성질을 띠는 제 2 핵생성층을 이중으로 형성한다음, 콘택홀 매립용 제 1 텅스텐층 및 스트레스 완화용 제 2 텅스텐층을 순차적으로 적층한후, 에치백하여 플러그를 형성한다. 이와같이 핵생성층이 2중으로 콘택홀 내벽에 고르게 증착되므로, 이후 형성되는 콘택홀이 고르게 증착되어, 콘택홀 매립 특성이 종래보다 향상될 뿐만 아니라, 콘택홀내에 키홀등의 문제가 발생되지 않는다.
더욱이, 텅스텐층이 콘택홀내에 고르게 충전되어 있으므로, 에치백 공정시 필링 현상을 방지할 수 있어, 수율이 크게 개선된다.
또한, 베리어 금속막 상부에 비정질 실리콘층으로 된 플로린 흡착 억제층 및 실리콘 성질을 띠는 제 1 핵생성층이 구비되어 있으므로, 제 2 핵생성층 및 텅스텐층 형성시, 플로린 성분들이 베리어 금속막쪽으로 흡착되는 것이 차단된다. 이에따라, 베리어 금속막과 플로린과의 반응 및 접합 영역과 플로린과의 반응으로 인한 손상을 방지하여, 누설 전류가 크게 개선된다.
(실시예)
이하, 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부된 도면 도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 플러그 형성방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 도전 영역(11a)을 포함하는 반도체 기판(11) 상부에 층간 절연막(12)을 형성한다. 그 다음, 반도체 기판(11)의 도전 영역(11a)이 노출되도록, 층간 절연막(12)의 소정 부분을 공지의 포토리소그라피 공정을 통하여 식각하여, 콘택홀(h)을 형성한다. 노출된 도전 영역(11a) 표면에 자연적으로 발생된 자연 산화막을 제거하기 위하여, 결과물을 300 대 1의 BOE(buffered oxide etchant)용액으로 습식 클리닝한다. 그리고나서, 도전 영역(11a) 표면 및 층간 절연막(12) 상부에 베리어 금속막으로서, IMP(ionized metal plasma) 방식에 의하여 Ti층(13a)을 약 400 내지 600Å 두께로 증착한다음, Ti층(13a) 상부에 CVD(chemical vapor deposition) 방식에 의하여 TiN층(13b)을 150 내지 250Å 두께로 증착한다. 그후, Ti층(13a) 및 TiN층(13b)을 어닐링하여,베리어 금속막(13)을 형성한다.
그후, 도 2b에 도시된 바와 같이, 베리어 금속막(13) 상부에 플로린(F) 흡착 억제층(14)을 형성한다. 플로린 흡착 억제층(14)은 예를들어, 비정질 실리콘층으로, 이후 텅스텐 금속막 형성시, 텅스텐 금속내의 플로린(F) 성분이 도전 영역(11a)쪽으로 흡착되는 것을 1차적으로 방지한다. 이때, 플로린 흡착 억제층(14)으로 이용되는 비정질 실리콘층은 SiH4및 H2가스를 각각 60∼70sccm, 900∼1100sccm 정도 플로우하면서, 약 400 내지 450℃ 정도의 온도와, 80 내지 100 torr 정도의 압력에서 형성됨이 바람직하다.
그후, 플로린 흡착 억제층(14) 상부에 제 1 핵생성층(15) 및 제 2 핵생성층(16)을 순차적으로 형성한다. 이때, 제 1 핵생성층(15)은 종래와 마찬가지로, 이후에 형성될 금속층과 반도체 기판(11)의 도전 영역(11a)의 버퍼(buffer) 역할을 한다. 특히, 제 1 핵생성층(15)은 금속막의 성질 보다는 실리콘층의 성질에 가깝도록, WF5가스와 SiH4가스를 각각 8 내지 12 sccm 정도로 플로우하고, H2가스를 약 900 내지 1000 sccm 플로우하여 형성함이 바람직하고, 약 400 내지 450℃의 온도와, 30 torr의 압력에서 약 450 내지 550Å 정도로 증착한다. 여기서, 제 1 핵생성층(15) 형성시, WF5가스와 SiH4가스의 플로우 양이 동일하므로, WF6가스의 플로린(F) 성분이 대부분 환원되어 반도체 기판(1)쪽으로 흡착되지 않는다.
제 2 핵생성층(16)은 제 1 핵생성층(15) 보다는 더 금속적 성질을 갖도록, WF6가스의 양을 제 1 핵생성층(15)보다 증가시키면서 형성한다. 즉, 제 2핵생성층(16)은 WF5가스와 SiH4가스를 2.5∼3 대 1, 바람직하게는 WF6가스를 30∼35 sccm 정도, SiH4가스를 10∼15 sccm 정도 플로우하고, H2가스를 900 내지 1100 sccm 정도 플로우하여 형성함이 바람직하고, 약 400 내지 450℃의 온도와, 30 torr의 압력에서 약 900 내지 1000Å 정도로 증착한다. 제 2 핵생성층(16) 증착시, WF6가스의 유량이 증대되었더라도, 그 하부에 실리콘 성질을 갖는 제 1 핵생성층(15)과 플로린 흡착 억제층(16)이 형성되어 있으므로, 플로린의 흡착을 차단한다.
그 다음, 도 2c에 도시된 바와 같이, 제 2 핵생성층(16) 상부에 제 1 텅스텐층(17)을 상기 콘택홀(h)이 충분히 매립되도록 증착된다. 제 1 텅스텐층(17)은 WF6가스를 120 내지 130 sccm 정도로 플로우하고, H2가스는 3900 내지 4100 sccm 정도로 플로우하면서, 420 내지 430℃의 온도와 80 내지 100 torr의 압력에서 약 3400 내지 3600Å 두께로 증착한다.
그후, 제 1 텅스텐층(17) 상부에 스트레스를 완화시키면서 그레인 사이즈를 감소시키기 위하여, 제 2 텅스텐층(18)을 증착한다. 이때, 제 2 텅스텐층(18)은 WF6가스를 50 내지 70 sccm 정도, H2가스를 3900 내지 4100 sccm 정도로 플로우하면서, 약 420 내지 430℃의 온도와 80 내지 100 torr의 압력에서 400 내지 600Å의 두께로 형성된다.
그 다음, 도면에는 제시되지 않았지만, 제 2 텅스텐층(18), 제 1텅스텐층(17), 제 2 핵생성층(16), 제 1 핵생성층(15), 플로린 흡착 억제층(14) 및 베리어 금속막(13)은 층간 절연막(12)이 오픈되도록 에치백하여, 플러그가 형성된다.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 텅스텐 금속막의 핵생성층으로, 실리콘 성질을 띠는 제 1 핵생성층과, 텅스텐 성질을 띠는 제 2 핵생성층을 이중으로 형성한다음, 콘택홀 매립용 제 1 텅스텐층 및 스트레스 완화용 제 2 텅스텐층을 순차적으로 적층한후, 에치백하여 플러그를 형성한다. 이와같이 핵생성층이 2중으로 콘택홀 내벽에 고르게 증착되므로, 이후 형성되는 콘택홀이 고르게 증착되어, 콘택홀 매립 특성이 종래보다 향상될 뿐만 아니라, 콘택홀내에 키홀등의 문제가 발생되지 않는다.
더욱이, 텅스텐층이 콘택홀내에 고르게 충전되어 있으므로, 에치백 공정시 필링 현상을 방지할 수 있어, 수율이 크게 개선된다.
또한, 베리어 금속막 상부에 비정질 실리콘층으로 된 플로린 흡착 억제층 및 실리콘 성질을 띠는 제 1 핵생성층이 구비되어 있으므로, 제 2 핵생성층 및 텅스텐층 형성시, 플로린 성분들이 베리어 금속막쪽으로 흡착되는 것이 차단된다. 이에따라, 베리어 금속막과 플로린과의 반응 및 접합 영역과 플로린과의 반응으로 인한 손상을 방지하여, 누설 전류가 크게 개선된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (11)

  1. 도전 영역을 포함하는 반도체 기판 상부에 층간 절연막을 형성하는 단계;
    상기 도전 영역이 노출되도록 층간 절연막의 소정 부분을 식각하여, 콘택홀을 형성하는 단계;
    상기 콘택홀 내벽 및 층간 절연막 상부에 베리어 금속막을 형성하는 단계;
    상기 베리어 금속막 상부에 플로린 흡착 억제층을 형성하는 단계;
    상기 플로린 흡착 억제층 상부에 제 1 핵생성층을 형성하는 단계;
    상기 제 1 핵생성층 상부에 제 2 핵생성층을 형성하는 단계;
    상기 제 2 핵생성층 상부에 콘택홀이 충분히 매립될 수 있도록 제 1 텅스텐층을 형성하는 단계;
    상기 제 1 텅스텐층 상부에 제 2 텅스텐층을 형성하는 단계; 및
    상기 층간 절연막 표면이 노출되도록, 제 2 텅스텐층, 제 1 텅스텐층, 제 2 핵생성층, 제 1 핵생성층 및 베리어 금속막을 에치백하여 플러그를 형성하는 단계를 포함하며,
    상기 제 1 핵생성층은 상기 제 2 핵생성층 보다 실리콘 성분을 더 포함하고, 제 2 핵생성층은 제 1 핵생성층 보다 텅스텐 성분을 더 포함하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  2. 제 1 항에 있어서, 상기 플로린 흡착 억제층은 비정질 실리콘층으로 형성되는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  3. 제 2 항에 있어서, 상기 비정질 실리콘층은 SiH4및 H2가스를 각각 60∼70sccm, 900∼1100sccm 정도 플로우하면서, 약 400 내지 450℃ 정도의 온도와, 80 내지 100 torr 정도의 압력에서 형성되는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  4. 제 1 항에 있어서, 상기 제 1 핵생성층은 WF5가스와 SiH4가스를 각각 8 내지 12 sccm 정도로 플로우하고, H2가스를 약 900 내지 1000 sccm 플로우하면서, 약 400 내지 450℃의 온도와, 30 torr의 압력에서 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  5. 제 4 항에 있어서, 상기 제 1 핵생성층은 약 450 내지 550Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  6. 제 1 항 또는 제 4 항에 있어서, 제 2 핵생성층은, WF6가스를 30∼35 sccm 정도, SiH4가스를 10∼15 sccm 정도 플로우하고, H2가스를 900 내지 1100 sccm 정도 플로우하면서, 약 400 내지 450℃의 온도와, 30 torr의 압력에서 형성하는 것을특징으로 하는 반도체 소자의 플러그 형성방법.
  7. 제 6 항에 있어서, 상기 제 2 핵생성층은 약 900 내지 1000Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  8. 제 1 항에 있어서, 상기 제 1 텅스텐층은 WF6가스를 120 내지 130 sccm 정도로 플로우하고, H2가스는 3900 내지 4100 sccm 정도로 플로우하면서, 420 내지 430℃의 온도와 80 내지 100 torr의 압력에서 형성하는 것을 특징으로 하는 반도체소자의 플러그 형성방법.
  9. 제 8 항에 있어서, 상기 제 1 텅스텐층은 약 3400 내지 3600Å 두께로 증착하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  10. 제 1 항 또는 제 9 항에 있어서, 제 2 텅스텐층은 WF6가스를 50 내지 70 sccm 정도, H2가스를 3900 내지 4100 sccm 정도로 플로우하면서, 약 420 내지 430℃의 온도와 80 내지 100 torr의 압력에서 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
  11. 제 10 항에 있어서, 상기 제 2 텅스텐층은 400 내지 600Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 플러그 형성방법.
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* Cited by examiner, † Cited by third party
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KR100972595B1 (ko) * 2008-02-12 2010-07-28 주식회사 하이닉스반도체 텅스텐막 형성방법 및 이를 이용한 반도체 소자의 배선형성방법

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