KR101479291B1 - 스트레인 강화형 반도체 디바이스 및 이를 제조하는 방법 - Google Patents

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Abstract

스트레인 강화형 반도체 디바이스(30)와 그 제조방법이 제공된다. 본 발명에 따른 방법은, 디바이스의 채널(70, 72) 내에 스트레인을 유발하기 위해서, 디바이스의 소스 영역(103, 107) 및 드레인 영역(105, 109)에 스트레인 유발 반도체 물질(102, 106)을 내장하는 단계를 포함한다. 유발된 스트레인을 경감시키지 않도록, 얇은 금속 실리사이드 콘택(112)이 소스 영역 및 드레인 영역에 형성된다. 얇은 금속 실리사이드 콘택에 접촉하는 전도성 물질층(114, 116)이 선택적으로 증착되며, 그리고 전도성 물질층에 금속화된 콘택(122)이 형성된다.
수축성, 신장성, 스트레인, 실리사이드, 두께

Description

스트레인 강화형 반도체 디바이스 및 이를 제조하는 방법{STRAIN ENHANCED SEMICONDUCTOR DEVICES AND METHODS FOR THEIR FABRICATION}
일반적으로, 본 발명은 스트레인 강화형 반도체 디바이스 및 이의 제조방법에 관한 것이며, 좀더 상세하게는 스트레인 유발 내장 영역(strain inducing embedded region)을 갖는 반도체 디바이스 및 스트레인을 이완시키지 않고도 이러한 디바이스를 제조하는 방법에 관한 것이다.
오늘날 대부분의 집적 회로들은 상호 연결된 복수개의 전계효과 트랜지스터(field effect transister, 이하 'FET')들을 이용하여 구현되는데, 상기 FET는 금속 산화물 반도체 FET(metal oxide semiconductor field effect transistor : MOSFET) 또는 단순하게 MOS 트랜지스터들이라고도 지칭된다. FET는 제어 전극으로서의 게이트 전극과, 전류가 그 사이에 흐를 수 있도록 이격되어 위치한 소스 전극 및 드레인 전극을 포함하여 구성된다. 상기 게이트 전극에 인가된 제어 전압은 소스와 드레인 전극 사이의 채널을 통해 흐르는 전류의 흐름을 제어한다.
MOS 트랜지스터에 관련된 중요한 파라미터는, 디바이스가 턴온되었을 때의 소스에서 드레인까지의 디바이스 저항(온 저항 : on resistance)이다. 전체 온 저항은 채널 저항과 외부 저항(external resistance)을 합한 총계값이다. 채널 저항 은 디바이스 채널 내의 다수 캐리어들의 이동도에 대한 함수이며, 다른 파라미터들이 동일한 경우, 이동도가 높을수록 채널 저항은 작아진다. 외부 저항은, 소스 영역과 드레인 영역 각각에 대한 저항, 소스 및 드레인 영역에 대한 콘택 저항 등(이에 한정되는 것은 아님)을 포함하는 다수의 성분들을 포함한다. 채널 영역에 스트레인을 인가함으로써, 다수 캐리어의 이동도를 향상시키는 방법이 알려져 있다. 수축성 세로방향(longitudinal) 스트레인은 P-채널 모스 트랜지스터(PMOS)의 채널에 있는 다수 캐리어인 홀(hole)들의 이동도를 향상시키며, 신장성(tensile) 세로방향 스트레인은 N-채널 모스 트랜지스터(NMOS)의 채널에 있는 다수 캐리어인 전자들의 이동도를 향상시킨다. 스트레인 유발 단결정 물질(strain inducing monocrystalline material)을 트랜지스터의 소스 및 드레인 영역에 내장시킴으로써, 이러한 채널 스트레인들이 유발될 수 있다. 또한, 소스 영역 및 드레인 영역에 접촉하는 금속 실리사이드층을 형성함으로써, 소스 영역과 드레인 영역 각각에 대한 저항, 소스 및 드레인 영역에 대한 콘택 저항을 포함하는 외부 저항을 감소시키는 기법이 이미 공지되어 있다. 안타깝게도, 소스 영역 및 드레인 영역 상에 금속 실리사이드층을 형성하는 것은, 내장된 물질에 의해 야기된 채널 영역 상의 스트레인을 이완(relaxing)시키는 부작용을 갖는다. 따라서, 외부 저항을 감소시키기 위해서 소스 영역 및 드레인 영역을 실리사이드화하는 것은, 스트레인 유발 물질을 내장함으로써 얻어진 채널 저항의 감소를 무위로 만들 수 있다.
따라서, 최적화된 전체 온 저항을 갖는, 스트레인 강화형 반도체 디바이스를 제공하는 것이 바람직하다. 또한, 낮은 온 저항을 갖는 스트레인 강화형 반도체 디 바이스를 제조하는 방법을 제공하는 것이 바람직하다. 또한, 본 발명의 다른 바람직한 피쳐들과 특성들은, 첨부된 도면들, 전술한 기술분야 및 배경기술 부분과 함께, 후술되는 발명의 상세한 설명과 청구범위로부터 명확해질 것이다.
본 발명의 일실시예에 따르면, 스트레인된 채널 영역에 의해 분리된 소스 영역 및 드레인 영역을 갖는 스트레인 강화형 반도체 디바이스가 제공된다. 상기 디바이스는 스트레인된 채널 영역 위에 놓이는(overlying) 게이트 전극과 소스 및 드레인 영역에 접촉하는 얇은 금속 실리사이드 콘택들을 포함한다. 무전해 도금된(electro-less plated) 전도층이 얇은 실리사이드 콘택들 위에 놓이며 그리고 스트레스된 절연층이 게이트 전극 위에 놓인다.
본 발명의 다른 실시예에 따르면, 스트레인 강화형 반도체 디바이스를 제조하는 방법이 제공된다. 스트레인 유발 반도체 물질이 소스 및 드레인 영역에 내장되어, 디바이스의 채널에 스트레인을 유발한다. 얇은 금속 실리사이드 콘택들이 소스 및 드레인 영역에 형성되는바, 이는 유발된 스트레인이 이완되지 못하게 하기 위함이다. 얇은 금속 실리사이드 콘택들과 접촉되게 전도성 물질층이 선택적으로 증착되며, 그리고 상기 전도성 물질에 금속화된 콘택들이 형성된다.
다음의 도면들을 참조하여 본 발명이 설명될 것인바, 도면들에서 유사한 구성요소들은 유사한 도면부호를 갖는다.
도1 내지 도10은 본 발명의 다양한 실시예들에 따른 스트레인 강화형 MOS 디 바이스 및 이를 제조하는 방법을 도시한 단면도들이다.
도11 내지 도14는 도1 내지 도8과 함께, 본 발명의 대안적인 실시예들에 따른 스트레인 강화형 MOS 디바이스 및 이를 제조하는 방법을 도시한 단면도들이다.
도15 및 도16은 도1-10 또는 도1-14와 함께 본 발명의 또 다른 실시예들에 따른 스트레인 강화형 MOS 디바이스 및 이를 제조하는 방법을 도시한 단면도들이다.
다음의 상세한 설명은 사실상 본 발명의 단순한 예시에 불과하며 본 발명이나 또는 본 발명의 적용예 및 사용예들을 제한하고자 의도된 것은 아니다. 또한, 전술한 기술 분야, 배경 기술, 발명의 상세한 설명 또는 다음의 실시예들에서 개시되거나 또는 암시되는 어떠한 이론들에 의해 구속되고자 하는 어떤 의도도 없다.
도1 내지 도16은 본 발명의 다양한 실시예들에 따른, 스트레스된 MOS 디바이스(30) 및 이러한 MOS 디바이스를 제조하는 방법을 예시한다. 이들 예시적인 실시예들에서, 스트레스된 MOS 디바이스(30)는 상보형 MOS(CMOS) 디바이스이며, 본 명세서에서는 하나의 NMOS 트랜지스터(31)와 하나의 PMOS 트랜지스터(33)로 예시된다. 다음의 설명들로부터 명확해지는 바와 같이, 본 발명의 다양한 실시예들은, 우수한 온 저항 특성을 갖는 반도체 디바이스를 얻기 위하여, 향상된 이동도를 갖는 NMOS 트랜지스터 및/또는 역시 향상된 이동도를 갖는 PMOS 트랜지스터를 제조하는 것에 관한 것이다. 해당 기술분야의 당업자라면, CMOS 디바이스, 단일 채널 NMOS 디바이스, 또는 단일 채널 PMOS 디바이스에 본 발명이 적용될 수 있다는 점을 능히 인식할 것이다. 본 발명의 일실시예에 따라 제조된 스트레스된 MOS 디바이스들로 구성된 집적회로는, 매우 많은 수의 디바이스들(가령, 디바이스(30)와 같은 디바이스)을 포함할 수도 있으며, 그리고 스트레스된(stressed) PMOS 트랜지스터와 스트레스되지 않은(unstressed) PMOS 트랜지스터 둘다, 그리고 스트레스된 NMOS 트랜지스터와 스트레스되지 않은 NMOS 트랜지스터 둘다를 포함할 수도 있다.
MOS 트랜지스터의 다양한 제조 단계들은 잘 알려져 있으며, 따라서 설명의 간략화를 위해서, 본 명세서에서는, 통상적인 많은 단계들이 간략하게만 언급되거나 또는 공지된 공정들을 상세히 설명함이 없이 전체적으로 생략될 수도 있다. 비록, "MOS 디바이스" 라는 용어는 엄밀하게는 금속 게이트 전극과 산화물 게이트 절연체를 갖는 디바이스를 지칭하는 용어이나, 본 명세서에서는 게이트 절연체(산화물 또는 다른 절연체인지에 관계없이) 위에 놓여있는 전도성 게이트 전극(금속 또는 다른 전도성 물질인지에 관계없이)을 갖는 임의의 반도체 디바이스를 지칭하는데 이용될 것이다. 여기서, 상기 게이트 절연체는 반도체 기판 위에 위치한다.
도1의 단면도에 도시된 바와 같이, 본 발명의 일실시예에 따른 스트레스된 MOS 디바이스(30)의 제조는, 표면(32)을 갖는 반도체 기판(36)을 제공하는 것으로 시작된다. 반도체 기판은 임의의 단결정 반도체 물질이 될 수도 있지만, 단결정 실리콘 기판인 것이 바람직하다. 본 명세서에서, "실리콘 기판" 및 "실리콘층" 이라는 용어는, 반도체 산업에서 통상적으로 이용되는 상대적으로 순수한 실리콘 물질을 포괄하도록 이용될 것이다. 본 명세서에서, 반도체 기판(36)은 설명의 편의를 위해서 실리콘 기판으로 지칭될 것이지만, 이에 한정되는 것은 아니다. 해당 기술분야의 당업자라면, 예컨대, 실리콘 게르마늄(SiGe), 실리콘 카본(SiC), 갈륨비소(gallium arsenide) 등등과 같은 다른 반도체 물질로도 상기 반도체 기판(36)이 형성될 수 있음을 능히 이해할 것이다. 실리콘 기판(36)은 벌크 실리콘 웨이퍼(미도시)일 수도 있으며 또는 절연층(35) 상의 얇은 실리콘층(34)(실리콘-온-절연체 또는, SOI 라고 지칭됨)이 될 수도 있다. 여기서, 절연층(35)은 실리콘 캐리어 웨이퍼(37)에 의해 지지된다. 도1에 예시된 것처럼, 반도체 기판(36)은 SOI 웨이퍼인 것이 바람직하지만, 이에 한정되는 것은 아니다. 단결정 실리콘 또는 다른 단결정 반도체 물질로 구성되어 있는지에 상관없이, 기판(36)을 형성하는, 특히 얇은 층(34)을 형성하는 단결정 물질(만일, 기판이 SOI 기판이라면)은, 그 물질의 결정 구조에 관련된 격자 상수에 의해 특징지워질 것이다.
CMOS 디바이스를 제조하기 위해서, 얇은 실리콘층(34)의 일부분은 N-채널 MOS 트랜지스터(31)의 제조를 위해서 p형 불순물 도판트들로 도핑될 것이며(P-웰, 38), 얇은 실리콘층(34)의 다른 일부분은 P-채널 MOS 트랜지스터(33)의 제조를 위해서 n형 불순물 도판트들로 도핑될 것이다(N-웰, 39). 상기 P-웰과 N-웰은 예컨대, 이온 주입에 의해서 적절한 전도도를 갖게끔 도핑될 수 있다. 얕은 트렌치 격리(STI)(40) 또는 또 다른 전기적 격리부가 반도체 기판에 형성되며 그리고 바람직하게는 얇은 실리콘층(34)을 관통해 절연층(35)까지 연장되는바, 이는 구현중인 회로 기능에 의해 요구되는 개별 디바이스들을 전기적으로 격리시키기 위함이다. 잘 알려진 바와 같이, STI를 형성하는데 이용될 수 있는 매우 많은 공정들이 존재하며 따라서, 이들 공정들은 본 명세서에서 상세히 설명되지 않는다. 일반적으로, STI는 반도체 기판의 표면 안으로 식각된 얕은 트렌치를 포함하며, 이후 상기 얕은 트렌치는 절연물질로 충전된다. 트렌치가 절연 물질로 충전된 다음, 그 표면은 평탄화되는 것이 일반적인바, 예를 들면, 화학기계연마(CMP)에 의하여 평탄화된다.
다시 도1을 참조하면, 게이트 절연층(60)이 얇은 실리콘층(34)의 표면에 형성된다. 게이트 절연체는, 산화 환경에서 실리콘 기판을 가열함에 의해서 형성된 실리콘 이산화물을 열 성장시킨 것이 될 수도 있으며, 또는 가령, 실리콘 산화물, 실리콘 질화물, HfxSiyOz와 같은 고유전상수 절연체 등등과 같은 증착된 절연체가 될 수도 있다. 증착된 절연체는, 예컨대, 화학 기상 증착법(CVD), 저압 화학 기상 증착법(LPCVD), 또는 플라즈마 강화 화학 기상 증착법(PECVD)에 의해서 증착될 수 있다. 도1에 도시된 바와 같이, 게이트 절연체(60)는 열 성장된 실리콘 이산화물인데, 이는 오직 실리콘층의 표면에서만 성장한다. 전형적으로, 게이트 절연 물질은 1-10 나노미터(nm)의 두께를 갖는다. 몇몇 응용예에서는, 게이트 절연체를 증착하는 것이 보다 바람직한바, 특히 반도체 기판이 실리콘이 아닌 다른 반도체 물질인 경우에 그러하다. 본 발명의 일실시예에 따르면, 다결정 실리콘과 같은 게이트 전극 형성물질층(62)이 게이트 절연체 위에 형성된다. 설명의 편의를 위해서, 게이트 전극 형성물질층은 본 명세서에서 다결정 실리콘층을 지칭하게 될 것이지만, 이에 한정되지는 않는다. 해당 기술분야의 당업자라면, 금속 또는 또 다른 전도성 물질이 또한 이용될 수 있음을 능히 이해할 것이다. 다결정 실리콘층은, 도핑되지 않은 다결정 실리콘으로 증착되는 것이 바람직하며, 그리고 후속적으로 이온 주입에 의 해서 불순물 도핑될 수 있다. 다결정 실리콘 물질은 예컨대, 실란의 수소 환원(hydrogen reduction of silane)에 의해서 LPCVD 법으로 약 100-120nm의 두께를 갖게 증착될 수 있다. 가령, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물과 같은 하드마스크 물질층(64)이 다결정 실리콘층의 표면 위에 증착된다. 하드 마스크 물질은 LPCVD법에 의해서 약 50nm 두께로 증착될 수 있다.
다결정 실리콘층(62) 및 하드 마스크 물질층(64)은 포토리소그래픽적으로 패터닝되어, 도2의 단면도에 도시된 바와 같은 MOS 트랜지스터의 게이트 전극들(66, 68)을 형성한다. 게이트 전극(66)은 얇은 실리콘층(34)의 P-웰 부분(38) 위에 놓이며, 이 부분은 표면(32)에서 NMOS 트랜지스터(31)의 채널(70)을 형성할 것이다. 이와 유사한 방식으로, 게이트 전극(68)은 얇은 실리콘층(34)의 N-웰 부분(39) 위에 놓이며, 이 부분은 표면(32)에서 PMOS 트랜지스터(33)의 채널(72)을 형성할 것이다. 다결정 실리콘은 예컨대, Cl 또는 HBr/O2 화학제의 플라즈마 식각에 의해서 원하는 패턴으로 식각될 수 있으며, 그리고 하드마스크는 예컨대, CHF3, CF4 또는 SF6 화학제의 플라즈마 식각에 의해서 식각될 수 있다. 본 발명의 일실시예에 따르면, 게이트 전극을 패터닝한 이후, 다결정 실리콘 게이트 전극을 산화 분위기에서 가열함으로써, 게이트 전극(66)의 대향하는 측벽들(75, 85) 상에 얇은 실리콘산화물층(74)이 열 성장되며 그리고 게이트 전극(68)의 대향하는 측벽들(77, 87) 상에 얇은 실리콘산화물층(76)이 열 성장된다. 상기 층들(74, 76)은 약 2 - 5nm 정도의 두께로 성장될 수 있다. 게이트 전극들(66, 68) 및 상기 층들(74, 76)은 PMOS 트랜지 스터(33)의 소스 및 드레인 확장부(83, 84)와 NMOS 트랜지스터(31)의 소스 및 드레인 확장부(81, 82)를 형성하기 위한 이온 주입 마스크로 이용된다. NMOS 트랜지스터(31)의 소스 및 드레인 확장부는 비소 이온(arsenic ion)의 이온주입에 의해서 형성될 수 있으며, PMOS 트랜지스터(33)의 소스 및 드레인 확장부는 보론 이온의 이온주입에 의해서 형성될 수 있다. 소스 및 드레인 확장부를 형성하는 방법 및 이에 필요한 것들은 해당 기술분야에 잘 알려져 있으며, 따라서 본 명세서에서는 이에 대해서 상세히 설명하지 않는다. 비록 도시되어 있지는 않지만, 잘 알려진 바와 같이, PMOS 트랜지스터의 소스 및 드레인 확장부를 형성하기 위한 이온주입 동안에 P-웰 영역을 마스킹하기 위해서 패터닝된 포토레지스트층이 이용될 수 있으며, 그리고 NMOS 트랜지스터의 소스 및 드레인 확장부를 형성하기 위한 이온주입 동안에 N-웰 영역을 마스킹하기 위해서 다른 하나의 패터닝된 포토레지스트층이 이용될 수 있다.
본 발명의 일실시예에 따르면, 도3에 도시된 바와 같이, 게이트 전극(66)의 대향하는 측벽들(75, 85) 상의 얇은 산화층(74)을 덮는 측벽 스페이서들(79)이 형성되며, 그리고 게이트 전극(68)의 대향하는 측벽들(77, 87) 상의 얇은 산화층(76)을 덮는 측벽 스페이서(80)들이 형성된다. 측벽 스페이서들은 실리콘 질화물, 실리콘 산화물 등등과 같은 절연 물질로 형성될 수 있는바, 예를 들면, 절연 물질층을 게이트 전극 위에 증착하고, 이에 후속하여 CHF3, CF4 또는 SF6 화학제를 사용하는 반응성 이온 식각법(reactive ion etching : RIE)으로 상기 층을 식각함으로써 형 성될 수 있다. 측벽 스페이서들(79, 80), 게이트 전극들(66, 68), 게이트 전극 위에 있는 하드마스크, 및 STI(40)는, N-채널 게이트 전극(66)의 대향하는 에지들에 자기정렬(self alignment)되어 서로 이격되어 있는 리세스(또는 트렌치)(92, 94)와, P-채널 게이트 전극(68)의 대향하는 에지들에 자기정렬되어 서로 이격되어 있는 리세스(또는 트렌치)(96, 98)를 실리콘 기판에 식각하기 위한 식각 마스크로서 이용된다. 상기 리세스는 소스 및 드레인 확장부를 지나서 연장되며 그리고 채널(70, 72)의 단부와 교차한다. 상기 리세스는 예컨대, HBr/O2 또는 Cl 화학제를 이용하는 반응성 이온 식각법(RIE)에 의해서 이방성으로 식각될 수 있다. 만일, 스트레스된 MOS 디바이스(30)가 SOI 기판 상에 형성되어 있다면, 상기 리세스들은 얇은 실리콘층(34) 안으로 식각될 것이지만, 얇은 실리콘층(34)의 전체 두께만큼 연장되지는 않는다. 상기 층(34)의 적어도 일부는 리세스의 바닥에 잔존하여, 후속 에피택셜 성장 단계에서의 핵형성 사이트(nucleating site)로서 기능한다.
본 발명의 일실시예에 따른 상기 방법은, 도4에 도시된 바와 같이, 실리콘산화물층(100)과 같은 마스크층(100)을 증착 및 패터닝하는 단계로 진행한다. 마스크층은, 예컨대 테트라에틸오쏘실리케이트(tetraethylorthosilicate : TEOS) 소스로부터 LPCVD 법에 의해서 약 50nm 정도의 두께로 증착될 수 있다. 마스크층(100)은 예컨대, 통상적인 포토레지스트 패터닝 및 식각 공정에 의해서 패터닝되어, PMOS 트랜지스터(33)로부터 상기 층(100)이 제거되는 반면에 NMOS 트랜지스터(31)에는 상기 층(100)이 남아있는다.
본 발명의 일실시예에 따른 상기 방법은 도5에 도시된 바와 같이 진행되는바, 얇은 호스트 실리콘층(34)의 격자 상수보다 더 큰 격자 상수를 갖는 단결정 반도체 물질(102)로 리세스들(96, 98)을 충전한다. 바람직하게는, 상기 반도체 물질(102)은 선택적으로 성장된 내장형(embedded) 에피택셜 실리콘 게르마늄(SiGe)이며, 상기 실리콘 게르마늄은 약 10 - 25 원자 퍼센트(atomic percent) 게르마늄을 갖는바, 결정 격자 사이트에서 상기 게르마늄이 실리콘을 대체한다. 내장형 반도체 물질의 에피택셜 성장은 리세스(96, 98) 바닥에 남아있는 얇은 실리콘층(34) 상에서 핵형성된다(nucleated). 마스킹 물질(100), 측벽 스페이서(80), 하드마스크 물질(64) 및 STI(40)는, 리세스(96, 98) 이외의 다른 영역에서 선택적 성장을 방해한다. SiGe와 같은 물질을 실리콘 호스트 상에 선택적인 방식으로 에피택셜 성장시키는 방법은, 잘 알려져 있으며 따라서 본 명세서에서는 이에 대해서 상세히 설명하지 않는다. SiGe는 실리콘 보다 더 큰 격자 상수를 가지며 그리고 트랜지스터 채널(72) 상에 수축성 세로방향(longitudinal) 스트레인을 생성시키는바, 이는 화살표 172로 표시된다. 이러한 수축성 세로방향 스트레스는 상기 채널에서 다수 캐리어인 홀의 이동도를 증가시키는바, 따라서 P-채널 MOS 트랜지스터(33)의 성능을 개선시킬 수 있다. SiGe는 보론과 같은 P-형 전도도 결정 불순물(P-type conductivity determining impurities)로 불순물 도핑될 수 있는바, 따라서 PMOS 트랜지스터(33)의 소스 및 드레인 확장부(83, 84)에 전기적으로 접속되는 소스 영역(103) 및 드레인 영역(105)이 형성될 수 있다. 이러한 불순물 도핑은, 선택적 에피택셜 성장 동안에 인-시츄(in-situ) 도핑으로 수행될 수도 있으며 또는 후속적인 이온 주입 공정에 의해 수행될 수도 있다.
도4 및 도5에 예시된, PMOS 트랜지스터(33)의 채널에 스트레스를 가하기 위한 상기 단계들은, NMOS 트랜지스터(31)의 채널(70)에서의 다수 캐리어인 전자들의 이동도를 향상시키기 위해서 적절히 변형되어 반복될 수 있는바, 이는 도6 및 도7에 도시되어 있다. 도6에 도시된 바와 같이, 패터닝된 마스크층(100)이 제거되며, 그리고 마스크층(104)가 증착 및 패터닝되는바, NMOS 트랜지스터(31)로부터는 상기 층(104)이 제거되지만, PMOS 트랜지스터(33) 위에는 상기 층(104)이 남아있는다. 층(104)은 마스크층(100)과 유사한 구성을 가질 수 있으며 그리고 유사한 방식으로 증착 및 패터닝될 수 있다.
본 발명의 일실시예에 따른 상기 방법은 도7에 도시된 바와 같이 진행되는바, 얇은 호스트 실리콘층(34)의 격자 상수보다 더 작은 격자 상수를 갖는 단결정 반도체 물질(106)로 리세스들(92, 94)을 충전한다. 바람직하게는, 상기 반도체 물질(106)은 선택적으로 성장된 내장형(embedded) 에피택셜 실리콘 카본(SiC)이며, 상기 실리콘 카본은 약 1 - 4 원자 퍼센트(atomic percent) 카본을 갖는바, 결정 격자 사이트에서 상기 카본이 실리콘을 대체한다. 내장형 반도체 물질의 에피택셜 성장은 리세스(92, 94) 바닥에 남아있는 얇은 실리콘층(34) 상에서 핵형성된다(nucleated). 마스킹 물질(104), 측벽 스페이서(79), 하드마스크 물질(64) 및 STI(40)는, 리세스(92, 94) 이외의 다른 영역에서 선택적 성장을 방해한다. SiC와 같은 물질을 실리콘 호스트 상에 선택적인 방식으로 에피택셜 성장시키는 방법은, 잘 알려져 있으며 따라서 본 명세서에서는 이에 대해서 상세히 설명하지 않는다. SiC는 실리콘 보다 더 작은 격자 상수를 가지며 그리고 트랜지스터 채널(70) 상에 신장성 세로방향(longitudinal) 스트레인을 생성시키는바, 이는 화살표 170으로 표시된다. 이러한 신축성 세로방향 스트레스는 상기 채널에서 다수 캐리어인 전자의 이동도를 증가시키는바, 따라서 NMOS 트랜지스터(31)의 성능을 개선시킬 수 있다. SiC는 비소(arsenic) 또는 인(phosphorous)과 같은 N-형 전도도 결정 불순물(N-type conductivity determining impurities)로 불순물 도핑될 수 있는바, 따라서 NMOS 트랜지스터(31)의 소스 및 드레인 확장부(81, 82)에 전기적으로 접속되는 소스 영역(107) 및 드레인 영역(109)이 형성될 수 있다. 이러한 불순물 도핑은, 선택적 에피택셜 성장 동안에 인-시츄(in-situ) 도핑으로 수행될 수도 있으며 또는 후속적인 이온 주입 공정에 의해 수행될 수도 있다. 해당 기술분야의 당업자라면, 도6 및 도7에 예시된 단계들이 도4 및 도5에 예시된 단계들보다 앞서 수행될 수도 있음을 능히 이해할 것이다.
계속해서, 본 발명의 일실시예에 따른 방법은 마스크층(104) 및 측벽 스페이서들(79, 80)을 제거한다. 바로 이때에, 하드마스크 물질층(64)도 일부 또는 전부가 제거될 수도 있다. 하지만, 상기 일례에서는 하드마스크가 제거되지 않는다. 이러한 일례에 따르면, 새로운 측벽 스페이서(108)가 게이트 전극(66)의 대향하는 측벽(75, 85) 상에 형성되며, 그리고 새로운 측벽 스페이서(110)가 게이트 전극(68)의 대향하는 측벽(77, 87) 상에 형성되는바, 이는 도8에 예시된 바와 같다. 예를 들어, 실리콘 산화물, 실리콘 질화물 등등과 같은 절연 물질층을 PECVD 또는 LPCVD 법으로 증착하고 그리고 상기 층을 예컨대, 반응성 이온 식각법에 의해서 이방성으로 식각함으로써, 상기 새로운 측벽 스페이서가 형성될 수 있다. 종래기술에서는 이제 두꺼운 금속 실리사이드층이 소스 및 드레인 영역의 표면에 형성될 것이며, 그리고 이는 소스 및 드레인 영역의 벌크 안으로 연장될 것이다. 두꺼운 실리사이드는, 소스 및 드레인 영역에 걸친 저항을 감소시키고 그리고 소스 및 드레인 영역의 콘택 저항을 감소시킴으로써, 트랜지스터의 외부 저항을 감소시키는데 필수적인 것으로 생각되었다. 불행하게도, 두꺼운 금속 실리사이드층의 형성은, 내장형 SiGe 및/또는 SiC에 의해서 채널 영역 상에 부과된 스트레스의 이완을 유발하고, 따라서 상기 물질을 내장시킴으로써 얻어졌던 이동도 증가를 감소시킨다라는 점이 밝혀졌다. 본 발명의 실시예들에 따르면, 소스 및 드레인 영역에 접촉하며, 그리고 하드마스크층이 제거되었다면 제거된 그 부분에서 게이트 전극의 일부와도 접촉할 수 있는(원하는 회로 기능을 구현하기 위해서 필요하다면), 얇은 금속 실리사이드층(112)을 대신 형성함으로써, 두꺼운 금속 실리사이드층에 관한 문제점들이 해결된다. "얇은 금속 실리사이드층" 이 의미하는 바는, 약 5nm 또는 그 이하의 깊이로 소스 및 드레인 영역 안으로 연장되는 금속 실리사이드층을 의미하는 것이다. 이러한 얇은 금속 실리사이드층은, 실리사이드 형성용 금속층(미도시)을 증착하고 그리고 예컨대, 급속 열 어닐링(rapid thermal annealing : RTA)으로 가열하여 상기 금속과 노출된 실리콘(소스 및 드레인 영역의 SiGe 및/또는 SiC 그리고 경우에 따라서는 다결정 실리콘 게이트 전극)을 반응시킴으로써, 형성될 수 있다. 예를 들어, 실리사이드 형성용 금속은, 코발트, 니켈, 레늄(rhenium), 루테늄(ruthenium), 또는 팔라듐(palladium) 또는 이들 금속들의 합금이 될 수 있으며, 바람직하게는 코발트 또는 니켈 중 어느 하나이다. 실리사이드 형성용 금속은 예를 들어, 스퍼터링에 의해서 약 5 - 30nm 정도의 두께로 증착될 수 있다. 얇은 실리사이드 형성용 금속층을 이용함으로써, 실리사이드층(112)은 오직 약 5nm 이하의 두께로 소스 및 드레인 영역에 형성된다. 이와 같이 얇은 금속 실리사이드층은, 내장된 에피택셜 물질로 인한 스트레인 유발 효과를 무시할 수 있을 정도만큼 감소시킨다고 밝혀졌다. 노출된 실리콘과 접촉하고 있지 않은 임의의 실리사이드 형성용 금속, 예컨대 측벽 스페이서 상에 또는 STI(40) 상에 증착된 실리사이드 형성용 금속은, 실리사이드를 형성하기 위한 RTA 동안에 반응하지 않으며, 따라서 H2O2/H2SO4 또는 HNO3/HCL 용액에서 습식식각되어 후속적으로 제거될 수 있다.
금속 실리사이드층이 매우 얇기 때문에, 통상적인 콘택 플러그(contact plug) 기법만으로는 소스 및 드레인 영역과의 전기적인 콘택을 신뢰성있게 형성하는 것이 난해하다. 통상적인 콘택 플러그 기법(미도시)에서는, CVD 실리콘 산화물과 같은 유전물질층이 금속 실리사이드 및 게이트 전극 구조 위에 증착되었다. 상기 유전물질은 화학적 기계적 평탄화(Chemical Mechanical Planarization) 기법에 의해서 평탄화될 수 있으며 이후, 유전물질을 관통하는 콘택 개구가 식각되어 금속 실리사이드의 일부분을 노출시키게 된다. 티타늄층과 같은 콘택층이 콘택 개구 내에 증착되며, 그리고 소스 및 드레인 영역 상에 형성된 금속 실리사이드의 표면 상에도 증착된다. 티타늄의 증착 이후, 티타늄 질화물층과 같은 전도성 장벽층(barrier layer)의 형성이 뒤따르며, 이후에는 텅스텐 플러그가 형성된다. Ti/TiN/W 콘택 플러그 구조를 가열하는 것은, 두꺼운 티타늄 실리사이드층의 형성을 야기할 것이며, 이는 내장형 소스 및 드레인 영역의 스트레스를 이완시킬 것이다. 또한, TiN 층은 상대적으로 큰 면 저항(sheet resistance)을 가질 수 있는바 특히, 조그만 콘택 개구에서는 더욱 그러하다. 본 발명의 실시예에 따르면, 얇은 금속 실리사이드층(112)과 접촉하는 전도성 물질층을 선택적으로 증착함으로써, 통상적인 콘택 플러그 기법에 관련된 문제점들이 회피될 수 있다. 바람직하게는, 얇은 금속 실리사이드층(112) 상에 얇은 시드층(114)이 선택적으로 증착되며, 다음으로 도9에 도시된 바와 같이 두꺼운 금속층(116) 또는 다른 전도성 물질층이 상기 시드층 상에 선택적으로 증착된다. 시드층(114)은 예컨대, 하나의 단분자막(monolayer)부터 약 3nm 정도까지의 두께 범위를 갖는 팔라듐층이 될 수도 있다. 팔라듐층은 바람직하게는 팔라듐 아세테이트(palladium acetate)와 아세트산(acetic acid)의 용액으로부터 무전해 증착법(electro-less deposition)에 의해 증착될 수 있다. 상기 시드층 상에 선택적으로 증착된 전도성 금속층(116)은 코발트 및 텅스텐 금속층인 것이 바람직하다. 또한, 증착의 균일성 및 선택도를 향상시키고 내구성을 향상시키기 위해서 보론 및/또는 인이 상기 층(116)에 부가될 수도 있다. 바람직하게는, 두꺼운 층(116)은 황산 코발트 7수화물(cobalt sulphate heptahydrate), 암모늄 텅스텐산염(ammonium tungstate), 소디움 하이포아인산염(sodium hypophosphite) 용액과 같은 용액으로부터 무전해 증착법에 의해 선택적으로 증착되는바, 상기 용액에는 완충제(buffering agent), 컴플렉싱 에이전트(complexing agent), pH 균형제(pH balancer)가 첨가될 수도 있다. 디메틸아민 보란(dimethylamine borane)과 같은 화학제가 보론의 소스로서 부가될 수도 있다. 또 다른 무전해 증착 용액들이 무전해 증착 장비의 공급자(vendor)로부터 이용가능할 수도 있다. 이러한 용액을 이용하여, 두꺼운 금속층(116)이 약 65 - 75℃의 용액 온도에서 약 15 - 40분 동안에 약 20 - 50nm 정도의 두께로 시드층(114) 상에 선택적으로 증착될 수 있다. 정확한 증착 시간과 온도는 특정한 증착 용액 및 이용되는 특정한 증착 장비에 의존한다. 바람직한 실시예에서, 시드층(114)은 무전해 증착 공정에 의해 증착된 팔라듐인 것이 바람직하며, 두꺼운 층(116)은 코발트 및 텅스텐을 적어도 포함하는 금속층인 것이 바람직하다. 하지만, 이들 물질들 및 프로세스들은 단지 선호되는 것일 뿐이며, 본 발명의 방법은 이들 물질들 또는 무전해 증착 프로세스에 한정되지 않는다. 다른 전도성 물질들 및 다른 선택적 증착 기법들도 역시 이용가능하다. 예를 들어, 상기 두꺼운 층은 선택적 CVD 기법에 의해 증착되는 순수한 텅스텐이 될 수도 있다.
이후, 본 발명에 따른 방법은 통상적인 방식으로 계속되는바, 도10에 도시된 바와 같이 절연층(118)이 증착된다. 층간절연막(inner layer dielectric : ILD)라고도 종종 지칭되는 절연층(118)은 예컨대, 화학기상증착 기법들 중 하나에 의해 증착된 실리콘 산화물층이 될 수 있다. 절연층(118)의 표면은 예를 들면 CMP에 의해 평탄화되는 것이 바람직하며, 그리고 상기 평탄화된 층을 관통하도록 콘택 개구(120)가 식각되어 소스 및 드레인 영역 위에 증착된 두꺼운 전도층(116)의 일부를 노출시킨다. 콘택 개구(120)는 알루미늄 또는 구리 또는 이들의 합금과 같은 금속(122)으로 충전되거나 또는 도핑된 폴리실리콘과 같은 또 다른 전도성 물질로 충전되어, 전도성 금속층으로의 그리고 소스/드레인 영역으로의 콘택이 형성된다. ILD 층들을 형성 및 패터닝하고 그리고 콘택 개구를 충전하는 방법들은 반도체 디바이스 제조분야의 당업자들에게 잘 알려져 있으며, 따라서 본 명세서에서는 이에 대하여 상세히 설명하지 않는다. 비록, 예시되어 있지는 않지만, 또 다른 층간 절연물질 층들, 추가적인 금속 배선층들 등등이 적용되어 패터닝될 수도 있는바, 이는 구현되는 집적회로의 바람직한 회로 기능을 획득하기 위함이다.
본 발명의 대안적인 실시예에 따르면, 스트레인 강화형 MOS 디바이스(30)를 제조하는 방법은, 도1 내지 도8에 예시된 바와 같은 동일한 단계들을 수행함으로서 개시된다. 얇은 금속 실리사이드층(112)(도8)을 형성한 이후, 도11에 도시된 바와 같이, 절연물질층(124)이 증착 및 패터닝된다. 예를 들어, 상기 절연물질층은, TEOS 소스로부터 CVD 프로세스에 의해 증착된 실리콘 산화물층이 될 수 있다. 상기 절연물질층은 통상적인 포토레지스트 패터닝 및 식각 공정에 의해서 패터닝될 수 있다. 패터닝된 절연물질은 PMOS 트랜지스터(33)로부터는 제거되며, NMOS 트랜지스터(31) 위에는 여전히 남아있는다.
다음으로 도12에 도시된 바와 같이, 이 실시예에서는 PMOS 트랜지스터(33)의 소스 영역(103) 및 드레인 영역(105) 상의 금속 실리사이드층과 전기적으로 접촉하는 수축성으로 스트레스된 전도성 금속 질화물층(126)이 선택적으로 증착된다. 전도성 금속 질화물은 예컨대, 티타늄, 바나듐(vanadium), 코발트 또는 니켈의 질화물이 될 수 있다. 전도성 금속 질화물은 예컨대 무전해 증착 프로세스에 의해 증착될 수 있다. 수축성으로 스트레스된 층으로서 질화물이 증착되도록, 증착 파라미터 들이 조절될 수 있다. 예를 들면, 증착 온도 및 반응물 조성(reactant composition)이 적절히 조절될 수 있다. 또한, 증착후 UV 어닐링(post deposition UV anneal)이 수행되어 스트레스 조건을 조절할 수도 있다.
패터닝된 절연층(124)이 제거되며 그리고 또 다른 절연층(128)이 도13에 도시된 바와 같이 증착 및 패터닝된다. 절연층(128)의 물질은 절연층(124)의 물질과 유사할 수 있다. 통상적인 포토레지스트 패터닝 및 식각 공정에 의해서 상기 절연층(128)이 패터닝 및 식각되어, NMOS 트랜지스터(31)를 덮는 상기 층(128)은 제거되는 반면에, PMOS 트랜지스터(33) 위에 있는 층(128)은 남아있는다.
다음으로, 상기 실시예에 따른 방법에서는 도14에 도시된 바와 같이, NMOS 트랜지스터(33)의 소스 영역(107)과 드레인 영역(109) 위에 놓인 얇은 금속 실리사이드층(112)과 전기적으로 접촉하는, 신장성으로 스트레스된 금속 질화물층(130)이 선택적으로 증착된다. 신장성으로 스트레스된 금속 질화물은, PMOS 트랜지스터(33) 상에 증착된 것과 같은 동일한 금속 질화물들로부터 선택될 수 있다. 스트레스된 금속 질화물(130)은 무전해 증착 프로세스로 증착되는 것이 바람직하다. 마찬가지로, 신장성으로 스트레스된 층으로서 상기 층(130)이 증착되도록, 증착 조건들이 조절될 수 있다. 금속 질화물층(130)의 선택적 증착 이후, 패터닝된 절연층(128)이 제거된다. NMOS 트랜지스터(31)의 소스 및 드레인 상에 신장성으로 스트레스된 금속 질화물층을 형성하는 것과 PMOS 트랜지스터(33)의 소스 및 드레인 상에 수축성으로 스트레스된 금속 질화물층을 형성하는 것은, 이들 트랜지스터들의 채널에 인가된 스트레인을 증가시키며 따라서, 트랜지스터 채널들에서의 다수 캐리어들의 이 동도를 증가시킨다. 해당 기술분야의 당업자라면, 금속 질화물층들(126, 130)을 증착하는 순서가 반대로 될 수도 있다는 것을 능히 이해할 것이다.
다음으로, 시드층(114)이 얇은 금속 실리사이드층(112) 상에 직접 증착되는 대신에 금속 질화물층들(126, 130) 상에 선택적으로 증착된다는 점을 제외하면, 이 실시예에 따른 방법은, 도9 및 도10에 예시된 것과 동일한 방식으로 진행된다.
본 발명의 또 다른 실시예에 따르면, 도15 및 도16에 도시된 바와 같이, 두껍게 증착된 금속층(116) 및 게이트 전극(66, 68) 위에, 이중의 스트레스 라이너(dual stress liner)가 증착된다. 다시 도10으로 되돌아가면, 선택적으로 증착되는 두꺼운 전도층(116)이, 얇은 금속 실리사이드층(112) 상에 증착되는지 또는 금속 질화물층(126, 130) 상에 증착되는지에 상관없이, 통상적인 층간절연막(ILD)을 증착하는 대신에, 스트레스된 절연물질층(150)(바람직하게는, 스트레스된 실리콘 질화물층)이 증착된다. 본 발명의 일실시예에 따르면, 스트레스된 절연물질층(150)은, 수축성으로 스트레스된 실리콘 질화물층이다. 상기 층(150)은 도15에 도시된 바와 같이 패터닝되어, NMOS 트랜지스터(31)를 덮었던 수축성으로 스트레스된 절연물질층은 제거되는 반면에, PMOS 트랜지스터(33)를 덮었던 수축성으로 스트레스된 절연물질층은 남아있는다.
다음으로, 이러한 실시예에 따른 방법에서는 도16에 도시된 바와 같이, 또 하나의 스트레스된 절연물질층(152)이 증착되는바, 상기 층(152)은 신장성으로 스트레스된 절연물질층이며, 바람직하게는 신장성으로 스트레스된 실리콘 질화물층이다. 상기 층(152)은 패터닝 및 식각되어, PMOS 트랜지스터(33)를 덮었던 상기 층(152) 부분은 제거되는 반면에, NMOS 트랜지스터(31)를 덮었던 상기 층(152) 부분은 남아있는다. 수축성으로 스트레스된 실리콘 질화물층 및 신장성으로 스트레스된 실리콘 질화물층 둘다는, 예컨대 디클로로실란(dichlorosilane)과 암모니아를 포함하는 반응물(reactant)로부터 LPCVD 또는 PECVD법에 의해서 증착될 수 있다. 잘 알려진 바와 같이, 신장성 스트레스 라이너 또는 수축성 스트레스 라이너 중 어느 하나를 증착하기 위해서, 증착 조건들, 반응물들, 및 반응물 유량(reactant flow)이 조절될 수 있다. PMOS 트랜지스터(33) 위에 있는 수축성으로 스트레스된 절연체 라이너는, 채널(72) 상의 수축성 세로방향 스트레스를 증가시키도록 기능하며 따라서 상기 채널의 다수 캐리어인 홀의 이동도를 증가시킨다. NMOS 트랜지스터(31) 위에 있는 신장성으로 스트레스된 절연체 라이너는, 채널(70) 상의 신장성 세로방향 스트레스를 증가시키도록 기능하며 따라서 상기 채널의 다수 캐리어인 전자의 이동도를 증가시킨다. 패터닝된, 수축성 및 신장성으로 스트레스된 절연층 위에는 실리콘 산화물과 같은 절연체층이 형성될 수 있으며 그리고 상기 디바이스는 도10에 예시된 바와 같은 동일한 방식으로 완료될 수 있다.
전술한 본 발명의 상세한 설명에는 적어도 하나의 예시적인 실시예가 제시되었지만, 수 많은 변형예들이 가능함을 유의해야 한다. 상기 예시적인 실시예 및 예시적인 실시예들은 단지 예시일뿐이며 본 발명의 범위, 응용, 또는 구성을 한정하고자 의도된 것이 아님을 유의해야 한다. 또한, 전술한 상세한 설명은 당업자가 본 발명에 따른 실시예를 실시하기 위한 편리한 로드맵을 제공하기 위한 것이다. 첨부된 특허 청구범위에 제시된 범위 및 이의 법적 균등 범위를 벗어남이 없이도, 전술 한 실시예에서의 기능 및 구성요소들의 배열에 있어서 다양한 변경을 가할 수 있음이 이해되어야 한다.

Claims (10)

  1. 스트레인 강화형 반도체 디바이스(30)를 제조하는 방법으로서, 상기 반도체 디바이스(30)는, 표면(32)을 가지며 소스 영역(103, 107) 및 드레인 영역(105, 109)을 포함하는 반도체 기판(36)과, 상기 표면(32) 및 반도체 기판(36)의 채널 영역(70, 72) 위에 놓인 게이트 전극(66, 68)을 포함하고, 상기 소스 영역(103, 107) 및 드레인 영역(105, 109)은 반도체 기판(36)의 채널 영역(70, 72)에 의해 분리되며, 상기 방법은,
    스트레인 유발 반도체 물질(102, 106)을 상기 소스 영역(103, 107)과 드레인 영역(105, 109)에 내장(embedding)하는 단계;
    평탄한 얇은 실리사이드 형성용 금속층을 상기 소스 영역(103, 107)과 드레인 영역(105, 109)의 표면 상에 증착하고 그리고 상기 소스 영역(103, 107)과 드레인 영역(105, 109)의 표면을 따라 얇은 금속 실리사이드 콘택(112)이 직접 형성되도록 가열하는 단계;
    상기 표면(32) 위에 놓이며 상기 얇은 금속 실리사이드 콘택(112)과 접촉되게 전도성 물질층(114, 116)을 선택적으로 증착하는 단계; 및
    금속화된(metallized) 콘택(122)을 상기 전도성 물질층(114, 116)에 형성하는 단계
    를 포함하는 스트레인 강화형 반도체 디바이스를 제조하는 방법.
  2. 제1항에 있어서,
    상기 전도성 물질층을 선택적으로 증착하는 단계 이전에, 상기 얇은 금속 실리사이드 콘택(112) 위에 스트레스된(stressed) 금속 질화물층(126, 130)을 증착하는 단계
    를 더 포함하는 것을 특징으로 하는 스트레인 강화형 반도체 디바이스를 제조하는 방법.
  3. 제1항에 있어서,
    게이트 전극 위에 스트레스된(stressed) 절연물질층(150, 152)을 증착하는 단계
    를 더 포함하는 것을 특징으로 하는 스트레인 강화형 반도체 디바이스를 제조하는 방법.
  4. 제1항에 있어서,
    선택적으로 증착하는 상기 단계는, 무전해 증착(electro-less depositing)하는 단계를 포함하는 것을 특징으로 하는 스트레인 강화형 반도체 디바이스를 제조하는 방법.
  5. 반도체 디바이스(30)를 제조하는 방법으로서, 상기 반도체 디바이스는 표면(32)을 갖는 반도체 기판(36), PMOS 트랜지스터(33), NMOS 트랜지스터(31)를 포함하며, 각각의 PMOS 트랜지스터와 NMOS 트랜지스터는 상기 반도체 기판(36)에 형성된 소스 영역(103, 107), 상기 반도체 기판(36)에 형성된 드레인 영역(105, 109), 상기 반도체 기판(36)의 상기 표면(32) 위에 형성되고 그리고 반도체 기판(36) 내에서 채널을 정의하는 게이트 전극(66, 68)을 포함하며, 상기 방법은,
    제 1 스트레인 유발 반도체 물질(102)을 PMOS 트랜지스터의 소스 영역 및 드레인 영역 내에 내장(embedding)하는 단계;
    제 2 스트레인 유발 반도체 물질(106)을 NMOS 트랜지스터의 소스 영역 및 드레인 영역 내에 내장하는 단계;
    상기 소스 영역(103, 107) 및 드레인 영역(105, 109)에 내장된 상기 제 1 및 제 2 스트레인 유발 반도체 물질(102, 106)에 의해 채널 영역(70, 72) 상에 유발된 스트레인이 이완되지 않도록, 평탄한 얇은 실리사이드 형성용 금속층을 상기 소스 영역(103, 107)과 드레인 영역(105, 109)의 표면 상에 증착하고 그리고 상기 NMOS 트랜지스터의 소스 영역 및 드레인 영역의 표면과 상기 PMOS 트랜지스터의 소스 영역 및 드레인 영역의 표면을 따라 얇은 금속 실리사이드 콘택(112)이 직접 형성되도록 가열하고 그리고 상기 NMOS 트랜지스터의 소스 영역 및 드레인 영역과 상기 PMOS 트랜지스터의 소스 영역 및 드레인 영역을 전기적으로 콘택시키는 단계;
    상기 표면(32)과 상기 얇은 금속 실리사이드 콘택(112) 위에 놓이는 전도층(114, 116)을 선택적으로 증착하는 단계;
    상기 PMOS 트랜지스터 위에 놓이는 스트레스된 제 1 절연물질층(150)을 증착하는 단계; 및
    상기 NMOS 트랜지스터 위에 놓이는 스트레스된 제 2 절연물질층(152)을 증착하는 단계
    를 포함하는 반도체 디바이스를 제조하는 방법.
  6. 제5항에 있어서,
    전도층을 선택적으로 증착하는 상기 단계는,
    상기 얇은 금속 실리사이드 콘택(112)과 전기적으로 접촉하는 스트레스된 금속 질화물층(126, 130)을 증착하는 단계; 및
    상기 스트레스된 금속 질화물층 위에 금속층(114, 116)을 무전해 증착(electro-less depositing)하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  7. 제6항에 있어서,
    금속층을 무전해 증착하는 상기 단계는,
    시드층(114)을 증착하는 단계; 및
    코발트와 텅스텐을 포함하는 층(116)을 상기 시드층 위에 무전해 증착하는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  8. 제5항에 있어서,
    제 1 스트레인 유발 반도체 물질을 내장하는 상기 단계는,
    상기 PMOS 트랜지스터의 소스 영역 내에 제 1 리세스(96)를 식각하고 그리고 상기 PMOS 트랜지스터의 드레인 영역 내에 제 2 리세스(98)를 식각하는 단계; 및
    상기 제 1 리세스와 제 2 리세스를 충전하도록 실리콘 게르마늄층(102)을 에피택셜 성장시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  9. 제8항에 있어서,
    제 2 스트레인 유발 반도체 물질을 내장하는 상기 단계는,
    상기 NMOS 트랜지스터의 소스 영역 내에 제 3 리세스(92)를 식각하고 그리고 상기 NMOS 트랜지스터의 드레인 영역 내에 제 4 리세스(94)를 식각하는 단계; 및
    상기 제 3 리세스와 제 4 리세스를 충전하도록 실리콘 카본층(106)을 에피택셜 성장시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 디바이스를 제조하는 방법.
  10. 스트레인 강화형 반도체 디바이스(30)로서,
    표면(32)을 갖는 반도체 기판(36);
    상기 반도체 기판(36) 내에 내장된 스트레인 유발 반도체 물질(102, 106)을 각각 포함하는 소스 영역(103, 107) 및 드레인 영역(105, 109), 상기 소스 영역(103, 107)과 드레인 영역(105, 109)은 스트레인된 채널 영역(70, 72)에 의해 분리되며;
    상기 표면(32)과 상기 스트레인된 채널 영역(70, 72) 위에 놓인 게이트 전극(68);
    상기 소스 영역 및 드레인 영역으로의 평탄한 얇은 금속 실리사이드 콘택(112);
    상기 표면(32)과 상기 얇은 금속 실리사이드 콘택(112) 위에 놓인 무전해 증착된 전도층(114, 116); 및
    상기 게이트 전극 위에 놓인 스트레스된 절연층(150, 152)
    을 포함하는 스트레인 강화형 반도체 디바이스.
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