DE102009046241B4 - Verformungsverstärkung in Transistoren, die eine eingebettete verformungsinduzierende Halbleiterlegierung besitzen, durch Kantenverrundung an der Oberseite der Gateelektrode - Google Patents

Verformungsverstärkung in Transistoren, die eine eingebettete verformungsinduzierende Halbleiterlegierung besitzen, durch Kantenverrundung an der Oberseite der Gateelektrode Download PDF

Info

Publication number
DE102009046241B4
DE102009046241B4 DE102009046241A DE102009046241A DE102009046241B4 DE 102009046241 B4 DE102009046241 B4 DE 102009046241B4 DE 102009046241 A DE102009046241 A DE 102009046241A DE 102009046241 A DE102009046241 A DE 102009046241A DE 102009046241 B4 DE102009046241 B4 DE 102009046241B4
Authority
DE
Germany
Prior art keywords
gate electrode
semiconductor
spacer
dielectric
electrode structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102009046241A
Other languages
English (en)
Other versions
DE102009046241A1 (de
Inventor
Stephan Kronholz
Roman Boschke
Maciej Wiatr
Peter Javorka
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries Inc
Original Assignee
GlobalFoundries Dresden Module One LLC and Co KG
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Dresden Module One LLC and Co KG, GlobalFoundries Inc filed Critical GlobalFoundries Dresden Module One LLC and Co KG
Priority to DE102009046241A priority Critical patent/DE102009046241B4/de
Priority to US12/893,808 priority patent/US8338892B2/en
Publication of DE102009046241A1 publication Critical patent/DE102009046241A1/de
Application granted granted Critical
Publication of DE102009046241B4 publication Critical patent/DE102009046241B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/82385—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Verfahren mit: Bilden einer Gateelektrodenstruktur über einem Halbleitergebiet, wobei die Gateelektrodenstruktur ein Gatedielektrikumsmaterial, ein über dem Gatedielektrikumsmaterial gebildetes Halbleitermaterial mit einem modifizierten Bereich mit einer Dicke von 10 nm oder weniger und ein dielektrisches Deckmaterial, das über dem modifizierten Bereich des Halbleitermaterials gebildet ist, aufweist, wobei der modifizierte Bereich durch Implantation einer Implantationssorte oder durch Elektronenbeschuss erzeugt ist; Ausführen eines Oxidationsprozesses, um eine Oxidbeschichtung an Seitenwänden des Halbleitermaterials mit dem modifizierten Bereich herzustellen, wobei eine Dicke der Oxidbeschichtung an einer Grenzfläche am größten ist, die durch das Halbleitermaterial mit dem modifizierten Bereich und die dielektrische Deckschicht gebildet ier Gateelektrodenstruktur; Bilden von Aussparungen in dem Halbleitergebiet unter Anwendung der dielektrischen Deckschicht und des Abstandshalters als eine Ätzmaske; und Bilden eines verformungsinduzierenden Halbleitermaterials in den Aussparungen durch Verwenden der dielektrischen Deckschicht und des Abstandshalters als eine Wachstumsmaske.

Description

  • Gebiet der vorliegenden Erfindung
  • Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung sehr komplexer integrierter Schaltungen, die moderne Transistorelemente aufweisen, die wiederum verformungsinduzierende Halbleiterlegierungen enthalten.
  • Beschreibung des Stands der Technik
  • Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifischen integrierten Schaltungen) und dergleichen macht es erforderlich, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird. In vielen Schaltungen repräsentieren Feldeffekttransistoren eine wichtige Art an Schaltungselementen, die das Leistungsverhalten der integrierten Schaltungen wesentlich bestimmen. Im Allgemeinen wird eine Vielzahl an Prozesstechnologien aktuell eingesetzt, um Feldeffekttransistoren herzustellen, wobei für viele Arten komplexer Schaltungen die MOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen an Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, typischerweise sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem leicht dotierten Gebiet gebildet ist, etwa einem Kanalgebiet, benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und von diesem durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird. Somit beeinflusst die Leitfähigkeit des Kanalgebiets das Leistungsverhalten von MOS-Transistoren ganz wesentlich. Da die Geschwindigkeit des Aufbaus des Kanals, die von der Leitfähigkeit der Gateelektrode abhängt, und der Kanalwiderstand wesentlich die Transistoreigenschaften bestimmen, ist das Verringern der Kanallänge – und damit verknüpft die Verringerung des Kanalwiderstands, was wiederum eine Zunahme des Gatewiderstands auf Grund der geringeren Abmessungen nach sich zieht, – ein wichtiges Entwurfskriterium, um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen zu erreichen.
  • Gegenwärtig wird der Hauptanteil an integrierten Schaltungen auf der Grundlage von Silizium hergestellt auf Grund dessen nahe unbegrenzte Verfügbarkeit, auf Grund der gut verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die während der letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die wesentliche Rolle des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxid-Grenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei höheren Temperaturen stabil und ermöglicht somit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie beispielsweise während der Ausheizzyklen erforderlich sind, um Dotierstoffe zu aktivieren und um Kristallschäden auszuheilen, ohne dass die elektrischen Eigenschaften der Grenzfläche beeinträchtigt werden.
  • Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als eine Gateisolationsschicht in Feldeffekttransistoren verwendet, die die Gateelektrode, die häufig aus Polysilizium oder anderen metallenthaltenden Materialien aufgebaut ist, von dem Siliziumkanalgebiet getrennt. Beim stetigen Verbessern des Leistungsverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets zunehmend verringert, so dass die Schaltgeschwindigkeit und der Durchlassstrom verbessert werden. Da das Transistorverhalten durch die Spannung gesteuert wird, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom bei der vorgegebenen Versorgungsspannung bereitzustellen, ist ein gewisser Grad an kapazitiver Kopplung erforderlich, die durch den Kondensator erreicht wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es zeigt sich, dass eine Verringerung der Kanallänge eine Vergrößerung der kapazitiven Kopplung erfordert, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu einem erhöhten Leckstrom und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit mit einer reduzierten Schwellwertspannung weisen eine exponentielle Zunahme des Leckstromes auf, während auch eine höhere kapazitive Kopplung der Gateelektrode an das Kanalgebiet erforderlich ist. Daher muss die Dicke der Siliziumdioxidschicht entsprechend verringert werden, um die erforderliche Kapazität zwischen dem Kanalgebiet zu erreichen. Z. B. erfordert eine Kanallänge von ungefähr 80 nm ein Gatedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl Hochgeschwindigkeitstransistoren mit einem extrem kurzen Kanal im Wesentlichen auf Hochgeschwindigkeitssignalpfade beschränkt werden, wohingegen Transistoren mit einem längeren Kanal für weniger kritische Signalpfade eingesetzt werden, erreicht der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxidgateisolationsschicht hervorgerufen wird, Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm, die nicht mit den Anforderungen für viele Schaltungsarten verträglich sind, selbst wenn nur Transistoren in geschwindigkeitskritischen Signalpfaden auf der Grundlage eines extrem dünnen Gateoxids hergestellt sind.
  • Daher wurde das Ersetzen von Siliziumdioxid als ein Material für Gateisolationsschichten in Betracht gezogen, insbesondere für extrem dünne Siliziumdioxidgateschichten. Mögliche alternative Materialien sind solche, die eine deutlich höhere Permittivität besitzen, so dass eine physikalisch größere Dicke einer entsprechend ausgebildeten Gateisolationssicht für eine kapazitive Kopplung sorgt, die ansonsten durch eine extrem dünne Siliziumdioxidschicht erreicht würde.
  • Zusätzlich zu dem Bereitstellen von komplexen Gateelektrodenstrukturen unter Anwendung von dielektrischen Materialien mit großem ε und metallenthaltenden Gateelektrodenmaterialien wurden weitere Lösungen entwickelt, um das Transistorverhalten für eine gegebene Gatelänge und eine Dicke eines Gatedielektrikumsmaterials zu verbessern. Beispielsweise kann durch das Erzeugen einer gewissen Verformungskomponente im Kanalgebiet der Transistoren die Ladungsträgerbeweglichkeit und somit die Gesamtleitfähigkeit des Kanals verbessert werden. Für ein Siliziummaterial mit einer standardmäßigen Kristallkonfiguration, d. h. (100) Oberflächenorientierung, wobei die Kanallängsrichtung entlang einer sogenannten <110> äquivalenten Richtung orientiert ist, führt das Erzeugen einer Zugverformungskomponente in der Stromflussrichtung zu einer Verbesserung der Leitfähigkeit der Elektronen, wodurch das Transistorverhalten von n-Kanaltransistoren verbessert wird. Andererseits führt das Erzeugen einer kompressiven Verformungskomponente in der Stromflussrichtung zu einer Erhöhung der Löcherbeweglichkeit und liefert damit eine bessere Leitfähigkeit für p-Kanaltransistoren. Daher wurden viele verformungsinduzierende Mechanismen in der Vergangenheit entwickelt, die an sich eine komplexe Fertigungssequenz zum Einrichten der diversen verformungsinduzierenden Techniken erfordern. Beispielsweise ist ein vielversprechender Ansatz, der häufig angewendet wird, das Einbauen einer kompressiven verformungsinduzierenden Silizium/Germanium-Legierung in den Drain- und Sourcebereichen von p-Kanaltransistoren. Zu diesem Zweck werden in einer frühen Fertigungsphase Aussparungen selektiv benachbart zu der Gateelektrodenstruktur des p-Kanaltransistors hergestellt, während die n-Kanaltransistoren von einer Abstandshalterschicht bedeckt sind. Des weiteren ist die Gateelektrode des p-Kanaltransistors eingeschlossen, um das Gateelektrodenmaterial nicht in unerwünschter Weise der Einwirkung der Ätzumgebung zu unterwerfen, um die Aussparungen herzustellen, und um ferner eine effiziente Aufwachsmaske während des selektiven epitaktischen Aufwachsprozesses bereitzustellen, in welchem die Silizium/Germanium-Legierung auf einem kristallinen Substratmaterial aufgewachsen wird, während eine ausgeprägte Abscheidung der Legierung auf dielektrischen Oberflächenbereichen durch geeignetes Auswählen der entsprechenden Prozessparameter unterdrückt wird.
  • Ein verformungsinduzierender Mechanismus, wie er zuvor beschrieben ist, ist ein sehr effizientes Konzept zur Verbesserung des Transistorleistungsverhaltens, zumindest für p-Kanaltranistoren, da bei einer vorgegebenen Gatelänge ein höherer Durchlassstrom erreich wird. Die schließlich erreichte Verformungskomponente in dem Kanalgebiet hängt wesentlich von dem internen Verformungspegel des Silizium/Germanium-Materials ab, der wiederum stark von der Gitterfehlanpassung zwischen der Silizium/Germanium-Legierung, d. h. deren natürlicher Gitterkonstante, und dem verbleibenden Schablonenmaterial des siliziumbasierten aktiven Gebiets abhängt. Häufig ist eine gewünschte Steigerung der Germaniumkonzentration im Hinblick auf das Vergrößern der Gitterfehlanpassung mit ausgeprägten technologischen Problemen auf Grund der Germaniumagglomeration und des Erzeugens signifikanter Gitterstörungen verknüpft, so dass Germaniumkonzentrationspegel von über 30 Atomprozent schwer auf der Grundlage gegenwärtig verfügbarer selektiver epitaktischer Aufwachstechniken erreichbar sind. Zusätzlich zur Germaniumkonzentration beeinflusst auch der laterale Abstand der verformten Silizium/Germanium-Legierung von dem Kanalgebiet wesentlich den schließlich erreichten Verformungspegel in dem Kanalgebiet. Folglich wird versucht, den lateralen Abstand einer entsprechenden Aussparung und somit der resultierenden Silizium/Germanium-Legierung in Bezug auf das Kanalgebiet zu verringern, indem eine Breite von Abstandshaltern reduziert wird, die typischerweise als ein Maskenmaterial während der zuvor beschriebenen Prozesssequenz zur Herstellung der Silizium/Germanium-Legierung eingesetzt werden. Obwohl die Verringerung des lateralen Abstands als ein effizienter Mechanismus betrachtet wird, um einen gewünschten hohen Verformungspegel einzustellen, kann das Anwenden einer Abstandshalterbreite von ungefähr 8 nm oder weniger zu ausgeprägten Ausbeuteverlusten führen, insbesondere wenn zusätzlich komplexe Gatedielektrikumsmaterialien in die Gateelektrodenstruktur eingebaut sind. D. h., häufig wird das dielektrische Material mit großem ε in Verbindung mit Metallsorten für die Austrittsarbeitseinstellung in einer frühen Fertigungsphase vorgesehen, um damit die weitere Bearbeitung auf der Grundlage gut etablierter Elektrodenmaterialien, etwa Silizium, Silizium/Germanium und dergleichen zu ermöglichen. Daher muss der entsprechende Seitenwandabstandshalter die empfindlichen Materialien und auch das Halbleiterelektrodenmaterial insbesondere während des selektiven epitaktischen Aufwachsprozesses einschließen. Bei einer Verringerung der Breite des Seitenwandabstandshalters wurden daher Unregelmäßigkeiten an dem oberen Rand der Gateelektrodenstrukturen der p-Kanaltransistoren beobachtet, wie dies detaillierter mit Bezug zu den 1a und 1b erläutert ist.
  • 1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements 100 mit einem Substrat 101 in Verbindung mit einer siliziumbasierten Halbleiterschicht 102. Bekanntlich enthält die Halbleiterschicht 102 eine Vielzahl aktiver Gebiete, etwa aktiver Gebiete 102a, 102b, die als Halbleitergebiete zu verstehen sind, in und über denen Transistorelemente, etwa Transistoren 150a, 150b, herzustellen sind. Zu beachten ist, dass die aktiven Gebiete 102a, 102b lateral durch Isolationsstrukturen (nicht gezeigt), etwa flache Grabenisolationen und dergleichen, begrenzt sind. In der vertikalen Richtung können die aktiven Gebiete 102a, 102b durch ein vergrabenes isolierendes Material (nicht gezeigt) begrenzt sein, wenn eine SOI-(Silizium-auf-Isolator-)Konfiguration betrachtet wird, während in anderen Fällen gegendotierte Bereiche um die jeweiligen aktiven Gebiete 102a, 102b in einem kristallinen Material des Substrats 101 gebildet sind, wodurch eine „Vollsubstratkonfiguration” erzeugt wird. In dem gezeigten Beispiel repräsentiert der Transistor 150a einen p-Kanaltransistor, der eine, eine kompressive Verformung induzierende Silizium/Germanium-Legierung erhalten soll, wie dies zuvor erläutert ist. Andererseits repräsentiert der Transistor 150b einen n-Kanaltransistor, der keine verformungsinduzierende Halbleiterlegierung erhalten soll und der zumindest während der entsprechenden Sequenz zum Bereitstellen einer Silizium/Germanium-Legierung in dem Transistor 150a zu schützen ist.
  • In der in 1a gezeigten Fertigungsphase umfasst der Transistor 150a eine Gateelektrodenstruktur 160a mit einem Gatedielektrikumsmaterial 161, das ein dielektrisches Material mit großem ε aufweist, etwa hafniumoxidbasierten Materialien und dergleichen. Des weiteren ist in diesem Falle eine leitende Deckschicht 162, die auch eine Metallsorte zur Einstellung der Austrittsarbeit aufweisen kann, über dem Material 161 gebildet. Ferner ist ein Siliziummaterial, etwa ein polykristallines Siliziummaterial 163, über der Schicht 162 angeordnet und wird auch als ein Elektrodenmaterial bezeichnet, obwohl zu beachten ist, dass das Material 162 auch als ein Elektrodenmaterial dient. Ferner ist eine dielektrische Deckschicht 164, beispielsweise ein Siliziumnitridmaterial, auf der Oberseite des Siliziummaterials 163 vorgesehen. Ein Abstandshalterelement 166s ist in Verbindung mit einer Siliziumoxidbeschichtung 165 zumindest auf einem Teil der Seitenwände der Gateelektrodenstruktur 160a gebildet. Wie zuvor erläutert ist, soll zumindest das Abstandshalterelement 166s die empfindlichen Materialien 161, 162 einschließen und soll auch die Integrität des Materials 163 bewahren, das wiederum von dem oxidierten Bereich 165 geschützt ist. Ferner umfasst eine Gateelektrodenstruktur 160b des Transistors 150b die Materialien 161 und 162, die im Vergleich zu dem Material 162 der Gateelektrodenstruktur 160a eine andere Zusammensetzung aufweisen können, etwa im Hinblick auf die arbeitseinstellende Metallsorte und dergleichen. Ferner besitzt das Material 163 darauf ausgebildet den oxidierten Bereich 165, während eine Abstandshalterschicht 166 die Gateelektrodenstruktur 160b und das aktiver Gebiet 102b abdeckt. Ferner ist eine Oxidschicht 165, die zusammen mit der Oxidbeschichtung 165 gebildet sein kann, und das Material 163, zwischen dem aktiven Gebiet 102b und der Abstandshalterschicht 166 angeordnet.
  • Wie zuvor erläutert ist, wird eine Dicke der Abstandshalterschicht 166 möglichst gering gewählt, um damit die Abstandshalterelemente 166s in dem Transistor 150a mit einer minimalen Breite zu erhalten, so dass ein Abstand von Aussparungen 151, die in dem aktiven Gebiet 102a zu bilden sind, klein ist. Andererseits ist ein ausreichender Grad an Materialeinschluss durch das Abstandshalterelement 166s sicherzustellen, wobei in dieser Hinsicht zunehmend eine Beeinträchtigung auftritt bei einer weiteren Verringerung der Dicke der Abstandshalterschicht 166 und damit einer Verringerung der Breite des Abstandshalters 166s.
  • Typischerweise wird das in 1a gezeigte Halbleiterbauelement 100 auf der Grundlage der folgenden Prozesse hergestellt. Nach dem Bereitstellen entsprechender Isolationsstrukturen (nicht gezeigt) wird die grundlegende Dotierstoffkonzentration in die aktiven Gebiete 102a, 102b eingeführt. Daraufhin werden geeignete Materialien für das Gatedielektrikumsmaterial 161 und die Deckschichten 162 vorgesehen, möglicherweise in Verbindung mit einem entsprechenden Strukturierungsschema, so dass unterschiedliche metallenthaltende Materialsysteme für die Transistoren 150a, 150b bereitgestellt werden, um die geeignete Austrittsarbeit für die Transistoren 150a, 150b einzustellen. Es sollte beachtet werden, dass bei Bedarf ein zusätzliches schwellwerteinstellendes Halbleitermaterial in einem der aktiven Gebiete 102a, 102b vorgesehen wird, beispielsweise auf der Grundlage epitaktischer Aufwachstechniken, um damit eine gewünschte Einstellung der Austrittsarbeit für verfügbare Metallsorten zu ermöglichen, die typischerweise zum Einstellen der Austrittsarbeit von p-Kanaltransistoren und n-Kanaltransistoren verwendet werden. Beispielsweise wird eine Silizium/Germanium-Legierung selektiv auf dem aktiven Gebiet 102a vor der Herstellung der Gateelektrodenstrukturen 160a, 160b erzeugt. Daraufhin wird das Siliziummaterial 163 in Verbindung mit einem dielektrischen Deckschichtenmaterial 164 und weiteren Materialien aufgebracht, etwa in Form von ARC-Materialien, Hartmaskenmaterialien und dergleichen, wie dies zum Ausführen komplexer Lithographie- und Ätzprozesse erforderlich ist, um damit die Gateelektrodenstrukturen 160a, 160b mit kritischen Abmessungen von 50 nm und weniger zu erhalten. Nach der Strukturierungssequenz wird die Abstandshalterschicht 166 abgeschieden, wobei zuvor ein Oxidationsprozess zur Herstellung der Oxidbeschichtung 165 ausgeführt werden kann. Beispielsweise beträgt eine typische Oxiddicke ungefähr 2 nm, während die Abstandshalterschicht 166 mit einer Dicke von ungefähr 10 nm aufgebracht wird. Zu beachten ist, dass bei Bedarf ein Siliziumnitridbeschichtungsmaterial abgeschieden wird, beispielsweise als Teil der Abstandshalterschicht 166, wenn eine höhere Materialdichte erforderlich ist, das auf der Grundlage thermisch aktivierter CVD(chemische Dampfabscheid-)Techniken bewerkstelligt werden kann und dergleichen. Als nächstes wird eine Lackmaske 103 vorgesehen, so dass der Transistor 150b abgedeckt wird, während der Transistor 150a der Einwirkung einer Ätzumgebung 104 unterliegt, in der die Abstandshalterschicht 166 so geätzt wird, dass das Abstandshalterelement 166s erhalten wird. Da ein plasmaunterstützter Siliziumnitrid-Ätzprozess eine laterale Ätzkomponente besitzt, wir die anfängliche Dicke der Abstandshalterschicht 166 verringert, woraus sich Abstandshalterelemente mit einer Breite von ungefähr 8 nm oder weniger ergeben, was vorteilhaft wäre im Hinblick auf das Verringern des Abstandes der Aussparungen 151 zu einem Kanalgebiet 152. Daraufhin wird die Ätzchemie geändert, um in das Siliziummaterial des aktiven Gebiets 102a zu ätzen, während das Abstandshalterelement 166s und die Deckschicht 164 als Ätzstoppmaterial verwendet werden. Es sollte beachtet werden, dass diese Ätzphase auch einen Ätzschritt enthalten kann, um Oxidmaterialien zu entfernen, die noch auf dem aktiven Gebiet 102a auf Grund des vorhergehenden Oxidationsprozesses ausgebildet sein können.
  • Beim Auswählen einer geringeren anfänglichen Breite der Abstandshalterschicht 166 gibt es daher ein gewisses Risiko, dass die Beschichtung 165 an der oberen Ecke 160t freigelegt wird, die somit während des entsprechenden Ätzschrittes angegriffen wird.
  • Nach der Herstellung der Aussparungen 151 wird die Lackmaske 103, falls diese noch vorhanden ist, entfernt und es werden geeignete Reinigungsprozesse ausgeführt, beispielsweise auf der Grundlage wässriger Flusssäure (HF), von der man weiß, dass sie effizient Kontaminationsstoffe, Ätznebenprodukte und Siliziumoxidmaterialien entfernt. Somit können freiliegende Bereiche der Oxidbeschichtung 165 weiter angegriffen werden, so dass sogar das Material 163 lokal während der entsprechenden Prozesssequenz freigelegt werden kann. Vor dem eigentlichen selektiven epitaktischen Aufwachsprozess wird ferner ein weiterer Reinigungsprozess ausgeführt, der ebenfalls zu einer zusätzlichen Freilegung des Materials 163 an dem oberen Rand 160t führen kann.
  • 1b zeigt schematisch das Halbleiterbauelement 100, wenn es einem selektiven epitaktischen Aufwachsprozess 105 unterliegt, in welchem ein Silizium/Germanium-Material 153 in den Aussparungen 151 (siehe 1a) aufgewachsen wird, während die Abstandshalterschicht 166 als eine Wachstumsmaske für den Transistor 150b dient. Andererseits muss der Abstandshalter 166s in Verbindung mit der Deckschicht 164 die Integrität des Elektrodenmaterials 163 bewahren, dessen Integrität jedoch während der vorhergehenden Prozesse beeinträchtigt worden sein kann, insbesondere am oberen Bereich 160t, wie dies zuvor erläutert ist. Während des selektiven epitaktischen Aufwachsprozesses 105 können somit auch Silizium/Germanium-Materialreste 153r auf dem oberen Rand 160t erzeugt werden, wobei die Größe dieser Reste 153r von dem Grad an Freilegung des Materials 163 abhängt, was wiederum stark von der anfänglichen Dicke der Schicht 166 und somit von der Breite der Abstandshalter 166s abhängt.
  • Während der weiteren Bearbeitung werden entsprechende Abstandshalter 166s auch an der Gateelektrodenstruktur 160b hergestellt, während der Transistor 150a maskiert ist, und die Abstandshalter 166s werden, möglicherweise in Verbindung mit weiteren Abstandshalterelementen, als Implantationsmaske verwendet, um Drain- und Sourceerweiterungsgebiete durch Ionenimplantation zu erzeugen. In anderen Fällen werden die Abstandshalterschicht 166, die Abstandshalter 166s und das dielektrische Deckmaterial 164 abgetragen und die weitere Bearbeitung wird fortgesetzt, indem geeignete Versatzabstandshalterelemente für den nachfolgenden Einbau von Dotierstoffsorten hergestellt werden, um die Drain- und Sourceerweiterungsgebiete zu erzeugen. In jedem Falle beeinflussen die Materialreste 153r die nachfolgende Bearbeitung wesentlich, beispielsweise führt dies dazu, dass ein erhöhter abschattender Effekt für nachfolgende Implantationsprozesse oder Abstandshalterherstellungsprozesse und dergleichen auftritt. Des weiteren sind in einer sehr fortgeschrittenen Fertigungsphase Metallsilizidgebiete in den aktiven Gebieten 102a, 102b herzustellen und auch in dem Material 163 der Gateelektrodenstrukturen 160a, 160b, wobei die Reste 153r ebenfalls dem Silizidierungsprozess negativ beeinflussen und somit zu ausgeprägten Modifizierungen der gesamten Transistoreigenschaften beitragen können.
  • Die Druckschrift US 2009/0085075 A1 beschreibt ein Verfahren zur Herstellung eines MOS-Transistors, in welchem eine Deckschicht einer Gateelektrodenstruktur in einem unteren Bereich eine kleinere Breite als in dem oberen Bereich aufweist.
  • Die Druckschrift US 2008/0191243 A1 beschreibt ein Verfahren, in welchem n-Kanaltransistoren mit verspannten Draingebieten und Sourcegebieten hergestellt werden, indem Kohlenstoff in diese Gebiete implantiert wird, ohne dabei Kohlenstoff in die Gateelektrodenstruktur einzubringen.
  • Die Druckschrift US 2007/0287244 A1 beschreibt ein Verfahren zur Herstellung von Feldeffekttransistoren in einem CMOS-Bauelement, wobei eine Silizium/Germanium-Material in Vertiefungen in den Draingebieten und Sourcegebieten eingebaut wird. Dabei wird ein Schichtstapel mit einer Siliziumdioxidschicht und einer Siliziumnitridschicht auf die Gateelektrodenstrukturen aufgebracht.
  • Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Halbleiterbauelemente und Fertigungstechniken zur Verbesserung der verformungsinduzierenden Wirkung von eingebetteten Halbleiterlegierungen, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
  • Überblick über die vorliegende Erfindung
  • Im Allgemeinen stellt die vorliegende Erfindung Fertigungstechniken für Halbleiterbauelemente bereit, in denen die verformungsinduzierende Wirkung einer eingebetteten verformungsinduzierenden Halbleiterlegierung im aktiven Gebiet komplexer Transistoren erhöht wird, indem der laterale Abstand des verformungsinduzierenden Halbleitermaterials zu dem Kanalgebiet verringert wird. Dies wird bewerkstelligt, indem eine geringere Abstandshalterbreite verwendet wird, ohne dass im Wesentlichen die Integrität des siliziumbasierten Elektrodenmaterials an dem oberen Rand der Gateelektrodenstruktur beeinträchtigt wird. Die erhöhte Integrität dieses empfindlichen Bauteilbereichs wird beibehalten, indem ein gewisser Grad an „Kantenverrundung” des siliziumbasierten Gateelektrodenmaterials erzeugt wird, was bewerkstelligt werden kann, indem das Elektrodenmaterial in diesem kritischen Bereich lokal modifiziert wird. Beispielsweise wird durch Modifizieren des Ätzverhaltens ein gewisser Grad an Kantenverrundung während des komplexen Strukturierungsprozesses erreicht, wodurch die Wahrscheinlichkeit des Freilegens des empfindlichen Kantenbereichs vor dem Ausführen eines selektiven epitaktischen Aufwachsprozesses deutlich verringert wird. Zusätzlich oder alternativ zum Modifizieren der Ätzrate kann das Oxidationsverhalten modifiziert werden, d. h. am Kantenbereich erhöht werden, so dass ein entsprechendes Oxidbeschichtungsmaterial eine größere Dicke in dem empfindlichen Kantenbereich besitzt. Die Wahrscheinlichkeit des Aufwachsens von Materialresten an dem Kantenbereich der komplexen Gateelektrodenstrukturen insbesondere an der Ecke der Gateelektrodenstrukturen von p-Kanaltransistoren kann daher deutlich verringert werden.
  • Insbesondere wird die zuvor genannte Aufgabe durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Weitere vorteilhafte Ausführungsformen gehen aus den abhängigen Ansprüchen hervor.
  • Kurze Beschreibung der Zeichnungen
  • Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
  • 1a und 1b schematisch Querschnittsansichten eines konventionellen Halbleiterbauelements während diverser Fertigungsphasen zeigen, um eine verformungsinduzierende Silizium/Germanium-Legierung selektiv in p-Kanaltransistoren auf der Grundlage eines Seitenwandabstandshalters mit einer geringeren Dicke zu bilden;
  • 2a bis 2b schematisch Querschnittsansichten eines Halbleiterbauelements in einer frühen Fertigungsphase zeigen, wobei ein Oberflächenbereich eines halbleiterbasierten Elektrodenmaterials so modifiziert wird, dass ein modifiziertes Ätz- und/oder Oxidationsverhalten während der nachfolgenden Strukturierung von Gateelektrodenstrukturen gemäß anschaulichen Ausführungsformen erreicht wird;
  • 3 bis 6 schematisch Querschnittsansichten des Halbleiterbauelements während diverser Fertigungsphasen zeigen, um eine Oxidationsrate eines halbleiterbasierten Elektrodenmaterials lokal zu modifizieren, nachdem die Gateelektrodenstrukturen gemäß anschaulichen Ausführungsformen strukturiert wurden; und
  • 7a und 7b schematisch Querschnittsansichten des Halbleiterbauelements in fortgeschrittenen Fertigungsphasen zeigen, in denen eine verformungsinduzierende Halbleiterlegierung auf der Grundlage von Abstandshalterelementen mit geringerer Dicke gemäß noch weiteren anschaulichen Ausführungsformen eingebaut wird.
  • Detaillierte Beschreibung
  • Die hierin offenbarten Prinzipien stellen Fertigungstechniken für Halbleiterbauelemente bereit, in denen eine Verringerung der Dicke einer Abstandshalterschicht und somit die Breite der resultierenden Abstandshalterelemente, die als Ätz- und Aufwachsmaske während der Erzeugung einer verformungsinduzierenden Halbleiterlegierung verwendet werden, bewerkstelligt wird, ohne dass zu einer größeren Wahrscheinlichkeit des Erzeugens unerwünschter Materialreste an den oberen Kanten der Gateelektrodenstrukturen beigetragen wird. Zu diesem Zweck wird das halbleiterbasierte Elektrodenmaterial zumindest einer Art an Gateelektrodenstrukturen mit einem gewissen Grad an „Kantenverrundung” an dem oberen Bereich versehen, wodurch die Wahrscheinlichkeit verringert wird, dass das Elektrodenmaterial in diesen empfindlichen Bereichen freigelegt wird. Die Kantenverrundung wird erreicht, indem das Ätzverhalten und/oder das Oxidationsverhalten des halbleiterbasierten Elektrodenmaterials lokal modifiziert wird, so dass beim Strukturieren des Elektrodenmaterials und/oder Bilden einer Oxidbeschichtung die verbesserte Konfiguration an dem oberen Gebiet erreicht wird. In einigen anschaulichen Ausführungsformen wird die Modifizierung des Ätzverhaltens und/oder des Oxidationsverhaltens bewerkstelligt, indem eine geeignete Stoffsorte, etwa Dotierstoffe und dergleichen, auf der Grundlage eines Ionenimplantationsprozesses mit einer geeigneten Implantationsenergie eingebaut werden. In anderen Fällen werden andere Behandlungen, etwa ein Elektronenbeschuss, angewendet, um eine effiziente Modifizierung der Materialeigenschaften an oder in der Nähe der Oberfläche des halbleiterbasierten Elektrodenmaterials zu erreichen. In einigen anschaulichen Ausführungsformen wird die lokale Modifizierung des halbleiterbasierten Elektrodenmaterials nur an einer Art an Transistor ausgeführt, wodurch ein hoher Grad an Kompatibilität zu konventionellen Prozessstrategien beibehalten wird. Auf der Grundlage der hierin offenbarten Prinzipien wird somit ein verbessertes Transistorverhalten für Transistorelemente erreicht, die eine Gatelänge von 50 nm und weniger besitzen. Des weiteren können die offenbarten Prinzipien vorteilhaft in Kombination mit komplexen Gateelektrodenstrukturen eingesetzt werden, die dielektrische Materialien mit großem ε in Verbindung mit Elektroden aufweisen, wobei das halbleiterbasierte Elektrodenmaterial beibehalten wird und teilweise in ein Metallsilizid in einer sehr fortgeschrittenen Fertigungsphase umgewandelt wird. Somit können in derartigen komplexen Anwendungen unerwünschte Halbleiterreste auf dem oberen Bereich der Gateelektrodenstruktur im Wesentlichen vermieden werden, so dass die gesamten Gateeigenschaften nicht unerwünscht beeinflusst werden, wenn beispielsweise darin ein Metallsilizid hergestellt wird, was konventioneller Weise zu einer ausgeprägten Wahrscheinlichkeit für größere Leckströme führt, insbesondere in Bauteilbereichen mit dicht liegenden Gateelektrodenstrukturen auf Grund des Anstieges der effektiven „Gatelänge” an den oberen Bereichen der Gateelektrodenstrukturen, was durch das Vorhandensein von Halbleitermaterialresten hervorgerufen wird. Folglich können komplexe Strukturierungsstrategien auf der Grundlage einer geringeren Dicke der Seitenwandabstandshalter eingerichtet werden, die die Gateelektrodenintegrität während der Herstellung einer eingebetteten Halbleiterlegierung bewahren, wobei die grundlegenden Eigenschaften der Gateelektrodenstruktur, etwa die Austrittsarbeit und dergleichen, in einer frühen Fertigungsphase eingestellt werden können.
  • Mit Bezug zu den 2a bis 7b werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch auf die 1a und 1b bei Bedarf Bezug genommen wird.
  • 2a zeigt schematisch ein Halbleiterbauelement 200 in einer frühen Fertigungsphase. Das Halbleiterbauelement 200 umfasst ein Substrat 201 in Verbindung mit einer Halbleiterschicht 202, die ein erstes Halbleitergebiet 202a, das auch als ein aktives Gebiet bezeichnet wird, und ein zweites Halbleitergebiet 202b aufweist. Im Hinblick auf die Halbleiterschicht 202 und das Substrat 201 gelten die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Halbleiterbauelement 100 erläutert sind. Ferner können Isolationsstrukturen (nicht gezeigt) in der Halbleiterschicht 202 vorgesehen sein, um damit die aktiven Gebiete 202a, 202b lateral zu begrenzen. In einigen anschaulichen Ausführungsformen umfasst das aktive Gebiet 202a ein weiteres Halbleitermaterial 202c mit einer geeigneten Dicke und Zusammensetzung, um damit einen gewünschten Bandlückenabstand im Hinblick auf austrittsarbeitseinstellenden Metallsorten, die darauf vorzusehen sind, zu ermöglichen, wodurch wiederum in geeigneter Weise die Austrittsarbeit für den Transistor festgelegt wird, der in und über dem aktiven Gebiet 202a herzustellen ist. In der gezeigten Ausführungsform sei angenommen, dass das aktive Gebiet 202a einen p-Kanaltransistor repräsentiert, während das aktive Gebiet 202b einen n-Kanaltransistor darstellt. Zu beachten ist allerdings, dass eine beliebige andere Konfiguration in der vorliegenden Erfindung ebenfalls eingeschlossen ist. Beispielsweise wird das Material 202c, das auch als ein schwellwerteinstellendes Halbleitermaterial bezeichnet wird, in Form einer Silizium/Germanium-Legierung mit einer Dicke von mehreren Nanometern und mit einer Germaniumkonzentration von ungefähr 10 bis 20 Atomprozent vorgesehen. Ferner ist in der gezeigten Fertigungsphase ein Gateschichtstapel 260s über den aktiven Gebieten 202a, 202b gebildet und weist ein Gatedielektrikumsmaterial 261 auf, das in einigen anschaulichen Ausführungsformen ein dielektrisches Material mit großem ε aufweist, wie dies zuvor erläutert ist. Ferner ist ein halbleiterbasiertes Elektrodenmaterial 263, etwa in Form von Silizium oder Silizium/Germanium über dem Gatedielektrikumsmaterial 261 vorgesehen. In einigen anschaulichen Ausführungsformen ist ein zusätzliches Elektrodenmaterial oder ein leitendes Deckmaterial zwischen dem Gatedielektrikumsmaterial 261 und dem Halbleitermaterial 263 vorgesehen. Beispielsweise ist ein erstes leitendes Deckmaterial 262a über dem aktiven Gebiet 202a angeordnet, während ein zweites leitendes Deckmaterial 262b über dem aktiven Gebiet 202b vorgesehen ist. Die Materialien 262a, 262b unterscheiden sich in ihrer Zusammensetzung, um damit die Einstellung geeigneter Austrittsarbeitswerte für Gateelektrodenstrukturen zu ermöglichen, die aus dem Gateschichtstapel 260s herzustellen sind.
  • Das in 2a gezeigte Halbleiterbauelement 200 kann auf der Grundlage einer beliebigen geeigneten Prozessstrategie hergestellt werden. Beispielsweise werden die aktiven Gebiete 202a, 202b auf Basis gut etablierter Prozesstechniken hergestellt, wobei das Material 202c bei Bedarf auf Basis epitaktischer Aufwachstechniken aufgebracht wird, während welchem das aktive Gebiet 202b maskiert ist, oder wobei das Material 202c ansonsten von dem aktiven Gebiet 202b entfernt wird. Als nächstes werden die Materialien 261, bei Bedarf die Materialien 262a, 262b mittels Oberflächenbehandlung, Abscheidung und dergleichen möglicherweise in Verbindung mit zusätzlichen Strukturierungsprozessen hergestellt, um den gewünschten Unterschied in den Materialsystemen 262a, 262b bei Bedarf zu erreichen. Daraufhin wird die Schicht 263 aufgebracht, beispielsweise in Form von Silizium und dergleichen, wobei dies durch gut etablierte Abscheideprozesse erfolgt. In einigen anschaulichen Ausführungsformen wird ein Modifizierungsprozess 206 auf der Grundlage des Schichtstapels 260s ausgeführt, wie er in 2a gezeigt ist, bevor zusätzliche Materialschichten vorgesehen werden, etwa eine dielektrische Deckschicht und dergleichen. In einigen anschaulichen Ausführungsformen wird der Modifizierungsprozess 206 selektiv an dem aktiven Gebiet 202a ausgeführt, das ein verformungsinduzierendes Halbleitermaterial in einer späteren Fertigungsphase erhalten soll. In anderen Fallen wird, wenn eine entsprechend lokale Modifizierung des Materials 263 für beide Transistorarten als geeignet erachtet wird, der Prozess 206 ohne Maskierens des Materials 263 über dem aktiven Gebiet 202b ausgeführt. In einigen anschaulichen Ausführungsformen wird der Prozess 206 als ein Ionenimplantationsprozess auf der Grundlage einer geeigneten Implantationssorte, etwa einer Dotierstoffsorte, einer elektrisch inerten Sorte, etwa Xenon und dergleichen, ausgeführt, was somit zu einer ausgeprägten Modifizierung des Ätz- und/oder Oxidationsverhaltens des Materials 263 führt. Zu diesem Zweck wird eine geeignete Implantationsenergie im Hinblick auf die Eigenschaft des Materials 263 und die ausgewählte Implantationssorte eingestellt, um damit einen modifizierten Bereich 263t zu erhalten, der eine mittlere Dicke von mehreren Nanometern, etwa 10 nm und weniger, besitzt. Zu beachten ist, dass geeignete Prozessparameter, etwa die Implantationsenergie, effizient auf der Grundlage gut etablierter Simulationsprogramme, auf der Grundlage von Experimenten und dergleichen ermittelt werden können. In anderen Fällen repräsentiert der Prozess 206 einen Elektronenbeschuss, wobei eine geeignete Elektronenenergie so festgelegt wird, dass eine ausgeprägte Modifizierung der Oberflächeneigenschaften des Materials 263 erreich wird. Zu diesem Zweck werden geeignete Prozessanlagen eingesetzt, in denen ein Elektronenstrahl mit einer Energie von mehreren KeV bis zu mehreren 10 KeV erzeugt wird.
  • Nach dem Prozess 206 wird die weitere Bearbeitung fortgesetzt, beispielsweise durch Abscheiden weiterer Materialien, etwa einer dielektrischen Deckschicht, von Hartmaskenmaterialien und dergleichen. In einigen anschaulichen Ausführungsformen (nicht gezeigt) wird der Modifizierungsprozess 206 in Anwesenheit einer dieser Schichten ausgeführt, indem etwa Implantationsenergie eingestellt wird, wenn eine entsprechende Wirkung dieser darunter liegenden Schicht als geeignet erachtet wird.
  • 2b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Gateelektrodenstrukturen 260a, 260b über entsprechenden aktiven Gebieten 202a, 202b gebildet. Zumindest die Gateelektrodenstruktur 260a umfasst einen „verrundeten” Bereich 260t an der Oberseite des Halbleitermaterials 263. Ferner ist eine dielektrische Deckschicht 264 über dem Material 263, d. h. dem modifizierten Bereich 263t gebildet. Die Gateelektrodenstruktur 260b kann ggf. auch einen verrundeten oberen Bereich des Materials 263 aufweisen, wobei dies davon abhängt, ob der modifizierte Materialbereich 260t auch in dem Elektrodenmaterial 263 über dem aktiven Gebiet 202b gebildet wurde oder nicht.
  • Das in 2b gezeigte Bauelement 200 kann auf der Grundlage einer beliebigen geeigneten Strukturierungsstrategie hergestellt werden, wozu komplexe Lithographieprozesse in Verbindung mit Prozessen gehören, wie sie auch mit Bezug zu dem Bauelement 100 beschrieben sind. Während des entsprechenden Strukturierungsprozesses, etwa nach dem Ätzen durch die dielektrische Deckschicht 264 wird das halbleiterbasierte Material 263 unter Anwendung geeigneter chlorbasierter oder wasserstoffbromidbasierter Ätzchemien geätzt. Während des Ätzprozesses besitzt das Material 263t eine andere, d. h. höhere, Ätzrate, wobei auch eine gewisse horizontale Ätzkomponente auftreten kann, woraus sich ein gewisser Grad an Kantenverrundung ergibt wie dies durch 260t angegeben ist. Allgemein ist die verrundete Form an der Oberseite 260t des Materials 263 vorteilhaft während der weiteren Bearbeitung, wenn beispielsweise eine Oxidbeschichtung in Verbindung mit einem Seitenwandabstandshalter hergestellt wird, wodurch die Integrität des Bereichs 260t während einer Prozesssequenz zur Herstellung eines verformungsinduzierenden Halbleitermaterials in dem aktiven Gebiet 202a verbessert wird. Es sollte beachtet werden, dass, wie zuvor erläutert ist, in einigen anschaulichen Ausführungsformen die Austrittsarbeit der Gateelektrodenstrukturen 260a, 260b bereits eingestellt ist, indem die Materialsysteme 262a, 262b in Verbindung mit einem Material mit großem ε in dem Gatedielektrikumsmaterial 261 vorgesehen sind.
  • Mit Bezug zu den 3 bis 7b werden weitere anschauliche Ausführungsformen beschrieben, in denen ein gewisser Grad an Kantenverrundung des Halbleitermaterials 263 (siehe 2a) nach dem Strukturieren der Gateelektrodenstrukturen erreicht wird.
  • 3 zeigt zunächst schematisch das Halbleiterbauelement 200 in einem Beispiel, das nicht Gegenstand der beanspruchten Erfindung ist, wobei die Gateelektrodenstruktur 260a, 260b über entsprechend den aktiven Gebieten 202a, 202b gebildet sind. Die Gateelektrodenstrukturen 260a, 260b besitzen eine Form und einen Aufbau, wie dies auch auf der Grundlage konventioneller Strukturierungsstrategien erreicht werden kann. Wie zuvor erläutert ist, repräsentieren die Gateelektrodenstrukturen in einigen anschaulichen Ausführungsformen komplexe Materialsysteme mit dielektrischen Materialien mit großem ε in Verbindung mit leitenden Deckmaterialien, etwa in Form der Schichten 262a, 262b, während in anderen Fällen komplexe Gateelektrodenstrukturen ohne die leitenden Deckmaterialien und ohne Materialien mit großem ε verwendet werden. Das Bauelement 200 kann mittels eines Modifizierungsprozesses 206 behandelt werden, der einen Implantationsprozess und/oder einen Elektronenstrahl beinhaltet, wobei ein Neigungswinkel α verwendet wird, um eine Implantationssorte lokal einzuführen oder um einen ansonsten modifizierten Bereich 263c zu erzeugen. Zu beachten ist, dass der Neigungswinkel α als ein Winkel der Einfallsrichtung eines im Wesentlichen parallelen Ionenstrahles oder Elektronenstrahles zu einer Oberflächennormale 201n zu verstehen ist, wie dies auch dargestellt ist. Um den modifizierten Bereich 263c auf beiden Seiten der Gateelektrodenstruktur 260a zu erhalten, wird die Behandlung 206a auf der Grundlage von Neigungswinkeln α und –α ausgeführt. Beispielsweise ist ein Neigungswinkel von ungefähr 50 Grad bis 70 Grad geeignet, um damit den modifizierten Bereich 263c zu erhalten. In einigen anschaulichen Ausführungsformen wird eine Implantationsmaske 207 so vorgesehen, dass diese die Gateelektrodenstruktur 260b abdeckt, wenn eine entsprechende Modifizierung darin nicht gewünscht ist. Die Implantationsmaske 207 führt ferner in Verbindung mit einem geeignet ausgewählten Neigungswinkel zu einer sehr lokalisierten Modifizierung des Materials 263, d. h. vorzugsweise an den Kantenbereichen 260t des Materials 263, da tiefere Bereiche der Gateelektrodenstruktur 260a sowie das aktive Gebiet 202a von der Maske 207 „abgeschattet” sind. Es sollte beachtet werden, dass eine entsprechende Maske auch auf der linken Seite in 3 vorgesehen wird (nicht gezeigt).
  • 4 zeigt schematisch das Bauelement 200 gemäß weiteren anschaulichen Ausführungsformen, in denen ein Füllmaterial 208, etwa ein organisches Einebnungsmaterial und dergleichen, so gebildet ist, dass die Gateelektrodenstrukturen 260a, 260b eingeschlossen sind. Auf der Grundlage des Materials 208 wird ein Implantationsprozess 206 ausgeführt, um eine geeignete Implantationssorte einzuführen, wodurch ein modifizierter Bereich 263t gebildet wird. Das Vorsehen des Einebnungsmaterials 208 kann vorteilhaft sein, um das Einbauen von Implantationssorten in dem aktiven Gebiet 202b zu vermeiden, das ansonsten die elektronischen Eigenschaften negativ beeinflussen kann. In anderen anschaulichen Ausführungsformen wird ein Teil des Einebnungsmaterials 208 auf der Grundlage des geeigneten Ätzprozesses abgetragen, möglicherweise in Verbindung mit einem Polierprozess, um damit einen oberen Bereich der Gateelektrodenstrukturen 260a, 260b vor dem Einbau geeigneter Implantationssorten oder vor der Einwirkung eines Elektronenstrahles auf die Gateelektrodenstrukturen 260a, 260b freizulegen.
  • 5 zeigt schematisch das Halbleiterbauelement 200 mit dem Einebnungsmaterial 208r, das eine geringere Dicke besitzt, wodurch ein oberer Bereich der Gateelektrodenstrukturen 260a, 260b freigelegt ist. Folglich wird das Bauelement 200 einer Behandlung 206d unterzogen, etwa einem Implantationsprozess, einer Elektronenstrahlbehandlung und dergleichen, um damit dem modifizierten Bereich 263t zu schaffen, ohne dass die aktiven Gebiete 202a, 202b beeinflusst werden und ohne dass das verbleibende Material 263 in den Gateelektrodenstrukturen beeinflusst wird. Beispielsweise enthält die Behandlung 206d einen Implantationsprozess oder einen Elektronenstrahlprozess mit einem Neigungswinkel von ungleich Null, wodurch der modifizierte Bereich 263t noch weiter auf die oberen Kantenbereiche 260t des Materials 263 beschränkt wird, falls dies gewünscht ist. In anderen anschaulichen Ausführungsformen wird eine Maske 207d über dem aktiven Gebiet 202b vorgesehen, wenn eine Modifizierung der Gateelektrodenstruktur 260b als ungeeignet erachtet wird.
  • 6 zeigt schematisch das Halbleiterbauelement 200 gemäß weiteren anschaulichen Ausführungsformen, in denen eine Maske 207e vorgesehen wird, um das Einebnungsmaterial 208 zu strukturieren, so dass der reduzierte Bereich 208r selektiv über dem aktiven Gebiet 202a gebildet wird. Folglich bleibt die Gateelektrodenstruktur 260b durch die nachfolgende Behandlung des oberen Bereichs 260t der Gateelektrodenstruktur 260a im Wesentlichen unbeeinflusst, während zusätzlich ein Einfluss oder eine Behandlung in dem aktiven Gebiet 202a und dem unteren Bereich des Materials 263 unterdrückt wird. Dies kann geeignet sein, um die Modifizierung einer Oxidationsrate des Materials 263 auf den oberen Bereich 260p zu beschränken, während der verbleibende Bereich des Materials 263 sowie das aktive Gebiet 202a das anfängliche Oxidationsverhalten aufweisen.
  • 7a zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, weist die Gateelektrodenstruktur 260a eine Oxidbeschichtung 265 auf, die eine größere Dicke in dem oberen Bereich 260t besitzt, wodurch dem Halbleitermaterial 263 eine verrundete Form verliehen wird. Ferner ist ein Abstandshalterelement 266s, etwa ein Siliziumnitridabstandshalter und dergleichen, an der Oxidbeschichtung 165 gebildet und besitzt eine Dicke von ungefähr 8 nm oder weniger, etwa 5 nm oder weniger, was im Hinblick auf die bessere Integrität des Materials 263 in dem oberen Bereich 262 auf Grund des Vorhandenseins der Beschichtung 265 mit der erhöhten Dicke akzeptabel ist. In anderen Fällen besitzt auch das Abstandshalterelement 266s eine größere Dicke an dem Bereich 260t auf Grund einer generell verrundeten Form des Materials 263, wie dies beispielsweise mit Bezug zu 2b erläutert ist.
  • Anderseits ist an der Gateelektrodenstruktur 260b bzw. an deren Seitenwände eine Oxidbeschichtung 265 gebildet, während eine Abstandshalterschicht 266 das aktive Gebiet 202b und die Gateelektrodenstruktur 260b abdeckt. Wie zuvor erläutert ist, wird die Abstandshalterschicht 266 mit einer geringen Dicke bereitgestellt, etwa ungefähr 8 nm oder weniger, um damit das Abstandshalterelement 266s mit einer reduzierten Breite zu erhalten, wodurch für einen geringeren Abstand von Aussparungen 251 zu einem Kanalgebiet 252 des aktiven Gebiets 202a gesorgt wird, wie dies auch zuvor erläutert ist.
  • Beim Ätzen der Aussparungen 251, möglicherweise in Anwesenheit der Lackmaske 203, die zum Strukturieren der Abstandshalterschicht 266 verwendet wird, wie dies auch zuvor mit Bezug zu dem Bauelement 100 erläutert ist, werden folglich Reinigungsprozesse ausgeführt, um das Bauelement 200 für den nachfolgenden selektiven epitaktischen Aufwachsprozess vorzubereiten. Auf Grund der besseren Form (siehe 2b) und/oder der Verrundung des Materials 263 im Hinblick auf die Oxidbeschichtung 265 kann die Wahrscheinlichkeit des Freilegens eines Teils des Materials 263 deutlich im Vergleich zu konventionellen Vorgehensweisen verringert werden, selbst wenn der Abstandshalter 266s mit geringerer Dicke verwendet wird. Während des nachfolgenden selektiven epitaktischen Aufwachsprozesses wird somit ein geringerer Abstand des verformungsinduzierenden Materials zu dem Kanalgebiet 202 erreicht, wobei auch das Erzeugen von Materialresten an dem oberen Bereich 260t unterdrückt wird.
  • 7b zeigt schematisch das Halbleiterbauelement 200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt weisen die Transistoren 250a, 250b Drain- und Sourcegebiete 254 in Verbindung mit Metallsilizidgebieten 255 auf. Des weiteren umfasst der Transistor 255a die verformungsinduzierende Halbleiterlegierung 253, etwa in Form einer Silizium/Germanium-Legierung und dergleichen, wodurch eine gewünschte Verformungskomponente 252s in dem Kanalgebiet 252 hervorgerufen wird. Auf Grund der geringeren Breite des Abstandshalterelements 266s von ungefähr 5 nm und weniger erfolgt eine deutliche Zunahme der Verformungskomponente 252s im Vergleich zu konventionellen Strategien.
  • Die Gateelektrodenstrukturen 260a, 260b enthalten ferner ebenfalls Metallsilizidgebiete 267, die ohne unerwünschte Unregelmäßigkeiten vorgesehen sind, die konventioneller Weise durch das Vorhandensein von Halbleiterresten hervorgerufen werden, wie dies auch mit Bezug zu dem Bauelement 100 erläutert ist. Ferner ist eine Seitenwandabstandshalterstruktur 256 an Seitenwänden der Gateelektrodenstrukturen ausgebildet und weist einen geeigneten Aufbau auf, beispielsweise in Form eines oder mehrerer Abstandshalterelemente mit Ätzstoppschichten und dergleichen.
  • Das in 7b gezeigte Bauelement 200 kann auf der Grundlage einer beliebigen geeigneten Prozesstechnik hergestellt werden, d. h. nach dem Einbau des verformungsinduzierenden Halbleitermaterials 253 wird der Abstandshalter 266s an der Gateelektrodenstruktur 260b aus der Abstandshalterschicht 266 (siehe 2g) hergestellt, während in anderen Vorgehensweisen der Abstandshalter 266s, die Abstandshalterschicht 266 und die leitende Deckschicht 264 entfernt werden. Daraufhin werden die Abstandshalter 266s, wenn diese beibehalten werden, oder entsprechende Versatzabstandshalterelemente verwendet, um Drain- und Sourceerweiterungsgebiete zu erzeugen, und daraufhin wird die Abstandshalterstruktur 256 auf der Grundlage gut etablierter Techniken hergestellt. Die Struktur 256 wird dann verwendet, um die Drain- und Sourcegebiete 254 durch Ionenimplantation nachfolgender Ausheizprozesse herzustellen, woran sich das Herstellen der Metallsilizidgebiete 255 und 267 gemäß einer geeigneten Prozesstechnik anschließt.
  • Es gilt also: die vorliegende Erfindung stellt Fertigungstechniken für Halbleiterbauelemente bereit, in denen eine dünne Seitenwandabstandshalterstruktur vor dem Einbau einer verformungsinduzierenden Halbleiterlegierung bereitgestellt wird, wobei die Integrität eines Halbleitermaterials an einem oberen Bereich der Gateelektrodenstruktur erhöht wird, indem ein gewisser Grad an Kantenverrundung des Halbleitermaterials hervorgerufen wird. Zu diesem Zweck werden das Ätzverhalten und/oder das Oxidationsverhalten des oberen Teils des Halbleitermaterials modifiziert, beispielsweise durch Ionenimplantation, wodurch die verbesserte Konfiguration erreicht wird, die somit deutlich die Wahrscheinlichkeit des Erzeugens unerwünschter Halbleiterreste beim epitaxiellen Aufwachsen der verformungsinduzierenden Halbleitermaterialien in dem aktiven Gebiet verringert. Folglich können sehr komplexe Gateelektrodenstrukturen, beispielsweise auf der Grundlage von dielektrischen Materialien mit großem ε in Verbindung mit einem leitenden Deckmaterial, in einer frühen Fertigungsphase bereitgestellt werden, ohne dass Halbleiterreste während der weiteren Bearbeitung stören.

Claims (7)

  1. Verfahren mit: Bilden einer Gateelektrodenstruktur über einem Halbleitergebiet, wobei die Gateelektrodenstruktur ein Gatedielektrikumsmaterial, ein über dem Gatedielektrikumsmaterial gebildetes Halbleitermaterial mit einem modifizierten Bereich mit einer Dicke von 10 nm oder weniger und ein dielektrisches Deckmaterial, das über dem modifizierten Bereich des Halbleitermaterials gebildet ist, aufweist, wobei der modifizierte Bereich durch Implantation einer Implantationssorte oder durch Elektronenbeschuss erzeugt ist; Ausführen eines Oxidationsprozesses, um eine Oxidbeschichtung an Seitenwänden des Halbleitermaterials mit dem modifizierten Bereich herzustellen, wobei eine Dicke der Oxidbeschichtung an einer Grenzfläche am größten ist, die durch das Halbleitermaterial mit dem modifizierten Bereich und die dielektrische Deckschicht gebildet ist; Bilden eines Abstandshalters an Seitenwänden der Gateelektrodenstruktur; Bilden von Aussparungen in dem Halbleitergebiet unter Anwendung der dielektrischen Deckschicht und des Abstandshalters als eine Ätzmaske; und Bilden eines verformungsinduzierenden Halbleitermaterials in den Aussparungen durch Verwenden der dielektrischen Deckschicht und des Abstandshalters als eine Wachstumsmaske.
  2. Verfahren nach Anspruch 1, wobei der Abstandshalter hergestellt wird, indem eine Abstandshalterschicht mit einer Dicke von 8 Nanometer (nm) oder weniger abgeschieden wird.
  3. Verfahren nach Anspruch 2, wobei die Abstandshalterschicht mit einer Dicke von 5 nm oder weniger abgeschieden wird.
  4. Verfahren nach Anspruch 1, wobei Implantieren der Implantationssorte umfasst: Bilden einer Schicht des Halbleitermaterials und Implantieren der Implantationssorte vor dem Strukturieren der Schicht aus Halbleitermaterial.
  5. Verfahren nach Anspruch 1, wobei Implantieren der Implantationssorte umfasst: Bilden eines Maskenmaterials über dem Halbleitergebiet und lateral benachbart zu der Gateelektrodenstruktur und Ausführen eines Implantationsprozesses in Anwesenheit des Maskenmaterials.
  6. Verfahren nach Anspruch 1, wobei das verformungsinduzierende Halbleitermaterial eine kompressive Verformung hervorruft.
  7. Verfahren nach Anspruch 1, wobei Bilden der Gateelektrodenstruktur umfasst: Bereitstellen eines dielektrischen Materials mit großem ε in dem Gatedielektrikumsmaterial und Bereitstellen einer austrittsarbeitseinstellenden Materialsorte über dem dielektrischen Material mit großem ε.
DE102009046241A 2009-10-30 2009-10-30 Verformungsverstärkung in Transistoren, die eine eingebettete verformungsinduzierende Halbleiterlegierung besitzen, durch Kantenverrundung an der Oberseite der Gateelektrode Expired - Fee Related DE102009046241B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE102009046241A DE102009046241B4 (de) 2009-10-30 2009-10-30 Verformungsverstärkung in Transistoren, die eine eingebettete verformungsinduzierende Halbleiterlegierung besitzen, durch Kantenverrundung an der Oberseite der Gateelektrode
US12/893,808 US8338892B2 (en) 2009-10-30 2010-09-29 Strain enhancement in transistors comprising an embedded strain-inducing semiconductor alloy by corner rounding at the top of the gate electrode

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102009046241A DE102009046241B4 (de) 2009-10-30 2009-10-30 Verformungsverstärkung in Transistoren, die eine eingebettete verformungsinduzierende Halbleiterlegierung besitzen, durch Kantenverrundung an der Oberseite der Gateelektrode

Publications (2)

Publication Number Publication Date
DE102009046241A1 DE102009046241A1 (de) 2011-05-12
DE102009046241B4 true DE102009046241B4 (de) 2012-12-06

Family

ID=43852675

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102009046241A Expired - Fee Related DE102009046241B4 (de) 2009-10-30 2009-10-30 Verformungsverstärkung in Transistoren, die eine eingebettete verformungsinduzierende Halbleiterlegierung besitzen, durch Kantenverrundung an der Oberseite der Gateelektrode

Country Status (2)

Country Link
US (1) US8338892B2 (de)
DE (1) DE102009046241B4 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101815527B1 (ko) * 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9012956B2 (en) * 2013-03-04 2015-04-21 Globalfoundries Inc. Channel SiGe removal from PFET source/drain region for improved silicide formation in HKMG technologies without embedded SiGe
US9269792B2 (en) 2014-06-09 2016-02-23 International Business Machines Corporation Method and structure for robust finFET replacement metal gate integration
KR102392845B1 (ko) 2017-11-28 2022-04-29 삼성전자주식회사 반도체 장치
KR20220022163A (ko) * 2020-08-18 2022-02-25 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872626B1 (en) * 2003-11-21 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a source/drain and a transistor employing the same
US7084025B2 (en) * 2004-07-07 2006-08-01 Chartered Semiconductor Manufacturing Ltd Selective oxide trimming to improve metal T-gate transistor
US20070287244A1 (en) * 2006-04-26 2007-12-13 Applied Materials, Inc., A Delaware Corporation ALTERNATIVE INTEGRATION SCHEME FOR CMOS S/D SiGe PROCESS
US20080191243A1 (en) * 2007-02-08 2008-08-14 International Business Machines Corporation Semiconductor structure and method of forming the structure
US20090085075A1 (en) * 2007-08-24 2009-04-02 Samsung Electronics Co., Ltd Method of fabricating mos transistor and mos transistor fabricated thereby

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6735587B2 (en) * 2000-07-28 2004-05-11 International Business Machines Corporation Maintaining pre-computed aggregate views incrementally in the presence of non-minimal changes
US7335545B2 (en) * 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
US6949443B2 (en) * 2003-10-10 2005-09-27 Taiwan Semiconductor Manufacturing Company High performance semiconductor devices fabricated with strain-induced processes and methods for making same
US7118999B2 (en) * 2004-01-16 2006-10-10 International Business Machines Corporation Method and apparatus to increase strain effect in a transistor channel
US7164163B2 (en) * 2005-02-22 2007-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with hybrid-strain inducing layer
US7429775B1 (en) * 2005-03-31 2008-09-30 Xilinx, Inc. Method of fabricating strain-silicon CMOS
JP5076119B2 (ja) * 2006-02-22 2012-11-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
DE102006015090B4 (de) * 2006-03-31 2008-03-13 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung unterschiedlicher eingebetteter Verformungsschichten in Transistoren
US7709312B2 (en) * 2006-09-29 2010-05-04 Intel Corporation Methods for inducing strain in non-planar transistor structures
DE102006051492B4 (de) * 2006-10-31 2011-05-19 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit NMOS- und PMOS-Transistoren mit eingebettetem Si/Ge-Material zum Erzeugen einer Zugverformung und einer Druckverformung und Verfahren zur Herstellung eines solchen Halbleiterbauelements
US7897493B2 (en) * 2006-12-08 2011-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Inducement of strain in a semiconductor layer
US7416949B1 (en) * 2007-02-14 2008-08-26 Texas Instruments Incorporated Fabrication of transistors with a fully silicided gate electrode and channel strain
US8124473B2 (en) * 2007-04-12 2012-02-28 Advanced Micro Devices, Inc. Strain enhanced semiconductor devices and methods for their fabrication
DE102007052053B4 (de) * 2007-10-31 2012-02-02 Advanced Micro Devices, Inc. Eine Zugverformungsquelle unter Anwendung von Silizium/Germanium-Material in global verformtem Silizium
US8247285B2 (en) * 2008-12-22 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. N-FET with a highly doped source/drain and strain booster
DE102008063427B4 (de) * 2008-12-31 2013-02-28 Advanced Micro Devices, Inc. Verfahren zum selektiven Herstellen eines Transistors mit einem eingebetteten verformungsinduzierenden Material mit einer graduell geformten Gestaltung

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872626B1 (en) * 2003-11-21 2005-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a source/drain and a transistor employing the same
US7084025B2 (en) * 2004-07-07 2006-08-01 Chartered Semiconductor Manufacturing Ltd Selective oxide trimming to improve metal T-gate transistor
US20070287244A1 (en) * 2006-04-26 2007-12-13 Applied Materials, Inc., A Delaware Corporation ALTERNATIVE INTEGRATION SCHEME FOR CMOS S/D SiGe PROCESS
US20080191243A1 (en) * 2007-02-08 2008-08-14 International Business Machines Corporation Semiconductor structure and method of forming the structure
US20090085075A1 (en) * 2007-08-24 2009-04-02 Samsung Electronics Co., Ltd Method of fabricating mos transistor and mos transistor fabricated thereby

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Wikipedia, Thermische Oxidation von Silizium. 24.10.2011. URL: http://de.wikipedia.org/wiki/Thermische_Oxidation_von_Silizium, abgerufen am 28.11.2011 *

Also Published As

Publication number Publication date
US8338892B2 (en) 2012-12-25
DE102009046241A1 (de) 2011-05-12
US20110101469A1 (en) 2011-05-05

Similar Documents

Publication Publication Date Title
DE102009021485B4 (de) Halbleiterbauelement mit Metallgate und einem siliziumenthaltenden Widerstand, der auf einer Isolationsstruktur gebildet ist sowie Verfahren zu dessen Herstellung
DE102009046261B4 (de) Verfahren zur Herstellung von Transistoren mit Metallgateelektrodenstrukturen mit großem ε, die vor den Drain/Source-Gebieten auf der Grundlage eines Opferkohlenstoffabstandshalters hergestellt werden
DE102007041207A1 (de) CMOS-Bauelement mit Gateisolationsschichten mit unterschiedlicher Art und Dicke und Verfahren zur Herstellung
DE102010042229B4 (de) Verfahren zum Steigern der Integrität eines Gatestapels mit großem ε durch Erzeugen einer gesteuerten Unterhöhlung auf der Grundlage einer Nasschemie und mit den Verfahren hergestellter Transistor
DE102009055393B4 (de) Verfahren zur Herstellung und Halbleiterbauelement mit besserem Einschluss von empfindlichen Materialien einer Metallgateelektrodenstruktur mit großem ε
DE102010063907B4 (de) Verfahren mit Deckschichtentfernung von Gateelektrodenstrukturen nach selektivem Bilden eines verformungsinduzierenden Halbleitermaterials
DE102009023250B4 (de) Halbleiterbauelement-Herstellverfahren mit erhöhter Ätzstoppfähigkeit während der Strukturierung von siliziumnitridenthaltenden Schichtstapeln durch Vorsehen einer chemisch hergestellten Oxidschicht während der Halbleiterbearbeitung
DE102009035418B4 (de) Herstellung einer Kanalhalbleiterlegierung durch Abscheiden einer Hartmaske für das selektive epitaktische Aufwachsen
DE102009046241B4 (de) Verformungsverstärkung in Transistoren, die eine eingebettete verformungsinduzierende Halbleiterlegierung besitzen, durch Kantenverrundung an der Oberseite der Gateelektrode
DE102010063774B4 (de) Herstellung einer Kanalhalbleiterlegierung mittels einer Nitridhartmaskenschicht und einer Oxidmaske
DE102010064284B4 (de) Verfahren zur Herstellung eines Transistors mit einer eingebetteten Sigma-förmigen Halbleiterlegierung mit erhöhter Gleichmäßigkeit
DE102011080440B4 (de) Verfahren zur Herstellung von Metallgateelektrodenstrukturen mit großem ε mittels einer frühen Deckschichtanpassung
DE102010028459B4 (de) Reduzierte STI-Topographie in Metallgatetransistoren mit großem ε durch Verwendung einer Maske nach Abscheidung einer Kanalhalbleiterlegierung
DE102009055438B4 (de) Höhere Integrität einer Gateelektrodenstruktur durch Anwenden eines Opferabstandshalters für die Deckschichtabtragung
DE102010064291A1 (de) Transistoren mit Metallgateelektrodenstrukturen mit großem ε mit einem polykristallinen Halbleitermaterial und eingebetteten verformungsinduzierenden Halbleiterlegierungen
DE102009039419B4 (de) Verfahren zum Bearbeiten eines Gateelektrodenmaterialsystems unter Bewahrung der Integrität eines Gatestapels mit großem ε durch Passivierung mittels eines Sauerstoffplasmas und Transistorbauelement
DE102011090169A1 (de) Strukturierung empfindlicher metallenthaltender Schichten mit erhöhter Maskenmaterialhaftung durch Bereitstellen einer modifizierten Oberflächenschicht
DE102011003385B4 (de) Verfahren zur Herstellung einer Halbleiterstruktur mit verformungsinduzierendem Halbleitermaterial
DE102011005719A1 (de) Erhöhte Integrität von Metallgatestapeln mit großem ε durch Reduzieren von STI-Absenkungen durch Abscheiden eines Füllmaterials nach der STI-Herstellung
DE102010028466B4 (de) Verfahren zum Bewahren der Integrität eines Gatestapels mit großem ε nach Einbettung in ein Verspannungsmaterial unter Anwendung einer Beschichtung
DE102009047311B4 (de) Verfahren zur Herstellung von Gatestrukturen mit verbesserten Grenzflächeneigenschaften zwischen einer Kanalhalbleiterlegierung und einem Gatedielektrikum mittels eines Oxidationsprozesses
DE102008021563B4 (de) Verfahren zum Verringern von Defekten von Gatestrukturen von CMOS-Bauelementen während der Reinigungsprozesse durch Modifizieren eines parasitären PN-Übergangs
DE102011080589B4 (de) Herstellung einer Kanalhalbleiterlegierung durch Erzeugen einer nitridbasierten Hartmaskenschicht
DE102009055394A1 (de) Erhöhung der Abscheidegleichmäßigkeit für eine Kanalhalbleiterlegierung durch Bilden einer Vertiefung vor der Wannenimplantation
DE102010001402A1 (de) Verringerung der Kontamination in einem Prozessablauf zur Herstellung einer Kanalhalbleiterlegierung in einem Halbleiterbauelement

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final

Effective date: 20130307

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee