DE102009055438B4 - Höhere Integrität einer Gateelektrodenstruktur durch Anwenden eines Opferabstandshalters für die Deckschichtabtragung - Google Patents
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- 125000006850 spacer group Chemical group 0.000 title claims abstract description 135
- 239000000463 material Substances 0.000 claims abstract description 119
- 238000000034 method Methods 0.000 claims abstract description 83
- 239000004065 semiconductor Substances 0.000 claims abstract description 75
- 239000003989 dielectric material Substances 0.000 claims abstract description 36
- 229910052751 metal Inorganic materials 0.000 claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 27
- 239000007772 electrode material Substances 0.000 claims abstract description 13
- 230000008569 process Effects 0.000 claims description 63
- 238000004519 manufacturing process Methods 0.000 claims description 30
- 230000001939 inductive effect Effects 0.000 claims description 26
- 238000002513 implantation Methods 0.000 claims description 25
- 238000009413 insulation Methods 0.000 claims description 4
- 229910045601 alloy Inorganic materials 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 239000007943 implant Substances 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 25
- 239000002019 doping agent Substances 0.000 description 24
- 239000010703 silicon Substances 0.000 description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052581 Si3N4 Inorganic materials 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 238000005530 etching Methods 0.000 description 14
- 230000001681 protective effect Effects 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 238000012545 processing Methods 0.000 description 12
- 239000000377 silicon dioxide Substances 0.000 description 12
- 125000001475 halogen functional group Chemical group 0.000 description 11
- 235000012239 silicon dioxide Nutrition 0.000 description 9
- 239000000758 substrate Substances 0.000 description 9
- 238000013459 approach Methods 0.000 description 8
- 238000010348 incorporation Methods 0.000 description 7
- 230000001965 increasing effect Effects 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 6
- 230000007246 mechanism Effects 0.000 description 6
- 239000002210 silicon-based material Substances 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910000676 Si alloy Inorganic materials 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910000927 Ge alloy Inorganic materials 0.000 description 3
- 230000009471 action Effects 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910001339 C alloy Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000002679 ablation Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 238000003631 wet chemical etching Methods 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
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Abstract
Verfahren mit:
Bilden einer Gateelektrodenstruktur (260a, 260b) eines Transistors (250a, 250b) über einem Halbleitergebiet eines Halbleiterbauelements (200), wobei die Gateelektrodenstruktur (260a, 260b) eine Gateisolationsschicht mit einem Gatedielektrikumsmaterial (261) mit großem ε, ein auf der Gateisolationsschicht gebildetes metallenthaltendes Deckmaterial (262), ein über dem Deckmaterial (262) gebildetes Elektrodenmaterial (263), eine über dem Elektrodenmaterial (263) gebildete dielektrische Deckschicht (264) und eine Seitenwandabstandshalterstruktur (265) aufweist;
Bilden eines Opferabstandshalters (206) an der Seitenwandabstandshalterstruktur (265);
Entfernen der dielektrischen Deckschicht (264) unter Anwendung des Opferabstandshalters (206) als ein Ätzstoppmaterial, um die Seitenwandabstandshalterstruktur (265) zu schützen, und
Bilden von Drain- und Sourcegebieten in dem Halbleitergebiet;
wobei Bilden der Drain- und Sourcegebiete umfasst: Bilden von Drain- und Sourceerweiterungsgebieten (253e) unter Verwendung des Opferabstandshalters (206) als eine Implantationsmaske nach dem Entfernen der dielektrischen Deckschicht (264); und
Entfernen des Opferabstandshalters (206) nach dem Bilden der Drain- und Sourceerweiterungsgebiete (253e).
Bilden einer Gateelektrodenstruktur (260a, 260b) eines Transistors (250a, 250b) über einem Halbleitergebiet eines Halbleiterbauelements (200), wobei die Gateelektrodenstruktur (260a, 260b) eine Gateisolationsschicht mit einem Gatedielektrikumsmaterial (261) mit großem ε, ein auf der Gateisolationsschicht gebildetes metallenthaltendes Deckmaterial (262), ein über dem Deckmaterial (262) gebildetes Elektrodenmaterial (263), eine über dem Elektrodenmaterial (263) gebildete dielektrische Deckschicht (264) und eine Seitenwandabstandshalterstruktur (265) aufweist;
Bilden eines Opferabstandshalters (206) an der Seitenwandabstandshalterstruktur (265);
Entfernen der dielektrischen Deckschicht (264) unter Anwendung des Opferabstandshalters (206) als ein Ätzstoppmaterial, um die Seitenwandabstandshalterstruktur (265) zu schützen, und
Bilden von Drain- und Sourcegebieten in dem Halbleitergebiet;
wobei Bilden der Drain- und Sourcegebiete umfasst: Bilden von Drain- und Sourceerweiterungsgebieten (253e) unter Verwendung des Opferabstandshalters (206) als eine Implantationsmaske nach dem Entfernen der dielektrischen Deckschicht (264); und
Entfernen des Opferabstandshalters (206) nach dem Bilden der Drain- und Sourceerweiterungsgebiete (253e).
Description
- Gebiet der vorliegenden Erfindung
- Im Allgemeinen betrifft die vorliegende Erfindung die Herstellung modernster integrierter Schaltungen mit Transistorelementen, die eine Gateelektrodenstruktur aufweisen, die in einer frühen Fertigungsphase hergestellt wird.
- Beschreibung des Stands der Technik
- Die Herstellung moderner integrierter Schaltungen, etwa von CPU's, Speicherbauelementen, ASIC's (anwendungsspezifischen integrierten Schaltungen) und dergleichen macht es notwendig, dass eine große Anzahl an Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einem spezifizierten Schaltungsaufbau hergestellt wird, wobei Feldeffekttransistoren eine wichtige Art an Schaltungselementen repräsentieren, die das Verhalten der integrierten Schaltungen wesentlich bestimmen. Gegenwärtig wird eine Vielzahl an Prozesstechnologien eingesetzt, wobei für viele Arten komplexer Schaltungen mit Feldeffekttransistoren die MOS-Technologie eine der vielversprechendsten Vorgehensweisen auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der Herstellung komplexer integrierter Schaltungen unter Anwendung von beispielsweise der MOS-Technologie werden Millionen an Transistoren, beispielsweise n-Kanaltransistoren und/oder p-Kanaltransistoren, auf einem Substrat hergestellt, das eine kristalline Halbleiterschicht aufweist. Ein Feldeffekttransistor enthält, unabhängig davon, ob ein n-Kanaltransistor oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die durch eine Grenzfläche stark dotierter Gebiete, die als Drain- und Sourcegebiete bezeichnet werden, mit einem leicht dotierten oder nicht dotierten Gebiet, etwa einem Kanalgebiet, gebildet sind, das benachbart zu den stark dotierten Gebieten angeordnet ist. In einem Feldeffekttransistor ist die Leitfähigkeit des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals, durch eine Gateelektrode gesteuert, die benachbart zu dem Kanalgebiet angeordnet und davon durch eine dünne isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt u. a. von der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – bei einer planaren Transistorarchitektur – von dem Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch als Kanallänge bezeichnet wird.
- Gegenwärtig wird der Hauptanteil an integrierten Schaltungen auf der Grundlage von Silizium hergestellt auf Grund dessen nahezu unbegrenzter Verfügbarkeit, auf Grund der guten verstandenen Eigenschaften des Siliziums und zugehöriger Materialien und Prozesse und auf Grund der Erfahrung, die über die letzten 50 Jahre gewonnen wurde. Daher bleibt Silizium mit hoher Wahrscheinlichkeit das Material der Wahl für künftige Schaltungsgenerationen, die für Massenprodukte vorgesehen sind. Ein Grund für die große Bedeutung des Siliziums bei der Herstellung von Halbleiterbauelementen sind die guten Eigenschaften einer Silizium/Siliziumdioxidgrenzfläche, die eine zuverlässige elektrische Isolierung unterschiedlicher Gebiete voneinander ermöglicht. Die Silizium/Siliziumdioxidgrenzfläche ist bei hohen Temperaturen stabil und ermöglicht damit das Ausführen nachfolgender Hochtemperaturprozesse, wie sie etwa für Ausheizprozesse erforderlich sind, um Dotierstoffe zu aktivieren und Kristallschäden auszuheilen, ohne die elektrischen Eigenschaften der Grenzfläche zu beeinträchtigen.
- Aus den zuvor dargelegten Gründen wird Siliziumdioxid vorzugsweise als ein Basismaterial für Gateisolationsschichten in Feldeffekttransistoren verwendet, das die Gateelektrode, die häufig aus Polysilizium aufgebaut ist, von dem Siliziumkanalgebiet trennt. Beim stetigen Verbessern des Leistungsverhaltens von Feldeffekttransistoren wurde die Länge des Kanalgebiets kontinuierlich verringert, um die Schaltgeschwindigkeit und den Durchlassstrom zu erhöhen. Da das Transistorverhalten u. a. durch die Spannung gesteuert ist, die der Gateelektrode zugeführt wird, um die Oberfläche des Kanalgebiets in eine ausreichend hohe Ladungsträgerdichte zu invertieren, um damit den gewünschten Durchlassstrom bei einer vorgegebenen Versorgungsspannung bereitzustellen, muss eine gewisse kapazitive Kopplung aufrecht erhalten werden, die durch den Kondensator hervorgerufen wird, der durch die Gateelektrode, das Kanalgebiet und das dazwischen angeordnete Siliziumdioxid gebildet ist. Es zeigt sich, dass bei einer Verringerung der Kanallänge bei einer planaren Transistorkonfiguration eine höhere kapazitive Kopplung in Verbindung mit komplexen lateralen und vertikalen Dotierstoffprofilen in den Drain- und Sourcegebieten erforderlich ist, um das sogenannte Kurzkanalverhalten während des Transistorbetriebs zu vermeiden. Das Kurzkanalverhalten kann zu erhöhten Leckströmen und zu einer ausgeprägten Abhängigkeit der Schwellwertspannung von der Kanallänge führen. Aggressiv skalierte planare Transistorbauelemente mit einer relativ geringen Versorgungsspannung und damit mit einer geringen Schwellwertspannung zeigen einen exponentiellen Anstieg der Leckströme auf Grund der erforderlichen höheren kapazitiven Kopplung der Gateelektrode an das Kanalgebiet. Daher ist die Dicke der Siliziumdioxidschicht entsprechend geringer, um die erforderliche Kapazität zwischen dem Gate und dem Kanalgebiet zu erreichen. Beispielsweise erfordert eine Kanallänge von ungefähr 0,08 μm ein Gaqtedielektrikum aus Siliziumdioxid mit einer Dicke von ungefähr 1,2 nm. Obwohl die Verwendung von Hochgeschwindigkeitstransistoren mit einem extrem kurzen Kanal typischerweise auf Hochgeschwindigkeitsanwendungen beschränkt wird, wohingegen Transistoren mit einem längeren Kanal für weniger kritische Signalwege eingesetzt werden, erreicht der relativ hohe Leckstrom, der durch das direkte Tunneln von Ladungsträgern durch eine sehr dünne Siliziumdioxidgateisolationsschicht hervorgerufen wird, Werte bei einer Oxiddicke im Bereich von 1 bis 2 nm, die nicht mehr mit den Erfordernissen für viele Arten von Schaltungen verträglich sind.
- Aus diesem Grunde wurden neue Strategien entwickelt, um die Einschränkungen zu überwinden, die durch hohe Leckströme von äußerst dünnen siliziumoxidbasierten Gateoxidationsschichten auferlegt werden. Ein vielversprechender Ansatz ist das Ersetzen der konventionellen dielektrischen Materialien zumindest teilweise durch dielektrische Materialien mit einer Dielektrizitätskonstante, die deutlich größer ist als die Dielektrizitätskonstante von siliziumdioxidbasierten Materialien. Beispielsweise werden dielektrische Materialien, die auch als dielektrische Materialien mit großem ε bezeichnet werden, mit einer Dielektrizitätskonstante von 10,0 oder deutlich höher verwendet, beispielsweise in Form von Hafniumoxid, Zirkonoxid und dergleichen. Zusätzlich zum Vorsehen eines dielektrischen Materials mit großem ε in den Gateisolationsschichten werden auch geeignete metallenthaltende Materialien eingebaut, da die erforderliche Austrittsarbeitswerte für p-Kanaltransistoren und n-Kanaltransistoren nicht mehr auf der Grundlage standardmäßiger Polysiliziumgatematerialien erreicht werden können. Dazu werden geeignete metallenthaltende Materialien so vorgesehen, dass die empfindlichen dielektrischen Materialien mit großem ε abgedeckt werden und als eine Quelle zum Einbau einer geeigneten Metallsorte dienen, etwa von Lanthanum, Aluminium und dergleichen, um damit in geeigneter Weise die Austrittsarbeit für n-Kanaltransistoren bzw. p-Kanaltransistoren einzustellen. Auf Grund der Anwesenheit eines metallentghaltenden leitenden Materials kann auch die Erzeugung einer Verarmungszone, wie sie typischerweise in polysiliziumbasierten Materialien auftritt, im Wesentlichen vermieden werden. Der Vorgang der Herstellung einer komplexen Gateelektrodenstruktur auf der Grundlage eines dielektrischen Materials mit großem ε erfordert eine moderat komplexe Prozesssequenz, da beispielsweise die Einstellung einer geeigneten Austrittsarbeit für Transistoren unterschiedlicher Leitfähigkeitsart und die Tatsache, dass dielektrische Materialien mit großem ε typischerweise sehr empfindlich sind, wenn sie gewissen Prozessbedingungen, etwa höheren Temperaturen in Anwesenheit von Sauerstoff und dergleichen, ausgesetzt werden, geeignete Strategien erfordern, etwa im Hinblick auf das Einkapseln der empfindlichen Gatematerialien. Daher wurden unterschiedliche Vorgehensweisen entwickelt, etwa das Vorsehen des dielektrischen Materials mit großem ε in einer frühen Fertigungsphase und das Bearbeiten der Halbleiterbauelemente mit einem hohen Grad an Kompatibilität zu standardmäßigen Prozesstechniken, wobei das typische Elektrodenmaterial Polysilizium in einer sehr fortgeschrittenen Fertigungsphase durch geeignete Metalle ersetzt wird, um die Austrittsarbeit der unterschiedlichen Transistoren einzustellen und um ein gut leitendes Elektrodenmetall bereitzustellen. Obwohl diese Vorgehensweise eine höhere Gleichmäßigkeit der Austrittsarbeit und somit der Schwellwertspannung der Transistoren sicherstellt, da die eigentliche Einstellung der Austrittsarbeit nach jeglichen Hochtemperaturprozessen erfolgt, ist dennoch eine komplexe Prozesssequenz erforderlich, um die unterschiedlichen Austrittsarbeitsmetalle in Verbindung mit dem Elektrodenmetall vorzusehen.
- In anderen sehr vielversprechenden Vorgehensweisen werden die komplexen Gateelektrodenstrukturen in einer frühen Fertigungsphase hergestellt, während die weitere Bearbeitung ebenfalls auf der Grundlage einer Vielzahl an gut etablierten Prozessstrategien erfolgt. In diesem Falle werden das dielektrische Material mit großem ε und jegliche Metallsorten zum Einstellen der Austrittsarbeit vor oder beim Strukturieren des Gateelektrodenstapels bereitgestellt, wo ferner gut etablierte Materialien, etwa Silizium und Silizium/Germanium aufweisen kann, wodurch die weitere Bearbeitung auf der Grundlage gut etablierter Prozesstechniken erfolgen kann. Andererseits bleibt der Gateelektrodenstapel und insbesondere das sehr empfindliche dielektrische Material mit großem ε in Verbindung mit einem metallenthaltenden Deckmaterial durch geeignete Materialien über die gesamte Bearbeitung des Halbleiterbauelements hinweg zuverlässig eingeschlossen.
- Ferner werden weitere Konzepte zur Verbesserung des Leistungsverhaltens von Transistoren entwickelt, indem ein oder mehrere verformungsinduzierende Mechanismen bereitgestellt werden, um damit die Ladungsträgerbeweglichkeit in den Kanalgebieten der diversen Transistoren zu erhöhen. Es ist gut bekannt, dass die Ladungsträgerbeweglichkeit in Silizium effizient vergrößert werden kann, indem gewisse Verformungskomponenten, d. h. eine Zugverformung oder eine kompressive Verformung für n-Kanaltransistoren bzw. p-Kanaltransistoren, erzeugt wird, so dass ein besseres Transistorverhalten für eine ansonsten identische Transistorkonfiguration im Vergleich zu nicht verformten Siliziummaterialien erreicht wird. Beispielsweise werden effiziente verformungsinduzierende Mechanismen eingerichtet, in dem ein verformtes Halbleitermaterial in den Drain- und Sourcegebieten von Transistoren eingebaut wird, beispielsweise in Form einer Silizium/Germanium-Legierung, einer Silizium/Kohlenstofflegierung und dergleichen, wobei die Gitterfehlanpassung zwischen der Halbleiterlegierung und dem Siliziumbasismaterial zu einer Zugverformung oder einem kompressiv verformten Zustand führt, was wiederum eine gewünschte Art an Verformung in dem Kanalgebiet des Transistors hervorruft.
- Obwohl die Vorgehensweise des Bereitstellens einer komplexen Metallgateelektrodenstruktur mit großem ε in einer frühen Fertigungsphase, möglicherweise in Verbindung mit zusätzlichen verformungsinduzierenden Mechanismen, das Potential besitzt, extrem leistungsstarke Halbleiterbauelemente zu erzeugen, etwa CPU's, Speicherbauelemente, Systeme auf einem Chip (SOC) und dergleichen, weisen konventionelle Vorgehensweisen in dieser Hinsicht dennoch Prozessungleichmäßigkeiten auf, wie dies nachfolgend mit Bezug zu den
1a und1b beschrieben ist. -
1a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements100 mit einem Substrat101 , etwa einem Siliziumsubstrat und einer Halbleiterschicht102 , etwa einer Siliziumschicht oder einem Halbleitermaterial, das einen großen Anteil an Silizium aufweist. Die Halbleiterschicht102 umfasst typischerweise Isolationsstrukturen (nicht gezeigt), die Halbleitergebiete oder aktive Gebiete102a ,102b lateral begrenzen, wobei diese als Halbleitergebiete in der Schicht102 zu verstehen sind, in denen pn-Übergänge für ein oder mehrere Transistoren herzustellen sind. In dem gezeigten Beispiel entspricht das aktive Gebiet102a , einem n-Kanaltransistor150a , andererseits entspricht das aktive Gebiet102b einem p-Kanaltransistor150b . Wie zuvor erläutert ist, ist in dem Transistor150b ein verformungsinduzierender Mechanismus auf der Grundlage eines verformungsinduzierenden Halbleitermaterials152 eingerichtet, etwa in Form einer Silizium/Germanium-Legierung, die in einem verformten Zustand vorgesehen ist und eine kompressive Verformungskomponente in einem Kanalgebiet151 hervorruft. In der Fertigungsphase, die in1 gezeigt ist, umfasst der Transistor150a ferner eine Gateelektrodenstruktur160a mit einem Gatedielektrikumsmaterial161a in Verbindung mit einem metallenthaltenden Deckmaterial162a . Wie zuvor erläutert ist, enthält das Gatedielektrikumsmaterial161a ein dielektrisches Material mit großem ε, um dem Gatedielektrikumsmaterial161a insgesamt eine höhere Permittivität zu verleihen, was bewerkstelligt werden kann etwa auf der Grundlage von Hafniumoxid und dergleichen. Es ist zu beachten, dass das Gatedielektrikumsmaterial161a eine dielektrische Basisschicht (nicht gezeigt), etwa ein siliziumoxidbasiertes Material, aufweisen kann, auf welchem ein dielektrisches Material mit großem ε ausgebildet ist. Ferner kann in dem Gatedielektrikumsmaterial161a und/oder in dem leitenden Deckmaterial162a , das Titannitrid und dergleichen aufweisen kann, eine geeignete Metallsorte eingebaut sein, etwa Lanthanum und dergleichen, um eine geeignete Austrittsarbeit für die Gateelektrodenstruktur160a einzustellen. In ähnlicher Weise umfasst der Transistor150b eine Gateelektrodenstruktur160b mit einem Gatedielektrikumsmaterial161p in Verbindung mit einem leitenden Deckmaterial162b . Auch in diesem Falle enthält das dielektrische Material161b ein dielektrisches Material mit großem ε, wobei zumindest eine der Schichten161b und162b auch eine geeignete Metallsorte, etwa Aluminium und dergleichen, enthält, um damit die gewünschte Austrittsarbeit für die Gateelektrodenstruktur160b zu erzeugen. Es sollte beachtet werden, dass zusätzlich die Bandlücke eines Teils des Kanalgebiets151 benachbart zu dem Gatedielektrikumsmaterial ggf. in Bezug auf die elektronischen Eigenschaften der Schichten161b ,162b anzupassen ist, was beispielsweise bewerkstelligt werden kann, indem ein geeignetes kristallines Kanalmaterial (nicht gezeigt) etwa in Form einer Silizium/Germanium-Legierung, vorgesehen wird. Des weiteren umfassen die Gateelektrodenstrukturen160a ,160b ein Siliziummaterial162 , woran sich ein dielektrisches Deckmaterial164 anschließt, das im Wesentlichen aus Siliziumnitrid aufgebaut ist. Des weiteren ist eine Seitenwandabstandshalterstruktur165 so vorgesehen, dass diese die Materialien161a ,162a ,161b ,162b und163 lateral einschließt, wenn das verformungsinduzierende Halbleitermaterial152 hergestellt wird und auch bei der weiteren Bearbeitung, da ansonsten eine ausgeprägte Fluktuation der Transistoreigenschaften durch eine Modifizierung der Materialien161a ,162a ,161b ,162b während der weiteren Bearbeitung hervorgerufen würde. Beispielsweise enthält die Abstandshalterstruktur165 eine Siliziumnitridbeschichtung165l in Verbindung mit einem Siliziumnitridabstandshalter165s . - Das in
1a gezeigte Halbleiterbauelement100 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Die aktiven Gebiete102a ,102b können hergestellt werden, indem Isolationsstrukturen auf der Grundlage gut etablierter Prozessstrategien vorgesehen werden, wodurch die laterale Lage und Größe der aktiven Gebiete102a ,102b definiert werden. Die grundlegende Dotierung dieser Gebiete wird erzeugt, indem geeignete Maskierungsschemata in Verbindung mit Implantationsprozessen angewendet werden. Als nächstes wird ein geeignetes dielektrisches Material, etwa Siliziumoxinitrid in Verbindung mit einem dielektrischen Material mit großem ε aufgebracht, wobei geeignete Abscheidetechniken angewendet werden, möglicherweise in Verbindung mit Oxidationsprozessen, und dergleichen. Daraufhin wird eine geeignete Prozesssequenz ausgeführt, um die Schichten162a ,162b so vorzusehen, dass die gewünschte Austrittsarbeit für die Gateelektrodenstrukturen160a ,160b erreicht wird. Beispielsweise werden geeignete Materialschichten mit den Metallsorten selektiv über dem Gebiet102a bzw.102b aufgebracht und daraufhin wird eine Diffusion in Gang gesetzt, um die austrittsarbeitseinstellende Sorte in zumindest einem Teil der zuvor bereitgestellten dielektrischen Materialien einzubauen, wodurch die Schichten161a ,161b erzeugt werden. Daraufhin können die Diffusionsschichten durch ein geeignetes metallenthaltendes Material, etwa Titannitrid, ersetzt werden. In anderen Fällen werden geeignete Metallsschichtstapel über den Gatedielektrikumsmaterialien so hergestellt, dass die gewünschten elektronischen Eigenschaften erreicht werden. Als nächstes wird das Siliziummaterial163 in Verbindung mit dem Siliziumnitridmaterial der Deckschicht164 aufgebracht, wobei auch weitere Materialien vorgesehen werden, etwa Hartmaskenmaterialien und dergleichen, wie dies zum Strukturieren des resultierenden Gateschichtstapels erforderlich ist. Nach dem Anwenden komplexer Lithographie- und Ätztechniken zum Strukturieren der zuvor hergestellten Materialschichten wird ein Siliziumnitridbeschichtungsmaterial aufgebracht, beispielsweise durch Anwenden von Mehrschichtabscheidetechniken, die dann auf der Grundlage von plasmaunterstützten Ätzrezepten strukturiert wird, um die Beschichtung165l herzustellen. Danach wird ein weiteres Siliziumnitridmaterial aufgebracht, beispielsweise durch LPCVD (chemische Dampfabscheidung bei geringem Druck) und dieses wird dann strukturiert in die Abstandshalterelemente165s . In anderen Fällen werden die Materialien für die Beschichtung165l und die Abstandshalter165s in aufeinanderfolgenden Abscheideprozessen aufgebracht und werden dann gemeinsam strukturiert. Typischerweise wird eine Breite der Abstandshalterstruktur165 so ausgewählt, dass ein gewünschter lateraler Abstand des verformungsinduzierenden Halbleitermaterials152 erreicht wird, da ein geringerer lateraler Abstand zu dem Kanalgebiet151 zu einer erhöhten Verformungskomponente führt, die wiederum ein besseres Transistorverhalten ergibt. - Beispielsweise beträgt eine Breite der Abstandshalterstruktur
165 ungefähr 10 bis 13 nm, wobei eine weitere Verringerung der Abstandshalterbreite gegebenenfalls nicht mit der weiteren Bearbeitung des Halbleiterbauelements100 verträglich ist, insbesondere wenn das Entfernen der dielektrischen Deckschicht164 in einer späteren Fertigungsphase erfolgt. - In einigen Vorgehensweisen werden die entsprechenden Materialien der Abstandshalterstrukturen
165 selektiv in die Abstandshalterstruktur165 für den Transistor150b strukturiert, wohingegen die Abstandshalterschicht in den Transistor150a bewahrt wird, wodurch dieser als Aufwachsmaske während der weiteren Bearbeitung dient. Zu diesem Zweck wird eine Lackmaske so hergestellt, dass der Transistor150a , auf dem die Materialschichten für die Abstandshalterstruktur165 aufgebracht sind, abgedeckt ist, während der Transistor150b der Einwirkung einer reaktiven Ätzumgebung ausgesetzt ist, um damit die Abstandshalterstruktur165 zu ätzen und um weiter in das aktive Gebiet102b hineinzuätzen, wodurch Aussparungen darin erzeugt werden. Daraufhin wird das Lackmaterial entfernt und die weitere Bearbeitung wird fortgesetzt, indem ein selektiver epitaktischer Aufwachsprozess ausgeführt wird, um das verformungsinduzierende Halbleitermaterial152 abzuscheiden, wobei die Abstandshalterschicht weiterhin über dem Transistor150a vorhanden ist und wobei die Abstandshalterstruktur165 in Verbindung mit der dielektrischen Deckschicht164 in der Gateelektrodenstruktur160b als ein effizientes Maskenmaterial dient. Daraufhin wird die Abstandshalterschicht über dem Transistor150a selektiv geätzt, um damit die Abstandshalterstruktur165 der Gateelektrodenstruktur160a zu bilden. - In anderen Strategien wird ein spezielles Hartmaskenmaterial selektiv in dem Transistor
150a vorgesehen, nachdem die Abstandshalterstrukturen165 in beiden Transistoren150a ,150b erzeugt wurden. -
1b zeigt schematisch das Halbleiterbauelement100 , wenn es einem Ätzprozess104 unterliegt, um die Deckschichten164 von den Gateelektrodenstrukturen160a ,160b zu entfernen. Wie zuvor dargestellt ist, besteht eine gewisse Wahrscheinlichkeit, dass unerwünscht Material der Abstandshalterstruktur165 abgetragen wird; da eine geringere Breite der Abstandshalterstruktur165 als vorteilhaft erachtet wird im Hinblick auf das Reduzieren des lateralen Abstands des verformungsinduzierenden Halbleitermaterials152 , kann diese Wahrscheinlichkeit jedoch zu einer möglichen Freilegung der empfindlichen Materialien161a ,162a ,161a ,161b führen, was wiederum eine merkliche Fluktuation der gesamten Transistoreigenschaften nach sich zieht. Ein entsprechender unerwünschter Materialabtrag kann auf der Grundlage gut etablierter nasschemischer Ätzrezepte auftreten, wenn Siliziumnitridmaterial unter Anwendung von beispielsweise heißer Phosphorsäure abgetragen wird. Aus diesem Grunde wurden plasmaunterstützte Ätzrezepte entwickelt, um die laterale Ätzrate während des Prozesses104 zu verringern, wobei jedoch beobachtet wurde, dass für eine Abstandshalterbreite von ungefähr 10 bis 13 nm dennoch ein merklicher Materialverlust in der Abstandshalterstruktur165 auftreten kann, wodurch zu unakzeptablen Bauteilvariabilitäten beigetragen wird. Bei einer weiteren Größenreduzierung der Bauelemente, die auch eine Verbesserung des verformungsinduzierenden Mechanismus erfordert, können somit die konventionellen Prozessstrategien zu einem ausgeprägten Ausbeuteverlust führen. - In der
US 2007/0034906 A1 DE 10 2008 011 814 A1 wird die Herstellung von MOS-Bauteilen beschrieben, wobei eine dielektrische Deckschicht auf Gateelektroden ausgebildet wird, und Drain-/Sourceerweiterungsgebiete nach dem Ausbilden von Abstandshalterstrukturen gebildet werden. In derUS 2007/0128786 A1 - Angesichts der zuvor beschriebenen Situation betrifft die vorliegende Erfindung Fertigungstechniken, die einen zuverlässigen Einschluss von Gateelektrodenstrukturen ermöglichen, wobei eines oder mehrere der oben erkannten Probleme vermieden oder zumindest in der Auswirkung reduziert werden.
- Überblick über die vorliegende Erfindung
- Die vorliegende Erfindung betrifft allgemein Fertigungstechniken, in denen Gateelektrodenstrukturen, etwa komplexe Metallgateelektrodenstrukturen mit großem ε, zuverlässig durch Seitenwandabstandshalterstrukturen eingeschlossen werden, die im Wesentlichen das gleiche Material aufweisen wie ein dielektrisches Deckmaterial der Gateelektrodenstrukturen, wobei das dielektrische Deckmaterial entfernt wird, indem ein zusätzliches Abstandshalterelement vorgesehen wird, das als eine Ätzmaske zum Schützen der Seitenwandabstandshalterstruktur dient. Folglich wird eine bessere Integrität der schützenden Seitenwandabstandshalterstruktur erreicht, wobei das zusätzliche Abstandshalterelement während einer geeigneten Fertigungsphase entfernt wird. Weiterhin wird das zusätzliche Abstandshalterelement, etwa in Form eines Siliziumdioxidabstandshalters und dergleichen, ferner zum Erreichen einer besseren Flexibilität bei der Herstellung eines geeigneten Dotierstoffprofils für die Drain- und Sourcegebiete verwendet, wodurch zu besseren Transistoreigenschaften beigetragen wird.
- Ein anschauliches hierin offenbartes Verfahren umfasst: Bilden einer Gateelektrodenstruktur eines Transistors über einem Halbleitergebiet eines Halbleiterbauelements, wobei die Gateelektrodenstruktur eine Gateisolationsschicht mit einem Gatedielektrikumsmaterial mit großem ε, ein auf der Gateisolationsschicht gebildetes metallenthaltendes Deckmaterial, ein über dem Deckmaterial gebildetes Elektrodenmaterial, eine über dem Elektrodenmaterial gebildete dielektrische Deckschicht und eine Seitenwandabstandshalterstruktur aufweist; Bilden eines Opferabstandshalters an der Seitenwandabstandshalterstruktur; Entfernen der dielektrischen Deckschicht unter Anwendung des Opferabstandshalters als ein Ätzstoppmaterial, um die Seitenwandabstandshalterstruktur zu schützen, und Bilden von Drain- und Sourcegebieten in dem Halbleitergebiet; wobei Bilden der Drain- und Sourcegebiete umfasst: Bilden von Drain- und Sourceerweiterungsgebieten unter Verwendung des Opferabstandshalters als eine Implantationsmaske nach dem Entfernen der dielektrischen Deckschicht; und Entfernen des Opferabstandshalters nach dem Bilden der Drain- und Sourceerweiterungsgebiete.
- Ein weiteres anschauliches hierin offenbartes Verfahren umfasst: Bilden einer verformungsinduzierenden Halbleiterlegierung in einem aktiven Gebiet in Anwesenheit einer Gateelektrodenstruktur, die ein dielektrisches Material mit großem ε, ein Elektrodenmaterial, eine dielektrische Deckschicht und eine Seitenwandabstandshalterstruktur aufweist; Bilden eines Opferabstandshalters an der Seitenwandabstandshalterstruktur; Entfernen der dielektrischen Deckschicht selektiv zu dem Opferabstandshalter; Entfernen des Opferabstandshalters; und Bilden von Drain- und Sourcegebieten in dem aktiven Gebiet; wobei Bilden der Drain- und Sourcegebiete umfasst: Ausführen mindestens eines Implantationsprozesses in Anwesenheit des Opferabstandshalters und Entfernen des Opferabstandshalters nach dem Ausführen des mindestens einen weiteren Implantationsprozesses, Bilden einer zweiten Seitenwandabstandshalterstruktur und Verwenden der zweiten Seitenwandabstandshalterstruktur als Implantationsmaske zur Erzeugung tiefer Drain- und Sourcegebiete.
- Kurze Beschreibung der Zeichnungen
- Weitere Ausführungsformen der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert und gehen deutlicher aus der folgenden detaillierten Beschreibung hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird, in denen:
-
1a und1b schematisch Querschnittsansichten eines Halbleiterbauelements mit Metallgateelektrodenstrukturen mit großem ε und einem verformungsinduzierenden Halbleitermaterial zeigen, wobei das dielektrische Deckmaterial der Gateelektrodenstrukturen auf der Grundlage konventioneller Prozessstrategien entfernt wird; -
2a bis2d schematisch Querschnittsansichten eines Halbleiterbauelements mit komplexen Gateelektrodenstrukturen und einem verformungsinduzierenden Halbleitermaterial in einer Art an Transistoren während der Fertigungsphasen zeigen, in denen ein dielektrisches Deckmaterial auf der Grundlage eines schützenden Abstandshalterelements gemäß anschaulicher Ausführungsformen entfernt wird; -
3a bis3d schematisch Querschnittsansichten des Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigen, in denen das schützende Abstandshalterelement zusätzlich zum Vorsehen eines besseren Dotierstoffprofils durch Einbauen einer Pufferimplantationssorte verwendet wird; und -
4 und5 schematisch Querschnittsansichten des Halbleiterbauelements gemäß noch weiterer anschaulicher Ausführungsformen zeigen. - Detaillierte Beschreibung
- Die vorliegende Erfindung stellt allgemein Fertigungstechniken bereit, in denen das dielektrische Deckmaterial von Gateelektrodenstrukturen, die ein dielektrisches Material mit großem ε enthalten, auf der Grundlage eines schützenden Abstandshalterelements entfernt wird, das somit es ermöglicht, eine Seitenwandabstandshalterstruktur bereitzustellen, die auch zum Bewahren der Integrität des empfindlichen Gatematerials eine Breite besitzt, die zum Verringern eines lateralen Abstands eines verformungsinduzierenden Halbleitermaterials geeignet ist. Folglich kann das dielektrische Deckmaterial, das typischerweise in Form von Siliziumnitridmaterial vorgesehen wird, effizient entfernt werden, beispielsweise auf der Grundlage nasschemischer Ätzrezepte, plasmaunterstützter Ätzprozesse und dergleichen, ohne dass ein unerwünschter Materialabtrag der Seitenwandabstandshalter erfolgt, die im Wesentlichen den lateralen Abstand des verformungsinduzierenden Materials festlegen. Folglich kann eine Breite der Abstandshalterstruktur auf ungefähr 12 nm und weniger festgelegt werden, ohne dass weitere Prozess- und Bauteilunregelmäßigkeiten während der weiteren Bearbeitung auftreten. Ferner wird das schützende Abstandshalterelement, das in einigen anschaulichen Ausführungsformen während einer beliebigen geeigneten Fertigungsphase entfernt wird, als eine zusätzliche Implantationsmaske verwendet, um in geeigneter Weise ein erwünschtes Dotierstoffprofil in den Drain- und Sourcegebieten zu erzeugen. Z. B. wird das schützende Abstandshalterelement als ein Versatzabstandshalter verwendet, um Drain- und Sourceerweiterungsgebiete und Halo-Implantationsgebiete zu bilden, wenn die Breite der Siliziumnitridabstandshalterstruktur, die zum Bestimmen des lateralen Abstandes des verformungsinduzierenden Halbleitermaterials als nicht ausreichend erachtet wird. In anderen anschaulichen Ausführungsformen werden die Drain- und Sourceerweiterungsgebiete und die Halo-Gebiete vor dem Entfernen der dielektrischen Deckschicht und vor dem Herstellen der schützenden Abstandshalterelemente implantiert, wenn ein größerer Überlapp der Drain- und Sourcegebiete mit den Gateelektrodenstrukturen erforderlich ist. Beispielsweise kann eine erhöhte Miller-Kapazität günstig für ein besseres Transistorleistungsverhalten sein und somit kann der Eintrittspunkt für Drain- und Sourceerweiterungsimplantationen mit geringem Abstand für eine erhöhte Miller-Kapazität sorgen. In noch anderen anschaulichen Ausführungsformen wird das schützende Abstandshalterelement als eine Implantationsmaske zum Einbau eines „Puffer-Implantationsgebiet” verwendet, das dann in geeigneter Weise die flachen Drain- und Sourceerweiterungsgebiete mit den tiefen Drain- und Sourcebereichen verbindet, die in einer späteren Fertigungsphase hergestellt werden.
- Folglich wird ein hoher Grad an Flexibilität bei der Herstellung komplexer Drain- und Sourcedotierstoffprofile auf der Grundlage der schützenden Abstandshalterelemente erreicht, die wiederum die Integrität von Seitenwandabstandshalterstrukturen bewahren, die als ein Versatzabstandshalter zur Herstellung der verformungsinduzierenden Halbleitermaterialien verwendet werden können und die auch für eine bessere Integrität der empfindlichen Gatedielektrikumsmaterialien während der weiteren Bearbeitung des Halbleiterbauelements sorgen.
- Mit Bezug zu den
2a bis5 werden nunmehr weitere anschauliche Ausführungsformen detaillierter beschrieben, wobei auch bei Bedarf auf die1a und1b verwiesen wird. -
2a zeigt schematisch eine Querschnittsansicht eines Halbleiterbauelements200 mit einem Substrat201 , über welchem eine Halbleiterschicht202 , etwa ein siliziumbasiertes Halbleitermaterial, und dergleichen ausgebildet ist. Das Substrat201 und die Halbleiterschicht202 können eine Vollsubstratkonfiguration repräsentieren, in der das Halbleitermaterial202 in und direkt über einem kristallinen Halbleitermaterial des Substrats201 ausgebildet ist, wie dies beispielsweise schematisch mit Bezug zu den1a und1b dargestellt ist. In der gezeigten Ausführungsform ist eine vergrabene isolierende Schicht203 zwischen dem Substrat201 und der Halbleiterschicht202 angeordnet, wodurch eine SOI-(Halbleiter-auf-Isolator-)Konfiguration erzeugt wird. Die Halbleiterschicht202 kann ferner darin ausgebildete Isolationsstrukturen202c aufweisen, etwa flache Grabenisolationen und dergleichen. Die Isolationsstrukturen202c begrenzen lateral aktive Gebiete202a ,202b in der Halbleiterschicht202 . Das aktive Gebiet202a kann einem ersten Transistor250a entsprechen, während das aktive Gebiet202b einem zweiten Transistor250b entspricht, wobei zumindest einer der Transistoren250a ,250b darin eingebaut einen verformungsinduzierenden Mechanismus besitzt, der auf einem verformungsinduzierenden Halbleitermaterial beruht. In der gezeigten Ausführungsform besitzt der Transistor250b in dem aktiven Gebiet202b eingebaut ein verformungsinduzierendes Halbleitermaterial252 , um eine gewünschte Verformungskomponente, etwa eine Zugverformungskomponente oder eine kompressive Verformungskomponente, zu erzeugen. Z. B. repräsentiert der Transistor250b einen p-Kanaltransistor, so dass das Material252 ein Halbleitermaterial zur Erzeugung einer kompressiven Verformung repräsentiert, etwa ein Silizium/Germanium-Material, wenn das verbleibende aktive Gebiet202b im Wesentlichen aus einem Siliziummaterial aufgebaut ist. Andererseits repräsentiert der Transistor250a einen p-Kanaltransistor, in welchem keine verformungsinduzierende Halbleitermaterialien einzubauen sind, während in noch weiteren Fällen, der Transistor250a einen n-Kanaltransistor darstellt, der den Einbau eines Halbleitermaterials zur Erzeugung einer Zugverformung ebenfalls nicht erfordert. In noch anderen Fällen wird auch ein verformungsinduzierendes Halbleitermaterial in dem Transistor250a vorgesehen. - Des weiteren umfasst der Transistor
250a eine Gateelektrodenstruktur260a , die ein Gatedielektrikumsmaterial261 aufweist, in welchem ein dielektrisches Material mit großem eingebaut ist, woran sich ein Elektrodenmaterial263 anschließt, das ein metallenthaltendes Deckmaterial262 in Verbindung mit einem Halbleitermaterial263 , etwa einem Siliziummaterial, einem Silizium/Germanium-Material, und dergleichen aufweist. In ähnlicher Weise umfasst der Transistor250b eine Gateelektrodenstruktur260b mit einem Gatedielektrikumsmaterial261 und einem metallenthaltenden Deckmaterial262 , woran sich das Halbleitermaterial263 anschließt. Es sollte beachtet werden, dass eines oder beide Materialien261 ,262 in den Transistoren250a ,250b unterscheiden können, wenn diese Transistoren komplementäre Transistoren oder Transistoren repräsentieren, die unterschiedliche Schwellwertspannungen und dergleichen erfordern. Beispielsweise gelten für die Materialien261 und262 die gleichen Kriterien, wie sie zuvor mit Bezug zu dem Halbleiterbauelement100 erläutert sind. Des weiteren umfassen die Gateelektrodenstrukturen260a ,260b ein dielektrisches Deckmaterial264 , etwa ein Siliziumnitridmaterial. In der gezeigten Fertigungsphase besitzen beide Gateelektrodenstrukturen260a ,260b eine Seitenwandabstandshalterstruktur265 mit einer geeigneten Breite, so dass der laterale Abstand des verformungsinduzierenden Materials252 in Bezug auf das Elektrodenmaterial263 in dem Transistor250b festgelegt wird. Beispielsweise besitzt die Abstandshalterstruktur265 eine geeignete Konfiguration, etwa mit einem Beschichtungsmaterial265l aus Siliziumnitrid in Verbindung mit einem Abstandshalterelement265s , das ebenfalls aus Siliziumnitrid aufgebaut sein kann. Die Abstandshalterstruktur265 besitzt eine Breite von ungefähr 12 nm oder weniger, wobei dies von den Erfordernissen im Hinblick auf den lateralen Abstand des Halbleitermaterials252 abhängt. Es sollte beachtet werden, dass ein entsprechender Materialabtrag während der weiteren Bearbeitung beim Entfernen der dielektrischen Deckschichten264 weniger kritisch ist im Vergleich zu konventionellen Strategien, da ein zusätzlicher schützender Abstandshalter vorgesehen wird, wie dies nachfolgend detaillierter beschrieben ist. - Das in
2a gezeigte Halbleiterbauelement200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Die Isolationsstrukturen202c werden durch gut etablierte Prozesstechniken hergestellt und daraufhin wird die grundlegende Dotierstoffkonzentration in die aktiven Gebiete202a ,202b eingebaut, wie dies auch zuvor mit Bezug zu dem Bauelement100 erläutert ist. Als nächstes werden die Gateelektrodenstrukturen260a ,260b hergestellt, indem geeignete Materialien abgeschieden und diese strukturiert werden, wobei ähnliche Prozessstrategien angewendet werden, wie sie auch zuvor mit Bezug zu dem Bauelement100 erläutert sind. Daraufhin werden Materialschichten für die Abstandshalterstruktur265 aufgebracht, beispielsweise auf der Grundlage von Prozesstechniken, wie sie zuvor beschrieben sind, und die Materialschicht bzw. Schichten werden selektiv in die Abstandshalterstruktur265 der Gateelektrodenstruktur260b strukturiert, während die Abstandshaltermaterialien über dem Transistor250a etwa auf der Grundlage einer Lackmaske abgedeckt werden. Als nächstes werden entsprechende Aussparungen in dem aktiven Gebiet202b erzeugt, wobei die Abstandshalterstruktur265 im Wesentlichen den schließlich erhaltenen lateralen Abstand des Materials252 in Verbindung mit den Ätzprozessparametern festlegt. Als nächstes wird das Material252 auf der Grundlage einer selektiven epitaktischen Aufwachsprozesstechnik unter Anwendung einer geeigneten Prozessstrategie hergestellt. Während des Prozesses sorgen die Abstandshalterstruktur265 und die Deckschicht264 für die Integrität des Materials263 in der Gateelektrodenstruktur260b und es wird somit eine unerwünschte Materialabscheidung vermieden, während die Gateelektrodenstruktur260a und das aktive Gebiet202a weiterhin durch die entsprechenden Abstandshaltermaterialien der Komponenten2651 ,265s abgedeckt sind. Daraufhin wird die Abstandshalterstruktur265 an der Gateelektrodenstruktur260a hergestellt, indem die entsprechende Abstandshalterschicht strukturiert wird, während der Transistor250b maskiert ist. - In einigen anschaulichen Ausführungsformen wird eine Prozesssequenz
205 ausgeführt, so dass eine Dotierstoffsorte in die aktiven Gebiete202a ,202b eingeführt wird, um Drain- und Sourceerweiterungsgebiete253 und gegendotierte Gebiete oder Halo-Gebiete253h zu erzeugen, wenn ein entsprechender Abstand der Erweiterungsgebiete253e , der durch die Abstandshalterstruktur265 bestimmt ist, als geeignet erachtet wird, wenn beispielsweise ein größerer Überlapp der Erweiterungsgebiete253e vorzusehen ist, nachdem abschließende Wärmebehandlungen in einer späteren Fertigungsphase ausgeführt sind. Folglich wird eine größere Miller-Kapazität erreicht, indem die Prozesssequenz205 auf der Grundlage der Seitenwandabstandshalterstruktur265 ausgeführt wird. - Es sollte beachtet werden, dass die Prozesssequenz
205 das Vorsehen geeigneter Implantationsmasken beinhalten kann, um damit einen der Transistoren250a ,250b abzudecken, während die Dotierstoffsorte für die Drain- und Sourceerweiterungsgebiete253e und die Halo-Gebiete253h für den anderen der beiden Transistoren250a ,250b eingeführt wird. Auf Grund der Anwesenheit der dielektrischen Deckschicht264 besitzen die Gateelektrodenstrukturen260a ,260b eine größere Ionenblockierwirkung, wodurch das Anwenden höherer Implantationsenergie für den Einbau der gegendotierenden Sorte für die Halo-Gebiete253h möglich ist, ohne dass die Dotierstoffsorte in unerwünschter Weise in die empfindlichen Materialien261 und262 und insbesondere in Kanalgebiete251 eingebaut wird. Folglich können sich die Halo-Gebiete253h tiefer in die aktiven Gebiete202a ,202b im Vergleich zu konventionellen Strategien erstrecken, in denen eine geringere Implantationsenergie anzuwenden ist auf Grund der Tatsache, dass das dielektrische Deckmaterial nicht vorhanden ist. - In anderen anschaulichen Ausführungsformen wird die Prozesssequenz
205 nicht in dieser Fertigungsphase ausgeführt, wenn beispielsweise ein größerer lateraler Abstand der Drain- und Sourcegebiete253 , die noch zu bilden sind, als geeignet erachtet wird. -
2b zeigt schematisch das Halbleiterbauelement200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, ist ein Opferabstandshalter206 an der Seitenwandabstandshalterstruktur264 gebildet und weist ein geeignetes Material auf, so dass die Abstandshalterstruktur265 geschützt wird, wenn die dielektrische Deckschicht264 auf der Grundlage einer geeigneten Ätzstrategie abgetragen wird. In einer anschaulichen Ausführungsform ist der Opferabstandshalter206 aus Siliziumoxidmaterial aufgebaut, das einen hohen Ätzwiderstand im Hinblick auf Ätzrezepte besitzt, um Siliziumnitridmaterial abzutragen, beispielsweise unter Anwendung von heißer Phosphorsäure, oder unter Anwendung von plasmaunterstützten Ätzrezepten. Eine Breite206 des Abstandshalters206 ist auf ungefähr 6 bis 10 nm abhängig von der Prozessstrategie eingestellt. Beispielsweise sind, wie zuvor erläutert ist, Drain- und Sourceerweiterungsgebiete und entsprechende Halo-Gebiete noch herzustellen, so dass eine geringere Breite206w geeignet ist, um nachfolgend die Drain- und Soruceerweiterungsgebiete herzustellen und um den Opferabstandshalter206 als eine Implantationsmaske zu verwenden. In anderen Fällen, wie in2a gezeigt ist, sind die Erweiterungsgebiete253e und die Halo-Gebiete253h bereits auf der Grundlage der Abstandshalterstruktur265 hergestellt, und die Breite206w wird im Hinblick auf den Ätzwiderstand und dergleichen während des nachfolgenden Entfernens der Deckschicht264 eingestellt. In noch anderen anschaulichen Ausführungsformen, wie dies nachfolgend detaillierter beschrieben ist, wird die Breite206w so festgelegt, dass der Opferabstandshalter206 als eine weitere Implantationsmaske dient, um ein besseres gesamtes Drain- und Sourcedotierstoffprofil zu erreichen. - Der Opferabstandshalter
206 kann durch Abscheiden einer geeigneten Abstandshalterschicht hergestellt werden, etwa in Form eines Siliziumdioxidmaterials, was dann auf der Grundlage gut etablierter anisotroper Ätztechniken strukturiert wird. - Es sollte beachtet werden, dass bei Bedarf eine höhere Dichte der Opferabstandshalter
206 erreicht werden kann, indem ein Ausheizprozess ausgeführt wird, beispielsweise beim Abscheiden der Abstandshalterschicht oder nach dem Strukturieren der Abstandshalterschicht in den Opferabstandshalter206 . -
2c zeigt schematisch das Bauelement200 , wenn es der Einwirkung eines Ätzprozesses204 unterliegt, um die Deckschichten264 selektiv in Bezug auf den schützenden Opferabstandshalter206 zu entfernen. Zu diesem Zweck wird in einigen anschaulichen Ausführungsformen ein nasschemisches Ätzrezept, beispielsweise auf der Grundlage heißer Phosphorsäure, angewendet. In anderen Fällen wird ein plasmaunterstützter Abtragungsprozess angewendet, wobei der Ätzprozess einen hohen Grad an Selektivität in Bezug auf Siliziumdioxid besitzt. Des weiteren besitzen gut etablierte plasmaunterstützte Nitridätzchemien ein selbstbeschränkendes Ätzverhalten, wenn diese mit Siliziummaterial in der Wechselwirkung treten, wodurch ein unerwünschter Materialverlust in den aktiven Gebieten202a ,202b und in den Gateelektrodenstrukturen260a ,260b vermieden wird. - Der Opferabstandshalter
206 wird z. B. anschließend entfernt, was bewerkstelligt werden kann unter Anwendung selektiver Ätzchemien zum Entfernen von Siliziumdioxidmaterial selektiv in Bezug auf Siliziumnitrid und Silizium. Beispielsweise wird Flusssäure (HF) angewendet, während auch plasmaunterstützte Ätzrezepte verwendet werden können, wobei dies von der gesamten Prozessstrategie abhängt. In anderen anschaulichen Ausführungsformen wird die Bearbeitung in Anwesenheit des Abstandshalters206 fortgesetzt. -
2d zeigt schematisch das Bauelement200 gemäß anschaulicher Ausführungsformen, in denen die Drain- und Sourceerweiterungsgebiete253e und die Halo-Gebiete253h auf der Grundlage der Prozesssequenz205 in dieser Fertigungsphase hergestellt werden, wodurch ein hohes Maß an Kompatibilität zu konventionellen Prozessstrategien bewahrt wird. Wie ferner durch die gestrichelten Linien angegeben ist, kann der Opferabstandshalter206 während dieser Prozesssequenz205 vorhanden sein, wenn dies im Hinblick auf das Einstellen eines gewünschten lateralen Abstandes der Erweiterungsgebiete253 als geeignet erachtet wird, wie dies auch zuvor erläutert ist. -
3a zeigt schematisch das Bauelement200 gemäß weiterer anschaulicher Ausführungsformen. Wie gezeigt, wurden die Drain- und Sourceerweiterungsgebiete253e und die Halo-Gebiete253h in einer frühen Fertigungsphase hergestellt, wie dies auch etwa zuvor mit Bezug zu2a erläutert ist. Folglich wird ein gewünschter geringerer lateraler Abstand für die Erweiterungsgebiete253 erreicht, während gleichzeitig die Halo-Gebiete253h auf der Grundlage einer größeren Implantationsenergie bei Bedarf hergestellt werden, da die Gatehöhe auf Grund der Anwesenheit der Deckschicht264 größer ist. In der gezeigten Ausführungsform ist der Opferabstandshalter206 an der Seitenwandabstandshalterstruktur265 mit einer Dicke206b ausgebildet, die geeignet ist, um als eine Implantationsmaske zum Einbau weiterer Drain- und Sourcedotierstoffsorten zu dienen, sowie ein besseres gesamtes Drain- und Sourcedotierstoffprofil vorzusehen. Beispielsweise wird die Breite206w auf ungefähr 20 bis 25 nm abhängig von dem gesamten lateralen Abmessungen der Transistoren250a ,250b eingestellt. Beispielsweise kann die oben genannte Abstandshalterbreite geeignet sein für die Gateelektrodenstrukturen, die eine Gatelänge von ungefähr 50 nm und weniger besitzen. Es sollte beachtet werden, dass die Gatelänge in3a als die horizontale Erstreckung des Elektrodenmaterials263 zu betrachten ist. -
3b zeigt schematisch das Halbleiterbauelement200 , wenn es der Einwirkung des Ätzprozesses204 unterliegt, um das dielektrische Deckmaterial264 in Anwesenheit des Abstandshalters206 zu entfernen. -
3c zeigt schematisch das Halbleiterbauelement200 gemäß anschaulicher Ausführungsformen, in denen eine Prozesssequenz207 angewendet wird, um eine weitere Drain- und Sourcedotierstoffsorte in die aktiven Gebiete202a ,202b einzubauen. Zu diesem Zweck wird ein geeignetes Maskierungsschema in Verbindung mit speziellen Implantationsprozessen angewendet, um eine Drain- und Sourcedotierstoffsorte mit geeigneter Dosis und Energie einzubauen, um somit zwischenliegende Implantationsgebiete oder Puffergebiete253i vorzusehen, die in geeigneter Weise die flachen Drain- und Sourceerweiterungsgebiete253e mit tiefen Drain- und Sourcegebieten zu verbinden, die noch herzustellen sind, um somit ein insgesamt besseres Dotierstoffprofil bereitstellen. Während der Prozesssequenz207 dient somit der Opferabstandshalter206 als eine effiziente Implantationsmaske, um den lateralen Abstand der Implantationsgebiete253i festzulegen. -
3d zeigt schematisch das Bauelement200 , wenn es der Einwirkung einer Ätzumgebung208 unterliegt, um die Abstandshalterelemente206 in einer sehr selektiven Weise abzutragen. Zu diesem Zweck kann Flusssäure (HF) effizient angewendet werden, wie dies auch zuvor erläutert ist. Andererseits sorgt die Abstandshalterstruktur265 für die Integrität der empfindlichen Materialien in den Gateelektrodenstrukturen260a ,206b . -
4 zeigt schematisch das Halbleiterbauelement200 in einer Ausführungsform, in der die Prozesssequenz207 in Anwesenheit der dielektrischen Deckschicht264 ausgeführt wird. D. h., die Zwischenimplantationsgebiete253i oder Puffergebiete können auf der Grundlage eines höheren Grades an Flexibilität bei der Auswahl geeigneter Implantationsenergien für den Einbau der Drain- und Sourcedotierstoffsorten der Gebiete253i ausgeführt werden, da die Deckschicht264 für eine bessere Ionenblockierwirkung sorgt, wodurch die Wahrscheinlichkeit des Einbaus der Dotierstoffsorte in die Kanalgebiete251 verringert wird, wenn allgemein eine größere Eindringtiefe für die Puffergebiete253i erforderlich ist. Nach der Prozesssequenz207 werde die dielektrischen Deckschichten264 effizient abgetragen, während der Opferabstandshalter206 für die Integrität der Abstandshalterstruktur265 sorgt, wie dies zuvor erläutert ist. Daraufhin wird der Opferabstandshalter206 entfernt, wie dies auch zuvor beschrieben ist. -
5 zeigt schematisch das Bauelement200 in einer weiter fortgeschrittenen Fertigungsphase. Wie gezeigt, sind Drain- und Sourcegebiete253 in den aktiven Gebieten202a ,202b ausgebildet und weisen tiefe Drain- und Sourcebereiche253d auf, die in Verbindung mit den Source- und Drainerweiterungsgebieten253e die Drain- und Sourcegebiete253 bilden. In einigen anschaulichen Ausführungsformen, wie dies zuvor beschriebenen ist, enthalten die Drain- und Sourcegebiete253 ferner die Puffer- oder Zwischengebiete253i , bei Bedarf, wodurch effizient die Erweiterungsgebiete253 mit den tiefen Drain- und Sourcegebieten253 verbunden werden. Ferner können Metallsilizidgebiete254 in den Drain- und Sourcegebieten253 vorgesehen sein. Des weiteren ist eine Seitenwandabstandshalterstruktur255 ggf. an der Seitenwandabstandshalterstruktur265 ausgebildet und umfasst ein beliebiges geeignetes Material, etwa Siliziumnitrid, möglicherweise in Verbindung mit einer Ätzstoppbeschichtung, und dergleichen. Des weiteren ist ein Metallsilizid266 in dem Halbleitermaterial263 der Gateelektrodenstrukturen260a ,260b gebildet. - Das in
5 gezeigte Halbleiterbauelement200 kann auf der Grundlage der folgenden Prozesse hergestellt werden. Nach der Erzeugung der Erweiterungsgebiete253e und gemäß einigen Ausführungsformen nach der Herstellung der Zwischengebiete oder Puffergebiete253i wird der Opferabstandshalter206 entfernt (siehe beispielsweise4 ) und die Abstandshalterstruktur255 wird gemäß einer geeigneten Prozesstechnik hergestellt. Daraufhin wird ein Implantationsprozess ausgeführt, so dass die Dotierstoffsorte für die tiefen Drain- und Sourcegebiete253 eingeführt wird, woran sich geeignete Ausheizprozesse anschließen, um die Dotierstoffe zu aktivieren und um durch Implantation hervorgerufene Schäden zu rekristallisieren. Ferner wird ein gewünschter Grad an Dotierstoffdiffusion während mindestens eines Ausheizprozesses in Gang gesetzt, wodurch das endgültige Dotierstoffprofil für die Drain- und Sourcegebiete253 erreicht wird, wobei, wie zuvor erläutert ist, eine Überlappung somit eine Miller-Kapazität der Drain- und Sourceerweiterungsgebiete253e auf der Grundlage der zuvor erläuterten Prozesstechniken eingestellt werden kann. Als nächstes werden die Metallsilizidgebiete254 und266 auf der Grundlage gut etablierter Silizidierungstechniken hergestellt. - Es gilt also: Die vorliegende Erfindung stellt Fertigungstechniken bereit, in denen ein schützender Abstandshalter, etwa ein Siliziumdioxidabstandshalter, auf einer Siliziumnitridabstandshalterstruktur von komplexen Metallgateelektrodenstrukturen mit großem ε für das Entfernen eines dielektrischen Deckmaterials vorgesehen wird, wodurch eine bessere Integrität der Seitenwandabstandshalterstruktur erreicht wird, selbst wenn diese mit einer geringeren Breite vorgesehen wird, um damit den lateralen Abstand eines verformungsinduzierenden Halbleitermaterials zu verringern. Ferner wird der schützende Abstandshalter zum Erzeugen besserer Dotierstoffprofile der Drain- und Sourcegebiete verwendet werden, indem etwa ein Puffergebiet vorgesehen wird, so dass Drain- und Sourceerweiterungsgebiete in geeigneter Weise mit tiefen Drain- und Sourcebereichen verbunden werden.
Claims (4)
- Verfahren mit: Bilden einer Gateelektrodenstruktur (
260a ,260b ) eines Transistors (250a ,250b ) über einem Halbleitergebiet eines Halbleiterbauelements (200 ), wobei die Gateelektrodenstruktur (260a ,260b ) eine Gateisolationsschicht mit einem Gatedielektrikumsmaterial (261 ) mit großem ε, ein auf der Gateisolationsschicht gebildetes metallenthaltendes Deckmaterial (262 ), ein über dem Deckmaterial (262 ) gebildetes Elektrodenmaterial (263 ), eine über dem Elektrodenmaterial (263 ) gebildete dielektrische Deckschicht (264 ) und eine Seitenwandabstandshalterstruktur (265 ) aufweist; Bilden eines Opferabstandshalters (206 ) an der Seitenwandabstandshalterstruktur (265 ); Entfernen der dielektrischen Deckschicht (264 ) unter Anwendung des Opferabstandshalters (206 ) als ein Ätzstoppmaterial, um die Seitenwandabstandshalterstruktur (265 ) zu schützen, und Bilden von Drain- und Sourcegebieten in dem Halbleitergebiet; wobei Bilden der Drain- und Sourcegebiete umfasst: Bilden von Drain- und Sourceerweiterungsgebieten (253e ) unter Verwendung des Opferabstandshalters (206 ) als eine Implantationsmaske nach dem Entfernen der dielektrischen Deckschicht (264 ); und Entfernen des Opferabstandshalters (206 ) nach dem Bilden der Drain- und Sourceerweiterungsgebiete (253e ). - Verfahren nach Anspruch 1, das ferner umfasst: Bilden von Aussparungen in dem Halbleitergebiet nach dem Bilden der Gateelektrodenstruktur (
260a ,260b ) und Füllen der Aussparungen mit einem verformungsinduzierenden Halbleitermaterial (152 ). - Verfahren zur Herstellung eines Transistors (
250a ,250b ) eines Halbleiterbauelements (200 ), wobei das Verfahren umfasst: Bilden einer verformungsinduzierenden Halbleiterlegierung (152 ) in einem aktiven Gebiet (202a ,202b ) in Anwesenheit einer Gateelektrodenstruktur (260a ,260b ), die ein dielektrisches Material (261 ) mit großem ε, ein Elektrodenmaterial (263 ), eine dielektrische Deckschicht (264 ) und eine Seitenwandabstandshalterstruktur (265 ) aufweist; Bilden eines Opferabstandshalters (206 ) an der Seitenwandabstandshalterstruktur (265 ); Entfernen der dielektrischen Deckschicht (264 ) selektiv zu dem Opferabstandshalter (206 ); Entfernen des Opferabstandshalters (206 ); und Bilden von Drain- und Sourcegebieten in dem aktiven Gebiet (202a ,202b ); wobei Bilden der Drain- und Sourcegebiete umfasst: Ausführen mindestens eines Implantationsprozesses in Anwesenheit des Opferabstandshalters (206 ) und Entfernen des Opferabstandshalters (206 ) nach dem Ausführen des mindestens einen weiteren Implantationsprozesses, Bilden einer zweiten Seitenwandabstandshalterstruktur (265 ) und Verwenden der zweiten Seitenwandabstandshalterstruktur (265 ) als Implantationsmaske zur Erzeugung tiefer Drain- und Sourcegebiete. - Verfahren nach Anspruch 3, wobei Bilden der Drain- und Sourcegebiete umfasst: Bilden von Drain- und Sourceerweiterungsgebieten (
253e ) vor dem Entfernen des Opferabstandshalters (206 ).
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102009055438.6A DE102009055438B4 (de) | 2009-12-31 | 2009-12-31 | Höhere Integrität einer Gateelektrodenstruktur durch Anwenden eines Opferabstandshalters für die Deckschichtabtragung |
US12/907,675 US8039342B2 (en) | 2009-12-31 | 2010-10-19 | Enhanced integrity of a high-K metal gate electrode structure by using a sacrificial spacer for cap removal |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102009055438.6A DE102009055438B4 (de) | 2009-12-31 | 2009-12-31 | Höhere Integrität einer Gateelektrodenstruktur durch Anwenden eines Opferabstandshalters für die Deckschichtabtragung |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102009055438A1 DE102009055438A1 (de) | 2011-07-07 |
DE102009055438B4 true DE102009055438B4 (de) | 2014-10-16 |
Family
ID=44188048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102009055438.6A Expired - Fee Related DE102009055438B4 (de) | 2009-12-31 | 2009-12-31 | Höhere Integrität einer Gateelektrodenstruktur durch Anwenden eines Opferabstandshalters für die Deckschichtabtragung |
Country Status (2)
Country | Link |
---|---|
US (1) | US8039342B2 (de) |
DE (1) | DE102009055438B4 (de) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8173507B2 (en) * | 2010-06-22 | 2012-05-08 | Micron Technology, Inc. | Methods of forming integrated circuitry comprising charge storage transistors |
US9082876B2 (en) * | 2013-03-15 | 2015-07-14 | GlobalFoundries, Inc. | Integrated circuits and methods for fabricating integrated circuits with gate electrode structure protection |
US20140273387A1 (en) * | 2013-03-15 | 2014-09-18 | Chien-Sheng Su | Method Of Making High-Voltage MOS Transistors With Thin Poly Gate |
US9941388B2 (en) * | 2014-06-19 | 2018-04-10 | Globalfoundries Inc. | Method and structure for protecting gates during epitaxial growth |
KR102482877B1 (ko) | 2016-02-01 | 2022-12-29 | 삼성전자 주식회사 | 집적회로 소자 및 그 제조 방법 |
TWI768635B (zh) * | 2021-01-04 | 2022-06-21 | 力晶積成電子製造股份有限公司 | 金屬氧化物半導體電晶體的製造方法 |
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DE102008011814A1 (de) * | 2008-02-29 | 2009-09-10 | Advanced Micro Devices, Inc., Sunnyvale | CMOS-Bauelement mit einem NMOS-Transistor mit abgesenkten Drain- und Sourcebereichen und einem PMOS-Transistor mit einem Si/Ge-Material in den Drain- und Sourcebereichen |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6093610A (en) * | 1998-06-16 | 2000-07-25 | Texas Instruments Incorporated | Self-aligned pocket process for deep sub-0.1 μm CMOS devices and the device |
US6373111B1 (en) * | 1999-11-30 | 2002-04-16 | Intel Corporation | Work function tuning for MOSFET gate electrodes |
-
2009
- 2009-12-31 DE DE102009055438.6A patent/DE102009055438B4/de not_active Expired - Fee Related
-
2010
- 2010-10-19 US US12/907,675 patent/US8039342B2/en not_active Expired - Fee Related
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DE102008011814A1 (de) * | 2008-02-29 | 2009-09-10 | Advanced Micro Devices, Inc., Sunnyvale | CMOS-Bauelement mit einem NMOS-Transistor mit abgesenkten Drain- und Sourcebereichen und einem PMOS-Transistor mit einem Si/Ge-Material in den Drain- und Sourcebereichen |
Also Published As
Publication number | Publication date |
---|---|
DE102009055438A1 (de) | 2011-07-07 |
US20110159657A1 (en) | 2011-06-30 |
US8039342B2 (en) | 2011-10-18 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
R016 | Response to examination communication | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0021823400 Ipc: H01L0021336000 |
|
R018 | Grant decision by examination section/examining division | ||
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Free format text: PREVIOUS MAIN CLASS: H01L0021823400 Ipc: H01L0021336000 Effective date: 20140623 |
|
R020 | Patent grant now final | ||
R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |