KR100781541B1 - ＰＦＥＴ에는 임베디드 ＳｉＧｅ, ＮＦＥＴ에는 레이즈드소스/드레인 구조 형성 - Google Patents

ＰＦＥＴ에는 임베디드 ＳｉＧｅ, ＮＦＥＴ에는 레이즈드소스/드레인 구조 형성 Download PDF

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Abstract

NFET 소자에는 레이즈드 소스/드레인 구조, PFET 소자에는 임베디드 SiGe 소스/드레인 구조를 형성하기 위한 구조 및 방법이 제공된다. 기판의 NFET 영역 상에 NFET 게이트 구조를 제공하고, PFET 영역 상에 PFET 게이트 구조를 제공한다. NFET 게이트에 인접한 NFET SDE 영역을 제공하고, PFET 게이트에 인전한 PFET SDE 영역을 제공한다. PFET 제2 스페이서에 인접한 기판의 PFET 영역에 리세스를 형성한다. 리세스에 PFET 임베디드 소스/드레인 스트레서를 형성한다. NFET SDE 영역 상에 NFET 소스/드레인 에피텍셜 Si층을 형성하고, PFET 임베디드 소스/드레인 스트레서 상에 PFET 소스/드레인 에피텍셜 Si층을 형성한다. PFET 임베디드 소스/드레인 스트레서 상의 에피텍셜 Si층은 PFET 임베디드 소스/드레인 스트레서 상에 안정적이고 저저항을 가지는 실리사이드를 형성하기 위한 후속 샐리사이드 단계에서 없어진다. NFET 게이트 구조에 인접한 NFET 영역 및 NFET 소스/드레인 스트레서 Si층에 N형 이온을 주입하는 것에 의해 NFET 소스/드레인 이온 주입을 수행하여 레이즈드 NFET 소스/드레인을 형성한다.
임베디드 소스/드레인, 레이즈드 소스/드레인

Description

ＰＦＥＴ에는 임베디드 ＳｉＧｅ, ＮＦＥＴ에는 레이즈드 소스/드레인 구조 형성{Formation Of raised source/drain structures in NFET with embedded SiGe in PFET}
도 1 내지 도 10은 본 발명의 예시적인 실시예에 따라 레이즈드 소스/드레인 구조를 가지는 제1 FET 및 PFET에 임베디드 SiGe를 가지는 제2 FET 제조를 위한 구조 및 방법을 도시한 단면도이다.
본 발명은 반도체 소자 및 그 제조 방법에 대한 것으로, 보다 상세하게는 임베디드 소스/드레인 영역을 가지는 트랜지스터와 레이즈드 소스/드레인 영역을 가지는 트랜지스터의 제조에 대한 것이다.
레이즈드 소스/드레인(raised S/D) 구조 및 임베디드 SiGe는 소자의 특성을 향상시키는데 유용한 기술로 알려져 있다. 그러나, 두 기술은 일반적인 CMOS 공정 흐름과 비교하여 복잡한 공정을 포함한다. 특히 임베디드 SiGe의 경우, PFET 소스/드레인 영역에 Si 리세스 형성 및 에피텍셜 성장을 위한 부가적인 공정이 필요할 뿐 아니라, 임베디드 SiGe 설계는 poly-Si 게이트를 보호하기 위한 부가적인 공정 도 필요로 한다. 또한, NFET에는 레이즈드 소스/드레인 구조를 형성하는 반면에 PFET에는 임베디드 SiGe를 형성하는 것은 매우 어렵다.
관련 특허와 기술 문헌에 나타난 바와 같이, 이러한 주제에서 유도된 큰 기술적 진전은 위에서 언급한 다양한 문제를 극복해야 하는 중요성을 말해 준다. 후술하는 특허들을 고려하면 특허 문헌과 가장 가깝고 보다 관련된 기술적 진전에 대하여 알 수 있을 것이다.
US20050035409A1: 집적 회로에 형성된 스트레인드(strained) 채널 트랜지스터 및 제2 반도체 구성 요소의 구조 및 방법 - 반도체 집적 회로에 사용하기 위한 반도체 칩은 제1 및 제2 액티브 영역을 포함하는 반도체 기판, 제1 액티브 영역에 형성된 레지스터, 제2 액티브 영역에 형성된 스트레인드 채널 트랜지스터를 포함한다. (발명자: Ko, Chih-Hsin; Kaohsiung, 대만)
US20050079692A1: 선택적인 증착 공정을 사용하는 MOSFET 소자 제조 방법 - 기판 표면에 실리콘-베이스드(based) 소자를 제조하는 것은 각각 특정한 제1 및 제2 공정 가스에 노출하는 것에 의해 제1 및 제2 실리콘-함유(containing)층을 증착하는 것을 포함한다. (발명자: Samoilov, Arkadii V.; Sunn)
US6881635: 임베디드 소스/드레인을 포함하는 스트레인드 실리콘 NMOS 소자 - N형 FET의 형성은 트랜지스터 몸체 외부 및 스트레인드 실리콘층의 하부 실리콘 게르마나이드(silicon germanide) 물질을 제거하고, 제거된 물질을 에피텍셜 실리콘으로 교환하는 것을 포함한다. (발명자: Chidambarrao, Dureseti)
US6861318: 스트레스를 가진 채널을 포함하는 반도체 트랜지스터 - 집적 회 로를 위한 반도체 트랜지스터는 소스 및 드레인 리세스 내에 형성된 소스 및 드레인을 포함하고, 각각의 소스 및/또는 드레인은 필름 물질로 형성되고, 필름 물질은 세컨드 스페이싱(second spacing)을 가지는 세컨드 래티스(second lattice)를 갖도록 형성된다. (발명자: Murthy, Anand; 이 특허는 리세스된 소스/드레인 SiGe 영역을 위한 공정을 개시한다.)
US6531347: 프리징(fringing) 캐패시터를 줄이기 위하여 리세스된 소스 드레인을 형성하는 방법 - 반도체 소자의 제조는 반도체 기판 표면 아래에 지정된 깊이로 리세스된 소스 및 드레인 영역을 형성하는 것을 포함한다. (발명자: Huster, Carl)
US6849883: 스트레인된 SOI MOSFET 소자 및 그 제조 방법 - 예를 들어 큰 스케일의 집적 회로와 같은 MOSFET 소자는 스트레인된 실리콘 채널로써 사용되는 제1 영역에 실리콘층을 구비하는 제1 MOSFET 및 실리콘 채널로써 사용되는 실리콘 에피텍셜층을 구비하는 제2 MOSFET을 포함한다. (발명자: Okihara, Masao; Tokyo, Japan)
Gene Fitzgerald, "A quick primer on strained silicon", URL: http://www.eetimes.com/showArticle.jhtml?articleID=18100036 (02/23/2004 12:00 PM EST) 붕소 도핑된 SiGe 에피텍셜 공정에 대하여 다루고 있다.
본 발명이 이루고자 하는 기술적 과제는, 임베디드 소스/드레인 영역을 가지는 트랜지스터와 레이즈드 소스/드레인 영역을 가지는 트랜지스터의 구조 및 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일부 예시적인 실시예들은 레이즈드 소스/드레인 구조 및 임베디드 SiGe 소스/드레인 영역을 가지는 FET 소자의 구조 및 제조 방법을 제공한다.
PFET에는 임베디드 SiGe, NFET에는 레이즈드 소스/드레인 구조를 형성하는 구조 및 방법을 제공한다. 기판의 NFET 영역 상에 NFET 게이트 구조 및 PFET 영역 상에 PFET 게이트 구조를 제공한다. NFET 게이트에 인접한 NFET SDE를 제공하고, PFET 게이트에 인접한 PFET SDE를 제공한다. PFET 제2 스페이서에 인접하여 기판의 PFET 영역에 리세스를 형성한다. 리세스에 PFET 임베디드 소스/드레인 스트레서를 형성한다. NFET SDE 영역 상에 NFET 소스/드레인 에피텍셜 Si층을 형성하고, PFET 임베디드 소스/드레인 스트레서 상에 PFET 소스/드레인 에피텍셜 Si층을 형성한다. NFET 게이트 구조에 인접한 NFET 영역 및 NFET 소스/드레인 에피텍셜 Si층 내에 N형 이온을 주입하는 것에 의해 NFET 소스/드레인 이온주입을 수행하여 레이즈드 NFET 소스/드레인을 형성한다.
본 발명의 다른 측면은, 상기 구조 상에 실리사이드 영역을 형성하고, 스트레서막을 형성한다. PFET 임베디드 소스/드레인 스트레서 상의 에피텍셜 Si층은 PFET 임베디드 소스/드레인 스트레서 상에 안정적이고 낮은 저항의 실리사이드가 형성되는 것을 도와준다.
또 다른 측면은, 리듀스드 사이즈 스페이서가 게이트 구조 상에 형성되고, 스트레서막은 상기 구조 상에 형성된다.
심사하는 동안 보정에 의해서 부가적인 실시예 및 측면이 클레임에 나타날 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 발명의 예시적인 실시예들은 임베디드 소스/드레인 스트레서 영역을 구비한 PFET 및 레이즈드 소스/드레인을 구비한 NFET을 형성하는 방법을 제공한다. 또한, 스트레스 라이너는 FET 게이트의 리듀스드 스페이서 상에 형성될 수 있다.
A. 기판의 NFET 영역 상에 NFET 게이트 구조를 제공하고, PFET 영역 상에 PFET 게이트 구조를 제공한다.
도 1을 참조하면, 기판(10)의 NFET 영역(16) 상에 NFET 게이트 구조(22)를 제공하고 PFET 영역(14) 상에 PFET 게이트 구조(20)를 제공한다.
NFET 게이트 구조(22)는 NFET 게이트 절연막(32), NFET 게이트(36), NFET 게이트(36) 상부의 NFET 게이트 캡층(40), NFET 제1 스페이서(L 모양)(44), 및 NFET 제2 스페이서(50)를 포함한다. 게이트 캡층(40)은 실리콘 질화막을 포함할 수 있다. NFET 제2 스페이서(50)는 실리콘 질화막을 포함할 수 있다.
PFET 게이트 구조(20)는 바람직하게는 PFET 게이트 절연막(30), PFET 게이트(34), 실리콘 질화막을 포함하는 PFET 게이트 캡층(38), PFET 제1 스페이서(L 모양)(42) 및 PFET 제2 스페이서(52)를 포함한다. PFET 제2 스페이서(52)는 실리콘 질화막을 포함할 수 있다.
NFET 게이트(36)에 인접한 NFET 소스/드레인 확장(SDE; Source/Drain Extension) 영역 또는 LDD(Lightly Doped Drain) 영역(58)을 제공하고, PFET 게이트(34)에 인접한 PFET LDD 영역(또는 SDE 영역)(56)을 제공한다.
PFET 영역(14)과 NFET 영역(16) 사이에 소자 분리 영역(18)을 제공한다. 소자 분리 영역(18)은 바람직하게는 실리콘 산화막을 포함하는 STI 영역일 수 있다.
상기 구조는 NFET 영역(16)은 P웰(17)을, PFET 영역(14)은 N웰(15)을 포함할 수 있다. PFET 영역(14)에는 PFET 소자가 형성되고, NFET 영역(16)에는 NFET 소자가 형성된다.
B. PFET 소스/드레인 스트레서를 형성하기 위한 리세스를 형성한다.
도 2 및 도 3은 리세스(70)를 형성하기 위한 예시적인 공정을 보여준다.
도 2를 참조하면, 기판(10) 표면 상에 절연막(64)을 형성한다. 절연막(64)은 바람직하게는 컨포멀하게 형성하며, LTO(Low Temperature Oxide)막을 포함할 수 있다. 절연막(64)의 두께는 약 80-350Å일 수 있다.
절연막(64)은 후속 공정인 소스/드레인 리세스 식각에서 식각 마스크로 사용될 것이다. NFET 영역(16)의 절연막(64) 상에 제1 NFET 마스크(68)를 형성한다.
제1 NFET 마스크(68)를 식각 마스크로 사용하여 PFET 영역(14) 상의 절연막(64)을 제거한다. 바람직하게는 습식 식각 공정으로 진행할 수 있다. 습식 식각은 완충된(buffered) HF 식각을 포함할 수 있다.
도 3에 도시된 바와 같이, 제1 NFET 마스크(68)를 제거한다.
도 3을 참조하면, RIE 공정을 사용하여 PFET 제2 스페이서(52)에 인접한 기판(10)의 PFET 영역(14)에 리세스(70)를 형성한다. RIE는 등방성 또는 이방성 식각, 또는 그 둘의 결합을 포함할 수 있다. 전형적인 등방성 건식 식각 공정은 Cl2, He 및/또는 SF6을 포함하는 화학 가스와, 등방성(또는 측면(lateral)) 식각이 이루어지는 공정 조건을 사용하여 플라즈마 식각 챔버에서 진행된다. 또한, 선택된 식각 화학 가스(chemistry)는 게이트 구조(22, 20)의 주변의 물질들에 선택비가 높다. 이러한 방법에 의하면, 게이트 구조(22, 20) 주변의 산화막 및 질화막 스페이서는 식각되지 않거나, 최소의 양만 식각된다.
리세스(70)의 깊이는 바람직하게는 약 30-150 nm로 형성된다.
C. PFET 임베디드 소스/드레인 스트레서를 형성한다.
도 4를 참조하면, 바람직하게는 리세스 표면에 에피텍시 프리-클리닝(epitaxy pre-clean)을 수행한다. 에피텍시 프리-클리닝은 바람직하게는 가스 또 는 리퀴드 상태의 HF, 또는 두 단계의 결합을 포함하거나, 가스 HF 또는 리퀴드 HF를 포함하는 케미컬을 포함한다.
소스/드레인 영역(74)에는 PFET 임베디드 스트레서(예를 들어, 붕소(B) 도핑된 SiGe)가 선택적으로 형성된다. 실리콘 게르마늄 합금은 인접한 Si 기판에 래티스-미스매치드 영역(lattice-mismatched region)을 형성하고, 이것은 채널 방향으로 전해지는 스트레인(strain)을 야기시킨다. 래티스-미스매치드 영역은 CVD, 울트라 고진공 CVD 또는 MBE(Molecular Beam Epitaxy) 등의 에피택셜 성장 공정을 사용하여 형성된다. 에피텍시 공정은 선택적으로 SiGe가 노출된 Si 영역에서만 성장하고 산화막 또는 질화막에서는 성장하지 않기 때문에, 게이트는 보호된다. SiGe 스트레서는 바람직하게는 붕소가 인시츄(in-situ) 도핑된다. 본 실시예에서, SiGe 합금의 Ge 밀도는 10-40 원자(atomic)%이다. SiGe 합금에서 붕소의 밀도는 8E19/cm3 - 1E21/cm3 이다.
선택적으로, 먼저 도핑되지 않은 SiGe를 성장시키고, 이어서, 이온 주입과 도펀트(예를 들어 붕소(B))를 활성화시키는 어닐 공정을 진행할 수 있다.
PFET 임베디드 소스/드레인 스트레서(74)는 PFET 채널 영역 상에 스트레스를 주어 소자 특성을 향상시키기 위해서 형성된다. NFET 영역(16) 상의 절연막(64)은 SiGe 에피텍셜 성장으로부터 NFET을 보호한다. 게이트 구조 상의 절연막(64)이 NFET 게이트(36)을 보호하기에 충분하지 않다면, 예를 들어, 에피텍셜 프리클리닝 단계에서 절연막(64)의 두께가 얇아지거나 제거되면, NFET 게이트 캡층(40)이 NFET 게이트(36)에서의 SiGe 에피택셜 성장을 막는다. PFET 게이트 캡층(38) 및 PFET 제1 스페이서(42)는 SiGe 에피텍셜 성장으로부터 poly-Si 게이트(34)를 보호한다.
도 4를 참조하면, 절연막(예를 들어, 산화막)(64) 식각을 수행하여, NFET 영역(16) 상의 제1 절연막(64)을 제거한다.
D. NFET 소스/드레인 에피텍셜 Si층 및 PFET 소스/드레인 에피텍셜 Si층을 형성한다.
도 5를 참조하면, NFET SDE 영역(58) 상에 NFET 소스/드레인 에피텍셜 Si층(79)을 형성하고, PFET 임베디드(B 도핑된 SiGe) 소스/드레인 스트레서(74) 상에 PFET 소스/드레인 에피텍셜 Si층(75)을 형성한다.
에피텍셜 Si층이 임베디드 (SiGe) 소스/드레인(74) 상에서 보다 Si기판 상에서 더 빨리 성장하기 때문에, NFET 소스/드레인 에피텍셜 Si층(79)은 PFET 소스/드레인 에피텍셜 Si층(75)보다 더 두꺼울 수 있다. 이것은 Si가 SiGe 표면 상에서 성장할 때는, 헤테로-에피텍시(hetero-epitaxy)가 일어나는 반면에, Si가 Si 표면 상에서 성장할 때는 호모-에피텍시(homo-epitaxy)가 일어나기 때문이다. 또한, 에피텍시 공정 조건으로 성장율을 조절한다.
The NFET 게이트 캡층(40) 및 PFET 게이트 캡층(38)은 Si 에피텍셜 성장으로부터 poly-Si 게이트를 보호한다.
예를 들어, 에피텍셜 Si층은 SiGe 소스/드레인(74) 상에서 보다 Si 기판 상에서 5% - 20% 더 두껍게 성장한다. 예를 들어, NFET 소스/드레인 에피텍셜 Si층(79)의 두께가 약 50-500Å이면, PFET 소스/드레인 에피텍셜 Si층(75)의 두께는 약 40-400Å일 수 있다.
NFET 소스/드레인 에피텍셜 Si층(79)이 PFET 소스/드레인 에피텍셜 Si층(75)보다 두꺼운 것은 이점이 될 수 있다(예를 들어, 약 5-20% 더 두꺼움). 이것은 일반적인 것이므로, SiGe 스트레서(74)를 성장시킬 때, 기판 상에 과성장(overgrowth )시켜 레이즈드 소스/드레인 구조를 형성할 것이다. 여기서, NFET 표면은 여전히 레이즈드 되지 않는다. NFET에서 Si층(79)이 더 두껍게 성장할 수 있기 때문에, 최종 구조는 NFET 및 PFET 모두 거의 같은 레벨의 레이즈드 소스/드레인 구조를 가진다. 따라서, 후속 공정인 콘택 오픈과 RIE 단계에서 보다 큰 공정 마진을 제공한다.
NFET 소스/드레인 에피텍셜 Si층(79)의 일부 및 보다 바람직하게는 전체 PFET 소스/드레인 에피텍셜 Si층(75)은 후속 샐리사이드 단계에서 없어질 것이다. NFET 소스/드레인 에피텍셜 Si층(79) 및 PFET 소스/드레인 에피텍셜 Si층(75)은 후속 샐리사이드 공정에서 얇아지거나 없어져서 NFET 소스/드레인 및 PFET 소스/드레인 정션을 줄이거나 없앤다.
NFET 소스/드레인 에피텍셜 Si층(79) 및 PFET 소스/드레인 에피텍셜 Si층(75)은 레이즈드 소스/드레인 구조가 형성되는 것을 돕는다. 그래서, 외부 저항 및 소스/드레인 면저항을 줄여, NFET과 PFET의 소자 특성을 향상시킨다. 후속 어닐 공정 동안 임베디드 소스/드레인 스트레서 영역(74)에서부터 붕소(B)가 외부확산(outdiffusing)되어 PFET 소스/드레인 에피텍셜 Si층(75)에 도핑된다.
임베디드 소스/드레인 스트레서(74) 상의 PFET 소스/드레인 에피택셜 Si 층(Si 캡층)(75)은 후속 샐리사이드 단계에서 없어질 것이므로, PFET 임베디드 소스/드레인 스트레서(74)를 위한 희생막으로 행동함으로써, 안정적인 저저항 샐리사이드를 형성할 수 있다. SiGe는 보통 일반적인 금속 물질(예를 들어, Co, Ti, Ni 또는 NiPt)만으로는 저저항 실리사이드를 형성할 수 없으며, 및/또는 형성된 실리사이드는 좋지 않은(poor) 표면 및 계면 거칠기(roughness)를 형성하기 때문이다. 이것이 PFET 임베디드 스트레서 소스/드레인(74) 상의 Si 캡층(75)을 형성하는 이점이다.
E. PFET 캡층 및 NFET 캡층을 제거하고, (리듀스드) 제2 스페이서를 형성한다.
리듀스드 제2 스페이서를 형성하는 방법은 적어도 두가지 경우가 있다.
첫번째 경우는, PFET 및 NFET 캡층(38, 40)을 제거하고, 제2 PFET 스페이서(52) 및 제2 NFET 스페이서(50)를 제거하는 것이다. 그러면, (리듀스드) 제2 스페이서를 형성할 수 있다.
도 6을 참조하면, PFET 캡층(38) 및 NFET 캡층(40)을 식각 및 제거하고, 제2 PFET 스페이서(52) 및 제2 NFET 스페이서(50)를 제거한다. 식각은 바람직하게는 질화막 습식 식각이다. 습식 식각은 고온 인산 식각을 포함할 수 있다. 바람직하게는 제2 PFET 스페이서(52) 및 제2 NFET 스페이서(50)는 완전히 제거된다.
그러면, 리듀스드 제2 PFET 스페이서(53) 및 리듀스드 제2 NFET 스페이서(51)가 형성된다. 리듀스드 제2 PFET 스페이서(53) 및 리듀스드 제2 NFET 스페이서(51)는 바람직하게는 질화막을 포함한다.
스페이서가 리듀스드라고 불리는 이유는 오리지날 제2 스페이서와 비교하여 높이와 너비가 줄어들기 때문이다. 리듀스드 스페이서는 후속 공정에서 상부에 형성된 스트레스 라이너로부터 스트레스가 채널에 전달되도록 하는 이점이 있다. 제2 리듀스드 스페이서는 오리지날 제2 스페이서와 비교하여 높이 및/또는 너비가 약 30-70% 작아질 수 있다.
두번째 경우는, PFET 및 NFET 캡층(38, 40)을 식각 및 제거하고, (리듀스드) 제2 스페이서(51, 53)를 형성하기 위해서, 제2 PFET 스페이서(52) 및 제2 NFET 스페이서(50)의 탑(top) 부분만 제거할 수 있다.
F. NFET 소스/드레인을 형성한다.
도 7을 참조하면, PFET 영역(14) 상에 PFET 마스크(83)를 형성한다. 역시 도 7을 참조하면, NFET 영역(16)에 N형 이온을 주입(61)하여, NFET 소스/드레인(60)을 형성한다. 이어서, 도 8에 도시된 바와 같이, PFET 마스크(83)를 제거한다.
G. 최종 정션을 형성하기 위하여 어닐 공정을 수행한다.
최종 정션을 형성하기 위하여 어닐 공정을 수행한다.
PFET 소스/드레인 에피텍셜 Si층(75)은 임베디드 소스/드레인 영역(74)에서부터의 불순물(붕소)의 외부확산에 의해 도핑된다.
어닐 공정은 바람직하게는 약 900-1350℃의 온도에서 약 10 마이크로초(μs) -5초(s)동안 수행된다. 어닐 공정은 바람직하게는 스파이크 어닐(spike anneal) 공정일 수 있다.
임베디드 소스/드레인 영역(74)에서부터 기판으로 P형 도펀트가 확산되어 PFET 소스/드레인 정션(74A)을 형성한다.
H. 실리사이드 공정
도 9에 도시된 바와 같이, 게이트와 소스/드레인 영역 상에 실리사이드가 형성될 수 있다. NFET 상에는, NFET 게이트(36) 및 NFET 레이즈드 소스/드레인 영역(79) 상에 게이트 실리사이드층(84) 및 레이즈드 소스/드레인 실리사이드층(86)을 형성한다. PFET 상에는, PFET 게이트(34) 및 스트레서 영역(74)(및 실리사이드 공정에 의해 전부 제거되지 않았다면 Si 에피텍셜층(75)도 포함) 상에 게이트 실리사이드층(88) 및 소스/드레인 실리사이드층(90)을 형성한다.
실리사이드를 형성하기 위해서, 우선 Ni, Pt, NiPt, NiPd 또는 Co, 또는 그들의 결합, 가장 바람직하게는 NiPt, 등의 금속을 기판 표면, 즉 NFET 영역(16) 및 PFET 영역(14)에 증착한다. 그리고, 금속을 금속 실리사이드로 변화시키기 위하여 기판에 어닐 공정을 수행한다. 선택적인 금속 식각 공정(바람직하게는 습식 식각)으로 반응하지 않은 금속층을 제거한다. 이 단계 후에, 낮은 면저항 값을 가지는 요구되는 실리사이드 위상(phases)의 금속 실리사이드를 형성하기 위하여 선택적으로 열처리를 수행할 수 있다.
I. 부가 공정
기판 및 FET 소자 상에 스트레스 라이너(예를 들어, SiN)(92)의 형성(도 10 참조)과 같은 후속 공정을 계속 진행할 수 있다. 스트레스 라이너는 PFET 채널 상에 압축 스트레스를 형성할 수 있다. PFET 게이트 상의 리듀스드 너비의 PFET 스페이서(53)는 PFET 채널에 압축 스트레스를 증가시킬 수 있다.
또한, 인터레벨 절연막, 콘택 및 오버라잉(overlying) 절연막, 인터콘택을 형성할 수 있다.
J. 예시적인 실시예들은 제한되지 않는다.
이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 본 발명에 따르면 임베디드 소스/드레인 영역을 가지는 트랜지스터와 레이즈드 소스/드레인 영역을 가지는 트랜지스터의 구조 및 제조 방법을 제공할 수 있다

Claims (15)

  1. a) 기판의 NFET 영역 상에 NFET 게이트 구조를 제공하고 PFET 영역 상에 PFET 게이트 구조를 제공하고
    b) 상기 NFET 게이트에 인접하여 NFET SDE 영역(Source/Drain Extension; 소스/드레인 확장 영역)을 제공하고, 상기 PFET 게이트에 인접하여 PFET SDE 영역을 제공하고,
    c) 상기 PFET 게이트 구조에 포함된 PFET 제2 스페이서에 인접한 기판의 상기 PFET 영역에 리세스를 형성하고,
    d) 상기 리세스 내에 PFET 임베디드(embedded) 소스/드레인 스트레서를 형성하고,
    e) 상기 NFET SDE 영역 상에 NFET 소스/드레인 에피텍셜 Si층을 형성하고, 상기 PFET 임베디드 소스/드레인 스트레서 상에 PFET 소스/드레인 에피텍셜 Si층을 형성하고,
    f) 상기 NFET 게이트 구조에 인접한 NFET 영역 및 상기 NFET 소스/드레인 에피텍셜 Si층에 N형 이온을 주입하는 NFET 소스/드레인 이온주입을 수행하여 레이즈드(raised) NFET 소스/드레인을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 NFET 게이트 구조는 NFET 게이트 절연막, NFET 게이트, 질화막을 포함하는 NFET 게이트 캡층, NFET 제1 스페이서 및 NFET 제2 스페이서를 포함하고,
    상기 PFET 게이트 구조는 PNFET 게이트 절연막, PFET 게이트, 질화막을 포함하는 PFET 게이트 캡층, PFET 제1 스페이서 및 PFET 제2 스페이서를 포함하고,
    상기 PFET 영역 및 상기 NFET 영역 사이에 소자 분리 영역이 제공되는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    리세스를 형성하는 것은
    NFET 영역 상에 절연층을 형성하고,
    PFET 영역 상에 리세스를 형성하고,
    상기 절연층을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 NFET 소스/드레인 에피텍셜 Si층의 두께는 PFET 소스/드레인 에피텍셜 Si층의 두께보다 5-20% 더 두꺼운 반도체 소자의 제조 방법.
  5. 제 2항에 있어서,
    상기 NFET 소스/드레인 에피텍셜 Si층을 형성한 후에,
    PFET 캡층 및 NFET 캡층을 식각 및 제거하고, 상기 제2 PFET 스페이서 및 상기 제2 NFET 스페이서를 적어도 일부 제거하여, 리듀스드 제2 PFET 스페이서 및 리듀스드 제2 NFET 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 NFET 소스/드레인 이온 주입은,
    PFET 영역 상에 PFET 마스크를 형성하고,
    상기 NFET 게이트 구조에 인접한 NFET 영역 및 NFET 소스/드레인 에피텍셜 Si층에 N형 이온을 주입하여 레이즈드 NFET 소스/드레인을 형성하고,
    상기 PFET 마스크를 제거하는 것에 의해 수행되는 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 NFET SDE 영역 및 상기 PFET 임베디드 소스/드레인 스트레서 상에 실리사이드 영역을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 NFET SDE 영역 및 상기 PFET 임베디드 소스/드레인 스트레서 상에 실리사이드 영역을 형성하고,
    상기 기판, NFET 게이트 구조 및 PFET 게이트 구조 상에 스트레서막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제 1항에 있어서,
    상기 PFET 임베디드 소스/드레인 스트레서를 형성하는 것은 붕소를 인시츄(in-situ)로 도핑하는 SiGe 에피텍시 공정을 사용하는 반도체 소자의 제조 방법.
  10. a) 기판의 NFET 영역 상의 NFET 게이트 구조 및 PFET 영역 상의 PFET 게이트 구조를 제공하고,
    (1) 상기 NFET 게이트 구조는 NFET 게이트 절연막, NFET 게이트, NFET 게이트 캡층, NFET 제1 스페이서, NFET 제2 스페이서를 포함하고,
    (2) 상기 PFET 게이트 구조는 PFET 게이트 절연막, PFET 게이트, PFET 게이트 캡층, PFET 제1 스페이서 및 PFET 제2 스페이서를 포함하고,
    b) 상기 NFET 게이트에 인접하여 NFET SDE 영역을 제공하고, 상기 PFET 게이트에 인접하여 PFET SDE 영역을 제공하고,
    c) 상기 PFET 제2 스페이서에 인접한 기판의 상기 PFET 영역에 리세스를 형성하고,
    d) 붕소가 인시츄로 도핑되는 SiGe 에피텍시 공정을 사용하여 PFET 임베디드 소스/드레인 스트레서를 형성하고,
    e) 상기 NFET SDE 영역 상에 NFET 소스/드레인 에피텍셜 Si층을 형성하고, 상기 PFET 임베디드 소스/드레인 스트레서 상에 PFET 소스/드레인 에피텍셜 Si층을 형성하고,
    (1) 상기 NFET 소스/드레인 에피텍셜 Si층의 두께는 상기 PFET 소스/드레인 에피텍셜 Si층의 두께보다 더 두껍고,
    f) 상기 PFET 게이트 캡층 및 상기 NFET 게이트 캡층을 식각 및 제거하고, 상기 제2 PFET 스페이서 및 상기 제2 NFET 스페이서를 적어도 일부 제거하고,
    g) 리듀스드 제2 PFET 스페이서 및 리듀스드 제2 NFET 스페이서를 형성하고,
    h) 상기 NFET 게이트 구조에 인접한 NFET 영역 및 상기 NFET 소스/드레인 에피텍셜 Si층 내에 N형 이온을 주입하는 NFET 소스/드레인 이온주입을 수행하여 NFET 레이즈드 소스/드레인을 형성하고,
    i) NFET 레이즈드 소스/드레인 영역 및 PFET 임베디드 소스/드레인 스트레서 상에 실리사이드 영역을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 기판, NFET 게이트 구조 및 PFET 게이트 구조 상에 스트레서막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  12. a) 기판의 NFET 영역 상의 NFET 게이트 구조 및 기판의 PFET 영역 상의 PFET 게이트 구조;
    b) 상기 NFET 게이트에 인접한 상기 NFET 영역의 NFET SDE 영역 및 상기 PFET 게이트에 인접한 PFET SDE 영역;
    c)상기 PFET 게이트 구조에 인접한 상기 기판의 상기 PFET 영역 내의 리세스;
    d) 상기 리세스 내에 형성되며 도핑된 SiGe를 포함하는 PFET 임베디드 소스/드레인 스트레서;
    e) 상기 NFET SDE 영역 상의 NFET 소스/드레인 에피텍셜 Si층;
    f) 상기 NFET 영역의 상기 NFET 게이트 구조에 인접하고 상기 NFET SDE 영역 내로 확장된 NFET 소스/드레인 영역을 포함하며, 레이즈드 NFET 소스/드레인은 NFET 소스/드레인 영역 및 NFET 소스/드레인 에피텍셜 Si층을 포함하는 반도체 소자.
  13. 제 12항에 있어서,
    NFET 레이즈드 소스/드레인 영역 및 PFET 임베디드 소스/드레인 스트레서 상에 형성된 실리사이드 영역을 더 포함하는 반도체 소자.
  14. 제 12항에 있어서,
    NFET 레이즈드 소스/드레인 영역 및 PFET 임베디드 소스/드레인 스트레서 상에 형성된 실리사이드 영역; 및
    상기 기판, NFET 게이트 구조 및 PFET 게이트 구조 상에 형성된 스트레서막을 더 포함하는 반도체 소자.
  15. 제 12항에 있어서,
    상기 NFET 게이트 구조는 NFET 게이트 절연막, NFET 게이트, NFET 제1 스페이서 및 NFET 제1 스페이서 상의 리듀스드 제2 NFET 스페이서를 포함하고,
    상기 PFET 게이트 구조는 PFET 게이트 절연막, PFET 게이트, PFET 제1 스페이서 및 PFET 제1 스페이서 상의 리듀스드 제2 PFET 스페이서를 포함하는 반도체 소자.
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