KR20050121479A - Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터 - Google Patents

Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터 Download PDF

Info

Publication number
KR20050121479A
KR20050121479A KR1020040046621A KR20040046621A KR20050121479A KR 20050121479 A KR20050121479 A KR 20050121479A KR 1020040046621 A KR1020040046621 A KR 1020040046621A KR 20040046621 A KR20040046621 A KR 20040046621A KR 20050121479 A KR20050121479 A KR 20050121479A
Authority
KR
South Korea
Prior art keywords
epitaxial layer
conductivity type
mos transistor
region
type mos
Prior art date
Application number
KR1020040046621A
Other languages
English (en)
Other versions
KR100642747B1 (ko
Inventor
신동석
이화성
테츠지 우에노
이호
이승환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040046621A priority Critical patent/KR100642747B1/ko
Priority to US11/157,521 priority patent/US7354835B2/en
Publication of KR20050121479A publication Critical patent/KR20050121479A/ko
Application granted granted Critical
Publication of KR100642747B1 publication Critical patent/KR100642747B1/ko
Priority to US12/029,884 priority patent/US7619285B2/en

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

별도의 마스크를 사용하지 않아 공정을 단순화시키면서도 제 1 및 제 2 도전형 MOS 트랜지스터의 특성을 동시에 개선할 수 있는 CMOS 트랜지스터의 제조방법이 제공된다. CMOS 트랜지스터의 제조방법은 제 2 도전형 MOS 트랜지스터의 활성 영역만을 비정질화 시키는 단계, 제 1 도전형 MOS 트랜지스터의 활성 영역에 제 1 깊이의 제 1 리세스 영역을, 제 2 도전형 MOS 트랜지스터의 활성 영역에 제 1 깊이보다 깊은 제 2 깊이의 제 2 리세스 영역을 형성하는 선택적 식각을 하는 단계, 제 1 및 제 2 리세스 영역에 선택적 에피택시 성장을 행하여 각각 융기형 에피택셜층과 리세스형 에피택셜층을 형성하는 단계를 포함한다. 또한 이러한 방법에 의해 제조된 CMOS 트랜지스터가 제공된다.

Description

ＣＭＯＳ 트랜지스터의 제조방법 및 그에 의해 제조된 ＣＭＯＳ 트랜지스터 {Fabricating method of CMOS transistor and CMOS transistor fabricated by the same method}
본 발명은 CMOS 트랜지스터의 제조방법 및 그에 의해 제조된 CMOS 트랜지스터에 관한 것으로, 더욱 상세하게는 별도의 마스크의 사용하지 않아 공정을 단순화시키면서도 제 1 및 제 2 도전형 MOS 트랜지스터의 특성을 동시에 개선시킬 수 있는 CMOS 트랜지스터의 제조방법 및 그에 의해 제조된 CMOS 트랜지스터에 관한 것이다.
반도체 소자의 고속화, 고집적화가 가속됨에 따라 미세화된 반도체 소자의 미세화에 따른 한계를 극복하기 위하여 동일한 기술을 사용하면서 보다 우수한 소자 특성을 구현하기 위한 다양한 방법이 제시되고 있다.
특히, 고성능의 반도체 소자를 구현하기 위하여 소자의 채널부분에 스트레인 효과(Strain effect)를 사용하여 전자 또는 정공의 이동도(Mobility)를 향상시키고자 많은 연구가 진행되고 있다 (J. Welser 등의, "Strain dependence of the performance enhancement in strained-Si n-MOSFETs", EDM Tech. Dig. 1994, p.373 및 K. Rim 등의, "Enhanced hole mobilities in surface-channel strained-Si p-MOSFETs", IEDM Tech. Dig. 1995, p.517).
상기한 바와 같은 전자 또는 정공의 이동도를 증가시키는 대표적인 방법으로는 스트레인층(Strained layer)을 이용한 방법이다. Si 또는 C와 같은 반도체 물질을 소오스/드레인 영역에 주입하면, x 방향으로 장력(Tensile stress)을 발생시켜 채널 영역에 장력 스트레인층이 형성되어, 채널 영역에서의 유효질량이 감소되고, 차례로 전자의 이동도가 증가하게 된다. 반면 Ge와 같은 반도체 물질을 소오스/드레인 영역에 주입하면, x 방향으로 압력(Compressive stress)을 발생시켜 채널 영역에 압축 스트레인층이 형성되어 채널 영역에서의 유효질량이 증가되고, 차례로 정공의 이동도가 증가하게 된다.
채널 영역에 해당하는 부분의 격자에 장력 또는 압축력을 제공하는 방법은 소오스/드레인 영역에 서로 격자상수가 다른 물질을 정합형성시키는 것이다. 이러한 방법을 이종에피택시(Heterogeneous epitaxy) 성장이라 하며, 여러 가지 성장 방법들이 있다.
일례로 Si의 격자상수는 5.43Å이며 Ge는 Si와 동일한 다이아몬드 구조를 갖고, 격자상수가 5.66Å으로 Si의 격자상수 보다 크다. SiGe 역시 동일 다이아몬드 구조이고, Si 중 Ge가 포함된 농도비에 따라 거의 비례적으로 Si의 격자상수 보다는 크고 Ge의 격자상수보다는 작은 격자상수를 갖는다. 때문에 Si1-xGex층 상부에 Si을 이종에피택시 성장 방법으로 성장시키는 경우, Si 격자가 SiGe 격자와 일치된 격자를 형성하기 위해서는 Si는 격자가 증가하고 SiGe는 격자가 수축되는 현상이 발생하게 된다. 이러한 현상을 이용하여 전자 또는 정공의 이동도를 증가시키는 방법이 널리 사용되고 있다.
또한 상기된 기판 전면의 스트레인 효과를 이용한 방법과 더불어 소자의 특정 부분에 로컬 스트레인 효과(local strain effect)를 이용한 방법도 전자 또는 정공의 이동를 증가시키는 일예이다.
이러한 로컬 스트레인 효과를 이용한 방법이 2003년 8월 12일자로 등록된 미국특허 제 6,605,498호에 개시되어 있다.
이 선행 특허에는 게이트 전극의 하부를 리세스(Recess)한 다음 이러한 리세스 영역을 선택적 에피택시 성장(Selective epitaxy growth)을 이용하여 PMOS의 경우는 채널물질로서 SiGe로 또는 NMOS의 경우는 채널물질 SiC로 충전하는 방법이 개시되어 있다. 이와 같은 로컬 스트레인(Local strain) 방법을 이용한 경우, Si과 SiGe 또는 SiC의 격자상수가 차이가 나므로 Si 채널 부분에 PMOS의 경우 압축력을 형성하고 NMOS의 경우에 장력을 형성하게 되며, 이는 각각의 채널에서의 전자 또는 정공의 이동도를 증가시켜 이를 통해 소자의 특성을 향상할 수 있는 것이다.
그러나 상기한 방법을 사용할 경우, NMOS와 PMOS의 게이트 전극의 하부를 동시에 리세스하여 그 내부를 채널물질로 충전하는 것이 불가능한데, 그 이유는 반도체 소자의 특성을 개선하기 위해서 각각의 채널에 요구되는 스트레인이 반대이기 때문이다. 이러한 이유로 선행 특허의 경우 PMOS에만 리세스 공정을 진행한 후에 그 리세스 내부를 SiGe층을 선택적 에피택시 성장법을 이용하여 형성하였다. 이때 NMOS의 리세스를 방지하기 위하여 별도의 마스크 공정이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 별도의 마스크 사용 공정 없이도 제 1 및 제 2 도전형 MOS 트랜지스터의 특성을 동시에 개선시킨 CMOS 트랜지스터의 제조방법을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 제 1 및 제 2 도전형 MOS 트랜지스터의 특성을 동시에 개선시킨 CMOS 트랜지스터를 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 CMOS 트랜지스터의 제조방법은 제 1 및 제 2 도전형 MOS 트랜지스터 활성 영역들을 각각 구비하는 반도체 기판을 제공하는 단계, 상기 각 활성 영역들 상에 제 1 및 제 2 도전형 MOS 트랜지스터의 게이트 절연막 및 게이트 전극들을 각각 형성하는 단계, 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극을 이온 주입 마스크로 사용하여 상기 제 1 도전형 MOS 트랜지스터의 활성 영역에 제 1 도전형 불순물을 이온 주입을 하고 상기 제 2 도전형 MOS 트랜지스터의 게이트 전극을 이온 주입 마스크로 사용하여 상기 제 2 MOS 트랜지스터의 활성 영역에 제 2 도전형 불순물과 비정질화 이온을 주입하여 비정질화하는 단계, 상기 게이트 전극들 측벽에 각각 스페이서를 형성하는 단계, 상기 게이트 전극들 및 스페이서에 의해 노출된 상기 활성 영역들을 식각하여 상기 제1 도전형 MOS 트랜지스터 활성 영역에 제 1 깊이의 제 1 리세스 영역과 상기 제 2 도전형 MOS 트랜지스터의 활성 영역에 상기 제 1 깊이보다 깊은 제 2 깊이의 제 2 리세스 영역을 형성하는 단계, 상기 제 1 및 제 2 리세스 영역에 선택적 에피택시 성장을 행하여 상기 제 1 리세스 영역을 매립하고 상기 기판 상부로 융기된 융기형 에피택셜층과 상기 제 2 리세스 영역을 매립하는 리세스형 에피택셜층을 형성하는 단계 및 상기 융기형 에피택셜층과 상기 리세스형 에피택셜층에 각각 제 1 및 제 2 도전형의 정션 영역을 형성하는 단계를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 CMOS 트랜지스터는 반도체 기판, 상기 반도체 기판 상에 적층된 게이트 절연막과 게이트 전극, 상기 게이트 절연막 하부의 상기 반도체 기판 내의 채널 영역에 접하여 상기 반도체 기판 내에 형성된 제 1 에피택셜층과 상기 제 1 에피택셜층 상부에 형성되고 상기 반도체 기판 상부로 융기된 제 2 에피택셜층으로 이루어진 융기형 에피택셜층 내에 형성된 융기형 소오스/드레인 영역을 포함하는 제 1 도전형 MOS 트랜지스터 및 상기 반도체 기판 상에 적층된 게이트 절연막과 게이트 전극, 상기 게이트 절연막 하부의 상기 반도체 기판 내의 채널 영역에 접하여 상기 반도체 기판 내에 형성된 제 2 에피택셜층과 상기 제 2 에피택셜층 하부의 상기 반도체 기판 내에 형성된 제 1 에피택셜층으로 이루어진 리세스형 에피택셜층 내에 형성된 리세스형 소오스/드레인 영역을 포함하는 제2 도전형 MOS 트랜지스터를 포함하며, 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극과 상기 제 2 도전형 MOS 트랜지스터의 게이트 전극이 전기적으로 연결되어 있고, 상기 상기 제 1 도전형 MOS 트랜지스터의 드레인과 상기 제 2 도전형 MOS 트랜지스터의 드레인이 전기적으로 연결되어 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 본 발명의 실시예들에 따른 CMOS 트랜지스터의 제조방법 및 그에 의해 제조된 CMOS 트랜지스터는 도 1 내지 도 10을 참조함으로써 잘 이해될수 있을 것이다.
이하 본 발명의 일 실시예에 따른 CMOS 트랜지스터를 제조하는 방법에 대하여 설명하도록 한다. 도 1은 본 발명의 일 실시예에 따른 CMOS 트랜지스터의 제조방법의 흐름도이고, 도 2 내지 도 10은 각 단계별 공정 중간 단계 구조물의 단면도들이다.
도 1을 참조하면, 제 1 및 제 2 도전형 MOS 트랜지스터의 활성 영역들을 각각 구비하는 반도체 기판을 제공한다(S1).
구체적으로 도 2를 참조하며, 반도체 기판(230)을 준비한다.
반도체 기판(230)은 Si 기판, SOI 기판외에 다른 물질로 되어있는 선택적 에피택시 성장이 가능한 모든 종류의 기판을 사용할 수 있다. 도 2에 도시되어 있는 바와 같이, 제 1 도전형 MOS 트랜지스터의 활성 영역(210)에는 제 2 도전형 웰(Well)(240)이 형성될 수 있다. 물론 경우에 따라서는 제 2 도전형 MOS 트랜지스터의 활성 영역(220)에는 제 1 도전형 웰이, 제 1 도전형 MOS 트랜지스터의 활성 영역(210)에는 제 2 도전형 웰이 형성될 수도 있다. 이하에서는, 도 2에 도시되어 있는 바와 같이 제 1 도전형 MOS 트랜지스터의 활성 영역(210)에 제 2 도전형 웰(240)이 형성되어 있는 경우에 한정하여 설명하기로 한다.
또한, 상기 제 1 도전형 MOS 트랜지스터 활성 영역(210) 및 제 2 도전형 MOS 트랜지스터의 활성 영역(220)은 소자 분리막(미도시)에 의해 한정될 수 있는데, 소자 분리막은 인접한 트랜지스터를 격리시키는 역할을 한다. 이 소자 분리막은 예를 들면 반도체 기판(230)을 트렌치 식각하는 것에 의해 형성되는 STI(Shallow Trench Isolation) 일 수 있다.
이어서, 게이트 절연막 및 게이트 전극들을 형성한다(S2).
도 3를 참조하면, 상기 반도체 기판(230) 상의 제 1 및 제 2 도전형 MOS 트랜지스터의 활성 영역들(210, 220) 상에 게이트 절연막(310)을 형성하게 되는데, 이 게이트 절연막(310)은 SiO2, SiON, SiN, Al2O3 중 선택된 하나의 물질 또는 이들의 복합으로 이루어진 물질을 증착하여 형성하고, 그 두께는 5 내지 30Å 바람직하게는 대략 8Å 두께로 형성한다.
이어서, 상기 게이트 절연막(310)이 형성된 반도체 기판(230)의 제 1 및 제 2 도전형 MOS 트랜지스터의 활성 영역들(210, 220)에 폴리실리콘(poly-Si)이나 Si-Ge 또는 Ge 중에서 선택된 하나의 재질을 사용하여 게이트 전극용 도전막을 활성화 영역의 전면에 증착(Deposition)한다.
상기 게이트 전극용 도전막 상에 질화막 등을 더 형성하고 이를 패터닝하여, 아래에서 설명할 리세스 영역을 형성하는 과정에서 제 1 및 제 2 도전형 MOS 트랜지스터의 게이트 전극들(320, 330)의 상부가 에칭되는 것을 방지하기 위한 하드마스크(340)를 형성할 수 있다. 이 하드마스크(340)를 식각 마스크로 사용하여 게이트 전극용 도전막 및 게이트 절연막을 식각하여 게이트 전극들(320, 330) 및 패터닝 된 게이트 절연막(310)을 형성한다.
이어서, 이온을 주입한다(S3).
도 4를 참조하면, 제 1 도전형 MOS 트랜지스터의 활성 영역(210)에 이온 주입을 수행하기 위하여, 제 2 도전형 MOS 트랜지스터의 활성 영역(220)을 마스크(410a)로 차단하고, 제 1 도전형 MOS 트랜지스터의 게이트 전극(320)을 이온 주입 마스크로 사용하여 상기 제 1 도전형 MOS 트랜지스터의 활성 영역(210)에 이온 주입을 행한다.
상기 이온 주입은 제 1 도전형 불순물 이온 주입을 기본으로 하고, 할로 이온(Halo ion) 주입을 선택적으로 수행할 수 있다.
제 1 도전형 불순물 이온 주입은 저농도 불순물 영역인 확장(extension) 영역을 형성하기 위해 실시하는 것이다. 상기 제 1 도전형이 n형인 경우에는 이때 사용되는 불순물 이온은 n형 이온이고 예를 들면 As가 될 수 있으며, 제 1 도전형이 p형인 경우에는 사용되는 불순물 이온은 p형 이온이고 예를 들면 B가 될 수 있다.
할로 이온이라 함은 채널의 길이가 짧아짐에 따른 펀치-스루(punch-through) 현상을 방지하기 위하여 게이트 전극 형성 후 반도체 기판(230)의 활성 영역의 농도를 높이기 위하여 소오스/드레인 형성용 이온과 반대 타입의 이온을 주입하는 것을 의미한다. 할로 이온 주입과 관련하여, 상기 제 1 도전형이 n형인 경우에는 이때 사용되는 할로 이온은 p형 이온이고 예를 들면 B가 될 수 있으며, 제 1 도전형이 p형인 경우에는 사용되는 할로 이온은 n형 이온이고 예를 들면 As가 될 수 있다.
또한, 도 4b를 참조하면 제 2 도전형 MOS 트랜지스터의 활성 영역(220)에 이온 주입을 수행하기 위하여, 제 1 도전형 MOS 트랜지스터의 활성 영역(210)을 마스크(410b)로 차단하고, 제 1 도전형 MOS 트랜지스터의 게이트 전극(320)을 이온 주입 마스크로 사용하여 상기 제 1 도전형 MOS 트랜지스터의 활성 영역에 이온 주입을 행한다.
상기 이온 주입은 비정질화 이온과 제 2 도전형 불순물 이온 주입을 기본으로 하고 할로 이온 주입을 선택적으로 수행할 수 있다.
비정질화 이온은 소오스/드레인이 형성될 활성 영역을 비정질화시켜 소오스/드레인 영역에서 불순물이 채널층으로의 확산되는 것을 방지하고, 활성 영역에 결함을 발생시켜 후속의 선택적 리세스 공정이 가능하도록 하기 위한 목적으로 사용된다. 비정질화 이온으로는 Ge, Si, P 또는 In 등을 들 수 있고, 특히 Ge인 것이 바람직하다. 또한, 비정질화 이온은 이온 주입에너지 5 내지 50 keV, 이온 주입양 1E14 내지 1E16, 이온 주입각도 0 내지 90°으로 주입하는 것이 바람직하다.
제 2 도전형 불순물 이온 주입은 저농도 불순물 영역인 확장 영역을 형성하기 위해 실시하는 것이다. 상기 제 2 도전형이 n형인 경우에는 이때 사용되는 불순물 이온은 n형 이온이고 예를 들면 As가 될 수 있으며, 제 2 도전형이 p형인 경우에는 사용되는 불순물 이온은 p형 이온이고 예를 들면 B가 될 수 있다.
할로 이온 주입과 관련하여, 상기 제 2 도전형이 n형인 경우에는 이때 사용되는 할로 이온은 p형 이온이고 예를 들면 B가 될 수 있으며, 제 2 도전형이 p형인 경우에는 사용되는 할로 이온은 n형 이온이고 예를 들면 As가 될 수 있다.
이어서, 제 1 및 제 2 도전형 MOS 트랜지스터의 게이트 전극들(320, 330)의 측벽에 스페이서를 형성한다(S5).
도 5를 참조하면, 상기 제 1 및 제 2 도전형 MOS 트랜지스터의 게이트 전극들(320, 330)을 포함한 반도체 기판(230) 전면 상에 스페이서를 위한 절연막, 예를 들어 산화막을 적층한 후 이를 이방식 식각 특성을 갖는 에치백 공정으로 처리함으로써 상기 게이트 전극(320, 330)의 양측에 스페이서(510, 520)를 형성한다.
이어서, 선택적 리세스 영역을 형성한다(S5).
도 6을 참조하면, 제 1 및 제 2 도전형 MOS 트랜지스터의 게이트 전극들(320, 330) 및 스페이서들(510, 520)에 의해 노출된 활성 영역들을 식각하여 상기 제 1 도전형 MOS 트랜지스터 활성 영역(210)에 제 1 깊이의 제 1 리세스 영역(610)과 상기 제 2 도전형 MOS 트랜지스터의 활성 영역(220)에 상기 제 1 깊이보다 깊은 제 2 깊이의 제 2 리세스 영역(620)을 형성한다.
상기한 바와 같은 선택적 식각이 가능한 이유는, 제 2 도전형 MOS 트랜지스터의 활성 영역(220)에만 비정질 이온으로 비정질화시켜, 비정질화 된 부분만 결함이 발생되어 있으므로 비정질화된 영역을 선택적으로 식각할 수 있는 식각 가스를 사용함으로써 선택적 식각이 가능한 것이다. 선택적 식각 가스로는 할로겐화 가스를 사용할 수 있다. 할로겐화 가스로는 수소로 희석된 HCl 가스를 사용하는 것이 바람직하다.
선택적인 식각의 일예로써, HCl/H2 가스의 유량비가 0.1 내지 10이고, 온도는 600 내지 800℃이며, 압력은 5 내지 760torr이고, HCl 유속은 0 내지 15000sccm이며, H2의 유속은 0.5 내지 35slm인 조건으로 수행될 수 있다. 또한, GeH4 가스를 HCl 사용량 이하로 사용하게 되면 선택적 식각은 더 우수한 효과를 갖는다.
이와 같이 선택적 식각을 수행할 경우에는 비정질화 이온에 의해 비정질화 된 제 2 도전형 MOS 트랜지스터의 게이트 전극(330) 및 스페이서(520)에 의해 노출된 활성 영역은 제 1 도전형 MOS 트랜지스터의 게이트 전극(320) 및 스페이서(510)에 의해 노출된 활성 영역보다 식각 속도가 2 내지 5배 정도 빠르게 되어, 도 6에 도시되어 있는 바와 같이 제 1 도전형 MOS 트랜지스터의 활성 영역(210)에는 제 1 깊이의 제 1 리세스 영역(610)이 형성되고, 상기 제 2 도전형 MOS 트랜지스터의 활성 영역(220)에는 제 1 깊이보다 깊은 제 2 깊이의 제 2 리세스 영역(620)이 형성된다.
이때 제 1 리세스 영역(610)과 제 2 리세스 영역(620)의 깊이비는 1 내지 50 : 10 내지 200이 되는 것이 바람직하다.
계속해서, 선택적 에피택셜층을 형성한다(S6).
도 7 및 도 8을 참조하면, 제 1 및 제 2 도전형 MOS 트랜지스터의 제 1 및 제 2 리세스 영역(610, 620)에 선택적 에피택시 성장을 행하여, 제 1 리세스 영역(610)을 매립하고 기판 상부로 융기된 융기형 에피택셜층(Elevated Epitaxial layer, 이하 EE라 함)과 제 2 리세스 영역(620)을 매립하는 리세스형 에피택셜층(Recess Epitaxial layer, 이하 RE라 함)을 형성한다.
선택적 에피택시 성장(Selective Epitaxial Growth; SEG)이란 활성 영역에만 성장이 되며, 소자 분리막 영역에서는 성장이 되지 않는 것을 말하며, 소자 분리막 영역은 통상 산화막(Field Oxide) 또는 질화막(Nitride)로 구성되어 있으며, 활성 영역은 Si가 일반적이다.
선택적 에피택시 성장은 화학기상증착법(Chemical Vapor Deposition; CVD), 감압화학기상증착법(Reduced Pressure Chemical Vapor Deposition; RPCVD) 또는 고진공화학기상증착법(Ultra High Vacuum Chemical Vapor Deposition)을 이용하여 수행할 수 있으나, 이에 한정되는 것은 아니다.
도 7를 참조하면, 우선 제 1 및 제 2 MOS 트랜지스터의 제 1 및 제 2 리세스 영역들(610, 620)을 반도체 물질 또는 부가물을 포함하는 반도체 물질로 선택적 에피택시 성장을 하여 제 1 깊이에 해당하는 부분까지 매립한다. 이러한 매립층을 제 1 에피택셜층(710, 720)이라 한다. 여기서, 제 1 에피택셜층(710, 720)을 이루는 반도체 물질이라 함은 Si를 의미하고, 부가물은 반도체 물질과 다른 격자 상수, 즉 반도체 물질보다 크거나 작은 격자 상수를 갖는 물질을 의미하며, 그 예로서는 Ge 또는 C를 들 수 있다.
이어서, 도 8에 도시되어 있는 바와 같이 제 1 및 제 2 도전형 MOS 트랜지스터의 제 1 에피택셜층(710, 720) 상에 제 2 깊이에서 제 1 깊이를 뺀 깊이에 해당하는 두께를 갖는 제 2 에피택셜층(810, 820)을 형성하게 된다.
이때 제 2 에피택셜층(810, 820)은 제 1 에피택셜층(710, 720)에 대하여 연속적으로 (in-situ) 형성되는 것이 바람직하다.
이경우 제 1 도전형 MOS 트랜지스터의 제 2 에피택셜층(810)은 반도체 기판(230)의 상부로 융기하게 되고, 제 2 도전형 MOS 트랜지스터의 제 2 에피택셜층(820)은 반도체 기판면까지 매립된 모양을 갖는다.
제 2 에피택셜층(810, 820)을 이루는 반도체 물질이라 함은 Si를 의미하고, 부가물은 반도체 물질과 다른 격자 상수, 즉 반도체 물질보다 크거나 작은 격자 상수를 갖는 물질을 의미하며, 그 예로서는 Ge 또는 C를 들 수 있다.
이때, 제 2 에피택셜층(810, 820)과 제 1 에피택셜층(710, 720)은 서로 다른 반도체 물질 또는 부가물을 포함하는 반도체 물질로 이루어져야 하는데, 즉 제 1 에피택셜층(710, 720)이 Si 또는 SiC인 경우에는 제 2 에피택셜층(810, 820)은 SiGe이고, 반대로 제 1 에피택셜층(710, 720)이 SiGe인 경우에는 제 2 에피택셜층(810, 820)은 Si 또는 SiC가 된다.
이때, 제 1 에피택셜층(710, 720) 또는 제 2 에피택셜층(810, 820)에 포함되는 Ge는 5 내지 50 중량% 정도가 바람직하며, C의 함량은 5 중량% 미만인 것이 바람직하다.
상기와 같이 엑피택셜층을 이루는 Si, Ge 또는 C에 있어서, Si의 소오스로는 Si2H6, SiH4, SiH2Cl2, SiHCl3, SiCl 4 등을 사용할 수 있고, Ge의 소오스로는 GeH4를 사용할 수 있으며, C의 소오스로는 C2H6, CH3SiH3 등을 사용할 수 있다. 또한, 선택적 특성을 향상시키기 위하여 HCl 또는 Cl2같은 가스를 첨가한다. 이때 특별히 도핑(Doping)을 목적으로 하는 경우 B2H6 또는 PH3, AsH3와 같은 가스들을 첨가할 수 있다. HCl을 첨가하게 되면 산화막 또는 질화막으로 이루어진 소자 분리 영역에서는 에피택셜층이 형성되지 않고 Si이 드러난 영역에서만 에피택셜층이 형성되는 선택적 에피택시 성장이 가능하다.
다음 표 1에는 Si, SiGe 및 SiC 등을 선택적 에피택시 성장 방법으로 상기 제 1 및 제 2 리세스 영역(610, 620)에 융기형 에피택시층(EE) 및 리세스형 에피택셜층(RE)을 형성하기 위한 Applied Materials사의 Epi-Cetura 설비에서의 공정조건의 일례를 기재하였다.
표 1
Si SiGe SiC
온도(℃) 700 내지 900 500 내지 750 650 내지 850
압력(Torr) 10 내지 20 10 내지 20 10 내지 20
SiH2Cl2유속(sccm) 100 내지 200 100 내지 200 100 내지 200
HCl 유속(sccm) 0 내지 100 0 내지 100 0 내지 100
GeH4유속(sccm) - 50 내지 200 -
CH3SiH3 유속(sccm) - - 5 내지 50
B2H6 유속(선택적) (sccm) 0 내지 100 0 내지 100 0 내지 100
PH3 유속(선택적) (sccm) 0 내지 100 0 내지 100 0 내지 100
H2 캐리어 가스의유속(slm) 10 내지 35 10 내지 35 10 내지 35
이어서, 융기형 에피택셜층과 리세스형 에피택셜층에 각각 제 1 및 제 2 도전형의 정션 영역을 형성한다(S7).
우선 도 9a를 참조하면, 제 1 도전형 MOS 트랜지스터의 활성 영역(210)에 제 1 도전형 정션 영역을 형성하기 위하여, 제 2 도전형 MOS 트랜지스터의 활성 영역(220)을 마스크(910a)로 차단하고, 제 1 도전형 MOS 트랜지스터의 게이트 전극(320) 및 스페이서(510)를 이온 주입 마스크로 사용하여 상기 제 1 도전형 MOS 트랜지스터의 융기형 에피택셜층(EE)에 제 1 도전형 이온을 소정의 조건으로 주입한다. 이어서, 도 9b를 참조하면 제 2 도전형 MOS 트랜지스터의 활성 영역(220)에 제 2 도전형 정션 영역을 형성하기 위하여, 제 1 도전형 MOS 트랜지스터의 활성 영역(210)을 마스크(910b)로 차단하고, 제 2 도전형 MOS 트랜지스터의 게이트 전극(330) 및 스페이서(520)를 이온 주입 마스크로 사용하여 상기 제 2 도전형 MOS 트랜지스터의 리세스형 에피택셜층(RE)에 제 2 도전형 이온을 소정의 조건으로 주입함으로써, 제 1 및 제 2 도전형 MOS 트랜지스터의 소오스/드레인(920, 930)을 형성하게 된다.
여기서 제 1 도전형이 n형이고, 제 2 도전형이 p형인 경우에는 제 1 도전형 이온은 As, 제 2 도전형 이온은 B가 될 수 있고, 제 1 도전형이 p형이고, 제 2 도전형이 n형인 경우에는 제 1 도전형 이온은 B, 제 2 도전형 이온은 As가 될 수 있다.
이어서, 콘택 형성을 위한 실리사이드막을 형성한다(S8).
게이트 전극들(320, 330) 상부도 실리사이드화의 필요가 있을 경우, 실리사이드막 형성 전에 하드마스크(340)를 제거한다. 이어서 통상의 실리사이드막 형성 공정에 의하여 게이트 전극들(320, 330)과 소오스/드레인 영역(920, 930)에 실리사이드막(1010)이 형성된다.
특히, 제 1 및 제 2 MOS 도전형 트랜지스터의 제 2 엑피택셜층(810, 820)이 SiGe로 이루어진 경우에는 상기 실리사이드막(1010)을 형성하는데 있어서 Ni, Pt, Ni-Pt, Ni-Ti 등을 이용할 수 있다. 상기한 바와 같이 Ni를 실리사이드막 형성에 있어 사용하는 경우 Si 기판에 Ni을 사용하여 실리사이드막을 형성하는 경우와 비교하여 N+ 콘택 저항을 30% 이상 감소시킬 수 있다.
본 발명의 일 실시예에 의하여 제조된 CMOS 트랜지스터는, 도 10에 도시되어 있는 바와 같이, 융기형 소오스/드레인 영역을 포함하는 제 1 도전형 MOS 트랜지스터 및 리세스형 소오스/드레인 영역을 포함하는 제 2 도전형 MOS 트랜지스터를 포함한다.
제 1 도전형 MOS 트랜지스터의 게이트 전극(320) 양측에는 융기형 소오스/드레인(Elevated source and drain)(920)이 위치한다. 융기형이라 함은 반도체 기판(230) 상부로 돌출되어 형성된 모양을 의미한다.
융기형 소오스/드레인(920) 영역은 게이트 절연막(310) 하부의 반도체 기판(230) 내의 채널 영역(1020)에 접하여 반도체 기판(230) 내에 형성된 제 1 에피택셜층(710)과 제 1 에피택셜층(710) 상부에 형성되고 반도체 기판(230) 상부로 융기된 제 2 에피택셜층(810)으로 이루어진다.
제 2 도전형 MOS 트랜지스터의 게이트 전극(330) 양측에는 리세스형 소오스/드레인(Recess source and drain)(930)이 위치한다. 리세스형이라 함은 반도체 기판(230) 하부로 파여져서 형성된 모양을 의미한다.
리세스형 소오스/드레인(930) 영역은 게이트 절연막(310) 하부의 반도체 기판(230) 내의 채널 영역(1030)에 접하여 반도체 기판(230) 내에 형성된 제 2 에피택셜층(820)과 제 2 에피택셜층(820) 하부에 형성된 제 1 에피택셜층(720)으로 이루어진다.
제 1 에피택셜층(710, 720) 및 제 2 에피택셜층(810, 820)은 서로 다른 반도체 물질 또는 부가물을 포함한 반도체 물질로 이루어진다. 반도체 물질이라함은 Si를 의미하고, 부가물은 반도체 물질과 다른 격자 상수, 즉 반도체 물질보다 크거나 작은 격자 상수를 갖는 물질을 의미하고, 그 예로서는 Ge 또는 C를 들 수 있다.
여기서 서로 다른 반도체 물질 또는 부가물을 포함하는 반도체 물질로 이루어진다 함은 제 1 에피택셜층(720)이 Si 또는 SiC인 경우 제 2 에피택셜층(820)은 SiGe이고, 제 1 에피택셜층(720)이 SiGe인 경우 제 2 에피택셜층(820)은 Si 또는 SiC 인 것을 의미한다.
본 발명에 따른 CMOS 트랜지스터에 대한 일예로서, 상기 제 1 도전형이 n형이고 제 2 도전형이 p형인 경우, 제 1 에피택셜층(710, 720)이 Si 또는 SiC 이고 상기 제 2 에피택셜층(810, 820)이 SiGe인 것이 CMOS 트랜시스터의 성능향상에 적합할 수 있다.
제 1 도전형(n형) MOS 트랜지스터의 채널 영역(1020)에 인접하여 형성된 제 1 에피택셜층(710)을 구성하는 Si 또는 SiC는 기판 Si(230)의 격자 구조와 동일한 구조를 갖지만, Si와 격자 상수가 동일하거나 그보다 작다. 따라서, 제 1 도전형(n형) MOS 트랜지스터의 채널 영역(1020)에 장력 스트레스가 가해져서 채널 영역(1020)에서 유효질량을 감소시키고, 차례로 전자의 이동도를 증가시킨다. 또한 제 2 도전형(p형) MOS 트랜지스터의 채널 영역(1030)에 인접하여 형성된 제 2 에피택셜층(820)을 구성하는 SiGe는 Si와 격자 구조는 동일하지만, 격자 상수는 크다. 따라서 제 2 도전형(p형) MOS 트랜지스터의 채널 영역(1030)에 압축 스트레스가 가해져서 채널 영역(1030)에서 유효질량을 증가시키고, 차례로 정공의 이동도가 향상된다.
본 발명에 따른 CMOS 트랜지스터에 대한 또다른 예로서 상기 제 1 도전형이 p형이고 제 2 도전형이 n형인 경우, 제 1 에피택셜층(710, 720)이 SiGe이고 상기 제 2 에피택셜층(810, 820)이 Si 또는 SiC 인 것을 들수 있다.
제 1 도전형(p형) MOS 트랜지스터의 채널 영역(1020)에 인접하여 형성된 제 1 에피택셜층(710)을 구성하는 SiGe는 기판 Si(230)의 격자 구조와 동일한 구조를 갖지만, 격자상수는 크다. 따라서, 제 1 도전형(p형) MOS 트랜지스터의 채널 영역(1020)에 압축 스트레스가 가해져서 채널 영역(1020)에서 유효질량을 증가시키고, 차례로 정공의 이동도를 증가시킨다. 또한 제 2 도전형(n형) MOS 트랜지스터의 채널 영역(1030)에 인접하여 형성된 제 2 에피택셜층(820)을 구성하는 Si 또는 SiC는 Si와 격자 구조는 동일하지만, 격자 상수는 동일하거나 그보다 작다. 따라서 제 2 도전형(n형) MOS 트랜지스터의 채널 영역(1030)에 장력 스트레스가 가해져서 채널 영역(1030)에서 유효질량을 감소시키고, 차례로 전자의 이동도가 향상된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 본 발명의 CMOS 트랜지스터의 제조방법 및 그에 의해 제조된 CMOS 트랜지스터에 따르면 다음과 같은 효과가 하나 또는 그 이상 있다.
첫째, 본 발명에 따른 CMOS 트랜지스터의 제조방법에 의하여 CMOS 트랜지스터를 제조하는 경우에는 두개의 도전형 영역 중 하나의 도전형 MOS 트랜지스터 형성 영역만을 비정질화 시킴으로써 별도의 마스크 공정 없이도 제 1 및 제 2 리세스 영역을 동시에 형성하는데 있어 선택적 식각이 가능하다.
둘째, 상기한 바와 같이 형성된 제 1 및 제 2 리세스 영역에 각각 서로 다른 격자 상수를 갖는 물질로 복수층의 융기형 및 리세스형 에피택셜층을 형성하여, 제 1 및 제 2 도전형 MOS 트랜지스터의 채널 영역에 반대 방향의 스트레스를 가하여 채널 영역을 변형함으로써 전자 또는 정공의 이동도를 좋게하여 제 1 도전형 및 제 2 도전형 MOS 트랜지스터의 특성을 동시에 개선시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 CMOS 트랜지스터의 제조방법의 흐름도이다.
도 2 내지 도 10은 본 발명의 일 실시예에 따른 CMOS 트랜지스터의 단계별 공정의 중간 단계 구조물의 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
210: 제 1 도전형 MOS 트랜지스터의 활성 영역
220: 제 2 도전형 MOS 트랜지스터의 활성 영역
230: 반도체 기판 240: 제 2 도전형 웰
310: 게이트 절연막 320, 330: 게이트 전극
340: 하드마스크 410a, 410b: 마스크
510, 520: 스페이서 610: 제 1 리세스 영역
620: 제 2 리세스 영역 710, 720: 제 1 에피택셜층
810, 820: 제 2 에피택셜층 910a, 910b: 마스크
920: 제 1 도전형 MOS 트랜지스터의 소오스/드레인
930: 제 2 도전형 MOS 트랜지스터의 소오스/드레인
1010: 실리사이드막 1020, 1030: 채널 영역

Claims (22)

  1. (a) 제 1 및 제 2 도전형 MOS 트랜지스터 활성 영역들을 각각 구비하는 반도체 기판을 제공하는 단계;
    (b) 상기 각 활성 영역들 상에 제 1 및 제 2 도전형 MOS 트랜지스터의 게이트 절연막 및 게이트 전극들을 각각 형성하는 단계;
    (c) 상기 제 1 도전형 MOS 트랜지스터의 게이트 전극을 이온 주입 마스크로 사용하여 상기 제 1 도전형 MOS 트랜지스터의 활성 영역에 제 1 도전형 불순물을 이온 주입을 하고, 상기 제 2 도전형 MOS 트랜지스터의 게이트 전극을 이온 주입 마스크로 사용하여 상기 제 2 도전형 MOS 트랜지스터의 활성 영역에 제 2 도전형 불순물과 비정질화 이온을 주입하여 비정질화하는 단계;
    (d) 상기 게이트 전극들 측벽에 각각 스페이서를 형성하는 단계;
    (e) 상기 게이트 전극들 및 스페이서에 의해 노출된 상기 활성 영역들을 식각하여 상기 제1 도전형 MOS 트랜지스터 활성 영역에 제 1 깊이의 제 1 리세스 영역과 상기 제 2 도전형 MOS 트랜지스터의 활성 영역에 상기 제 1 깊이보다 깊은 제 2 깊이의 제 2 리세스 영역을 형성하는 단계;
    (f) 상기 제 1 및 제 2 리세스 영역에 선택적 에피택시 성장을 행하여, 상기 제 1 리세스 영역을 매립하고 상기 기판 상부로 융기된 융기형 에피택셜층과 상기 제 2 리세스 영역을 매립하는 리세스형 에피택셜층을 형성하는 단계; 및
    (g) 상기 융기형 에피택셜층과 상기 리세스형 에피택셜층에 각각 제 1 및 제 2 도전형의 정션 영역을 형성하는 단계를 포함하는 CMOS 트랜지스터의 제조방법.
  2. 제 1 항에 있어서,
    상기 비정질화 이온은 Ge, Si, P 또는 In인 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  3. 제 2 항에 있어서,
    상기 비정질화 이온은 Ge인 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  4. 제 1 항에 있어서,
    상기 (c) 단계는 상기 제 1 도전형 불순물이 이온 주입된 제 1 도전형 MOS 트랜지스터 활성 영역보다 상기 제 2 도전형 불순물이 이온 주입되고 비정질화된 제 2 도전형 MOS 트랜지스터 활성 영역을 선택적으로 식각할 수 있는 식각 가스를 사용하여 수행하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  5. 제 4항에 있어서,
    상기 식각 가스는 할로겐화 가스인 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  6. 제 1 항에 있어서,
    상기 (c) 단계에서 제 1 리세스 영역 : 제 2 리세스영역의 깊이비는 1 내지 50 : 10 내지 200인 것을 특징으로 하는 CMOS 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 융기형 에피택셜층은 상기 제 1 리세스 영역을 매립하는 제 1 에피택셜층과 상기 제 1 에피택셜층 상에 형성되어 상기 기판 상부로 융기된 제 2 에피택셜층을 포함하고, 상기 리세스형 에피택셜층은 상기 제 2 리세스 영역 전체를 매립하는 상기 제 1 에피택셜층과 그 위에 적층된 상기 제 2 에피택셜층을 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1 에피택셜층과 상기 제 2 에피택셜층은 서로 다른 반도체 물질 또는 부가물을 포함한 반도체 물질로 이루어진 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  9. 제 8 항에 있어서,
    상기 반도체 물질은 Si이고, 상기 부가물은 상기 반도체 물질과 다른 격자 상수를 갖는 물질인 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  10. 제 9 항에 있어서,
    상기 부가물은 Ge 또는 C인 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  11. 제 7 항에 있어서,
    상기 제 1 에피택셜층은 Si 또는 SiC로 이루어지고, 상기 제 2 에피택셜층은 SiGe로 이루어진 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  12. 제 7 항에 있어서,
    상기 제 1 에피택셜층은 SiGe로 이루어지고, 상기 제 2 에피택셜층은 Si 또는 SiC로 이루어진 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  13. 제 1 항에 있어서,
    상기 (b) 단계는
    상기 기판 상에 게이트 절연막, 게이트 전극용 도전막 및 하드마스크용 절연막을 차례로 형성하는 단계;
    상기 하드마스크용 절연막을 패터닝 하여 하드마스크를 형성하는 단계 및
    상기 하드마스크를 식각 마스크로 사용하여 게이트 전극용 도전막 및 게이트 절연막을 식각하여 게이트 전극들 및 패터닝 된 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  14. 제 1 항에 있어서,
    상기 (d) 단계 이전에 상기 제 1 및 제 2 도전형 MOS 트랜지스터의 활성 영역에 할로 이온을 주입하는 단계를 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  15. 제 1 항에 있어서,
    상기 (g) 단계 이후에 콘택을 형성하기 위한 실리사이드막 형성 단계를 더 포함하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  16. 제 15 항에 있어서,
    상기 실리사이드막 형성 단계에 있어서 상기 제 2 에피택셜층이 SiGe로 이루어진 경우에는 Ni를 이용하여 실리사이드막을 형성하는 것을 특징으로 하는 CMOS 트랜지스터의 제조방법.
  17. 반도체 기판;
    상기 반도체 기판 상에 적층된 게이트 절연막과 게이트 전극, 상기 게이트 절연막 하부의 상기 반도체 기판 내의 채널 영역에 접하여 상기 반도체 기판 내에 형성된 제 1 에피택셜층과 상기 제1 에피택셜층 상부에 형성되고 상기 반도체 기판 상부로 융기된 제2 에피택셜층으로 이루어진 융기형 에피택셜층 내에 형성된 융기형 소오스/드레인 영역을 포함하는 제 1 도전형 MOS 트랜지스터; 및
    상기 반도체 기판 상에 적층된 게이트 절연막과 게이트 전극, 상기 게이트 절연막 하부의 상기 반도체 기판 내의 채널 영역에 접하여 상기 반도체 기판 내에 형성된 제 2 에피택셜층과 상기 제 2 에피택셜층 하부의 상기 반도체 기판 내에 형성된 제 1 에피택셜층으로 이루어진 리세스형 에피택셜층 내에 형성된 리세스형 소오스/드레인 영역을 포함하는 제2 도전형 MOS 트랜지스터를 포함하며,
    상기 제 1 도전형 MOS 트랜지스터의 게이트 전극과 상기 제 2 도전형 MOS 트랜지스터의 게이트 전극이 전기적으로 연결되어 있고, 상기 상기 제 1 도전형 MOS 트랜지스터의 드레인과 상기 제 2 도전형 MOS 트랜지스터의 드레인이 전기적으로 연결되어 있는 것을 특징으로 하는 CMOS 트랜지스터.
  18. 제 17 항에 있어서,
    상기 제 1 에피택셜층과 상기 제 2 에피택셜층은 서로 다른 반도체 물질 또는 부가물을 포함한 반도체 물질로 이루어진 것을 특징으로 하는 CMOS 트랜지스터.
  19. 제 18 항에 있어서,
    상기 반도체 물질은 Si 이고, 상기 부가물은 상기 반도체 물질과 다른 격자 상수를 갖는 물질인 것을 특징으로 하는 CMOS 트랜지스터.
  20. 제 19 항에 있어서,
    상기 부가물은 Ge 또는 C인 것을 특징으로 하는 CMOS 트랜지스터.
  21. 제 17 항에 있어서,
    상기 제 1 에피택셜층은 Si 또는 SiC로 이루어지고, 상기 제 2 에피택셜층은 SiGe로 이루어진 것을 특징으로 하는 CMOS 트랜지스터.
  22. 제 17 항에 있어서,
    상기 제 1 에피택셜층은 SiGe로 이루어지고, 상기 제 2 에피택셜층은 Si 또는 SiC로 이루어진 것을 특징으로 하는 CMOS 트랜지스터.
KR1020040046621A 2004-06-22 2004-06-22 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터 KR100642747B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040046621A KR100642747B1 (ko) 2004-06-22 2004-06-22 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
US11/157,521 US7354835B2 (en) 2004-06-22 2005-06-21 Method of fabricating CMOS transistor and CMOS transistor fabricated thereby
US12/029,884 US7619285B2 (en) 2004-06-22 2008-02-12 Method of fabricating CMOS transistor and CMOS transistor fabricated thereby

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040046621A KR100642747B1 (ko) 2004-06-22 2004-06-22 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터

Publications (2)

Publication Number Publication Date
KR20050121479A true KR20050121479A (ko) 2005-12-27
KR100642747B1 KR100642747B1 (ko) 2006-11-10

Family

ID=35479756

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040046621A KR100642747B1 (ko) 2004-06-22 2004-06-22 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터

Country Status (2)

Country Link
US (2) US7354835B2 (ko)
KR (1) KR100642747B1 (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100760912B1 (ko) * 2005-12-29 2007-09-21 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR100781541B1 (ko) * 2005-12-16 2007-12-03 삼성전자주식회사 ＰＦＥＴ에는 임베디드 ＳｉＧｅ, ＮＦＥＴ에는 레이즈드소스/드레인 구조 형성
KR100844933B1 (ko) * 2007-06-26 2008-07-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
KR100924549B1 (ko) * 2007-11-14 2009-11-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
US7755133B2 (en) 2006-11-03 2010-07-13 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device and related fabrication method
US8883651B2 (en) 2011-08-19 2014-11-11 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
KR101536562B1 (ko) * 2009-02-09 2015-07-14 삼성전자 주식회사 반도체 집적 회로 장치
CN107546177A (zh) * 2016-06-28 2018-01-05 西安电子科技大学 直接带隙Ge沟道CMOS集成器件及其制备方法
CN110970489A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6830976B2 (en) * 2001-03-02 2004-12-14 Amberwave Systems Corproation Relaxed silicon germanium platform for high speed CMOS electronics and high speed analog circuits
US6982474B2 (en) 2002-06-25 2006-01-03 Amberwave Systems Corporation Reacted conductive gate electrodes
KR100642646B1 (ko) * 2005-07-08 2006-11-10 삼성전자주식회사 고진공 화학기상증착 기술을 사용하여 에피택시얼반도체층을 선택적으로 형성하는 방법들 및 이에 사용되는배치형 고진공 화학기상증착 장비들
DE102005057074B4 (de) * 2005-11-30 2009-07-23 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Reduzieren von Kristalldefekten in verformten Transistoren durch eine geneigte Voramorphisierung
US20070202669A1 (en) * 2006-02-27 2007-08-30 Fujitsu Limited Epitaxial growth method and semiconductor device fabrication method
JP5145672B2 (ja) * 2006-02-27 2013-02-20 富士通セミコンダクター株式会社 半導体装置の製造方法
US7446026B2 (en) * 2006-02-08 2008-11-04 Freescale Semiconductor, Inc. Method of forming a CMOS device with stressor source/drain regions
US7696019B2 (en) * 2006-03-09 2010-04-13 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof
US7566605B2 (en) * 2006-03-31 2009-07-28 Intel Corporation Epitaxial silicon germanium for reduced contact resistance in field-effect transistors
US8076189B2 (en) 2006-04-11 2011-12-13 Freescale Semiconductor, Inc. Method of forming a semiconductor device and semiconductor device
US7618866B2 (en) * 2006-06-09 2009-11-17 International Business Machines Corporation Structure and method to form multilayer embedded stressors
WO2008015211A1 (en) * 2006-08-01 2008-02-07 Koninklijke Philips Electronics N.V. Effecting selectivity of silicon or silicon-germanium deposition on a silicon or silicon-germanium substrate by doping
US20080076236A1 (en) * 2006-09-21 2008-03-27 Jih-Shun Chiang Method for forming silicon-germanium epitaxial layer
US7494884B2 (en) * 2006-10-05 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. SiGe selective growth without a hard mask
US20080233722A1 (en) * 2007-03-23 2008-09-25 United Microelectronics Corp. Method of forming selective area compound semiconductor epitaxial layer
JP4896789B2 (ja) * 2007-03-29 2012-03-14 株式会社東芝 半導体装置の製造方法
JP5380794B2 (ja) * 2007-06-22 2014-01-08 富士通セミコンダクター株式会社 半導体装置の製造方法および半導体層の形成方法
US7537988B2 (en) * 2007-10-10 2009-05-26 Texas Instruments Incorporated Differential offset spacer
US7936042B2 (en) * 2007-11-13 2011-05-03 International Business Machines Corporation Field effect transistor containing a wide band gap semiconductor material in a drain
KR101561059B1 (ko) * 2008-11-20 2015-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US9768305B2 (en) 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) * 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
US8022488B2 (en) * 2009-09-24 2011-09-20 International Business Machines Corporation High-performance FETs with embedded stressors
US8404538B2 (en) * 2009-10-02 2013-03-26 Taiwan Semiconductor Manufacturing Co., Ltd. Device with self aligned stressor and method of making same
JP2011086728A (ja) * 2009-10-14 2011-04-28 Renesas Electronics Corp 半導体装置およびその製造方法
CN102214574B (zh) * 2010-04-07 2013-06-12 中国科学院微电子研究所 一种半导体器件的制造方法
KR20120038195A (ko) * 2010-10-13 2012-04-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US8680577B2 (en) * 2011-06-13 2014-03-25 Stmicroelectronics, Inc. Recessed gate field effect transistor
KR20130000212A (ko) * 2011-06-22 2013-01-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8647953B2 (en) * 2011-11-17 2014-02-11 United Microelectronics Corp. Method for fabricating first and second epitaxial cap layers
US20130256810A1 (en) * 2012-03-29 2013-10-03 Haizhou Yin Semiconductor Device and Method for Manufacturing the Same
US20130277747A1 (en) 2012-04-24 2013-10-24 Stmicroelectronics, Inc. Transistor having a stressed body
US8872228B2 (en) * 2012-05-11 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Strained-channel semiconductor device fabrication
KR102059526B1 (ko) 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
TWI643346B (zh) 2012-11-22 2018-12-01 三星電子股份有限公司 在凹處包括一應力件的半導體裝置及其形成方法（三）
CN104425374B (zh) * 2013-08-27 2017-10-20 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法
KR102108175B1 (ko) * 2013-12-27 2020-05-08 삼성전자주식회사 반도체 장치의 제조 방법
CN104900662B (zh) * 2014-03-04 2018-09-07 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
WO2015138484A1 (en) 2014-03-10 2015-09-17 InnerSpace Neuro Solutions, Inc. Air line protection coupling for a catheter
US10084063B2 (en) * 2014-06-23 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
KR102222818B1 (ko) * 2014-10-06 2021-03-04 삼성전자주식회사 반도체 장치의 제조 방법
US9455195B2 (en) * 2014-12-05 2016-09-27 International Business Machines Corporation Method of forming performance optimized gate structures by silicidizing lowered source and drain regions
US9754791B2 (en) * 2015-02-07 2017-09-05 Applied Materials, Inc. Selective deposition utilizing masks and directional plasma treatment
US10304938B2 (en) 2016-09-01 2019-05-28 International Business Machines Corporation Maskless method to reduce source-drain contact resistance in CMOS devices
TWI742137B (zh) * 2016-12-15 2021-10-11 台灣積體電路製造股份有限公司 半導體裝置的製造方法
US10269646B2 (en) * 2016-12-15 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11205597B2 (en) * 2018-09-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11239363B2 (en) 2019-01-08 2022-02-01 Samsung Electronics Co., Ltd. Semiconductor devices
US11031502B2 (en) 2019-01-08 2021-06-08 Samsung Electronics Co., Ltd. Semiconductor devices
KR20220092689A (ko) * 2020-12-24 2022-07-04 삼성전자주식회사 반도체 장치 및 제조방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5834810A (en) * 1996-10-17 1998-11-10 Mitsubishi Semiconductor America, Inc. Asymmetrical vertical lightly doped drain transistor and method of forming the same
JP2002237590A (ja) * 2001-02-09 2002-08-23 Univ Tohoku Ｍｏｓ型電界効果トランジスタ
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US6605498B1 (en) * 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
US6987061B2 (en) * 2003-08-19 2006-01-17 Texas Instruments Incorporated Dual salicide process for optimum performance
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
US7301193B2 (en) * 2004-01-22 2007-11-27 Spansion Llc Structure and method for low Vss resistance and reduced DIBL in a floating gate memory cell
JP4700295B2 (ja) * 2004-06-08 2011-06-15 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7361563B2 (en) * 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor
US7118952B2 (en) * 2004-07-14 2006-10-10 Taiwan Semiconductor Manufacturing Co., Ltd. Method of making transistor with strained source/drain
US7288448B2 (en) * 2004-08-24 2007-10-30 Orlowski Marius K Method and apparatus for mobility enhancement in a semiconductor device
US7166897B2 (en) * 2004-08-24 2007-01-23 Freescale Semiconductor, Inc. Method and apparatus for performance enhancement in an asymmetrical semiconductor device
KR100669556B1 (ko) * 2004-12-08 2007-01-15 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7195985B2 (en) * 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US7078285B1 (en) * 2005-01-21 2006-07-18 Sony Corporation SiGe nickel barrier structure employed in a CMOS device to prevent excess diffusion of nickel used in the silicide material
US7238580B2 (en) * 2005-01-26 2007-07-03 Freescale Semiconductor, Inc. Semiconductor fabrication process employing stress inducing source drain structures with graded impurity concentration
CN1959957B (zh) * 2005-10-31 2010-05-05 中芯国际集成电路制造(上海)有限公司 使用应变硅用于晶体管的集成设计方法和结构

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100781541B1 (ko) * 2005-12-16 2007-12-03 삼성전자주식회사 ＰＦＥＴ에는 임베디드 ＳｉＧｅ, ＮＦＥＴ에는 레이즈드소스/드레인 구조 형성
US8288825B2 (en) 2005-12-16 2012-10-16 Globalfoundries Singapore Pte. Ltd. Formation of raised source/drain structures in NFET with embedded SiGe in PFET
US7718500B2 (en) 2005-12-16 2010-05-18 Chartered Semiconductor Manufacturing, Ltd Formation of raised source/drain structures in NFET with embedded SiGe in PFET
KR100760912B1 (ko) * 2005-12-29 2007-09-21 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
US8273620B2 (en) 2006-11-03 2012-09-25 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device and related fabrication method
US7755133B2 (en) 2006-11-03 2010-07-13 Samsung Electronics Co., Ltd. Semiconductor integrated circuit device and related fabrication method
KR100844933B1 (ko) * 2007-06-26 2008-07-09 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
US7687357B2 (en) 2007-06-26 2010-03-30 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
US7968912B2 (en) 2007-06-26 2011-06-28 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
US8097517B2 (en) 2007-11-14 2012-01-17 Hynix Semiconductor Inc. Method for manufacturing semiconductor device with improved short channel effect of a PMOS and stabilized current of a NMOS
KR100924549B1 (ko) * 2007-11-14 2009-11-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR101536562B1 (ko) * 2009-02-09 2015-07-14 삼성전자 주식회사 반도체 집적 회로 장치
US8883651B2 (en) 2011-08-19 2014-11-11 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
CN107546177A (zh) * 2016-06-28 2018-01-05 西安电子科技大学 直接带隙Ge沟道CMOS集成器件及其制备方法
CN107546177B (zh) * 2016-06-28 2019-10-22 西安电子科技大学 直接带隙Ge沟道CMOS集成器件及其制备方法
CN110970489A (zh) * 2018-09-28 2020-04-07 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法
CN110970489B (zh) * 2018-09-28 2023-05-23 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法

Also Published As

Publication number Publication date
US7619285B2 (en) 2009-11-17
US7354835B2 (en) 2008-04-08
KR100642747B1 (ko) 2006-11-10
US20050280098A1 (en) 2005-12-22
US20080135879A1 (en) 2008-06-12

Similar Documents

Publication Publication Date Title
KR100642747B1 (ko) Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
KR100703967B1 (ko) 씨모스 트랜지스터 및 그 제조 방법
US8217423B2 (en) Structure and method for mobility enhanced MOSFETs with unalloyed silicide
US7023018B2 (en) SiGe transistor with strained layers
US6605498B1 (en) Semiconductor transistor having a backfilled channel material
US7492017B2 (en) Semiconductor transistor having a stressed channel
KR100621546B1 (ko) 엘리베이티드 소오스/드레인 구조의 모스트랜지스터 및 그제조방법
JP4630728B2 (ja) 半導体装置及びその製造方法
US8563382B2 (en) Semiconductor device
US8889501B2 (en) Methods for forming MOS devices with raised source/drain regions
US20070184600A1 (en) Stressed-channel CMOS transistors
KR20070029711A (ko) 트랜지스터 형성 방법
US20070196992A1 (en) In-situ doped silicon germanium and silicon carbide source drain region for strained silicon CMOS transistors
WO2007034553A1 (ja) 半導体装置およびその製造方法
US20080116487A1 (en) Methods of fabricating transistors having high carrier mobility and transistors fabricated thereby
CN103811313A (zh) 降低外延中的图案负载效应
US6924182B1 (en) Strained silicon MOSFET having reduced leakage and method of its formation
US20150087127A1 (en) Mosfet with source side only stress
KR101673920B1 (ko) 반도체 장치의 제조 방법
KR100760912B1 (ko) 반도체 소자 및 그 제조 방법
KR100788353B1 (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120925

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130930

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141001

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20151001

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160930

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee