JP2009094371A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体基板2の素子分離領域3で画定された素子領域20上に、ゲート絶縁膜5を介してゲート電極6を形成し、そのゲート電極6の両側の素子領域20内に、エクステンション領域8およびソース・ドレイン領域9を形成すると共に、半導体基板2と格子定数の異なる半導体層10を素子分離領域3の少なくとも一部と離間して形成する。これにより、シリサイド層11の形成を行った場合にも、素子分離領域3の近傍でのスパイクの形成が抑えられ、そのようなスパイクに起因したリーク電流の発生が抑えられるようになる。
【選択図】図1
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例えば、シリコン(Si)基板を用いて形成するpチャネル型MOS電界効果トランジスタ(「pMOSトランジスタ」という。)のソース・ドレインの一部を、Si基板と格子定数の異なるシリコンゲルマニウム(SiGe)層を用いて構成し、そのチャネル領域に圧縮応力を発生させて正孔の移動度を向上させる技術が提案されている(特許文献1参照)。
図22はシリサイド化後の状態の一例を示すpMOSトランジスタの要部断面模式図である。
まず、原理構成について説明する。
図1はMOSトランジスタの要部断面模式図である。
このようなMOSトランジスタ1では、ソース・ドレインとして機能する領域に、半導体基板2と格子定数が異なる半導体層10が形成されていることにより、ゲート電極6の直下に形成されるチャネル領域に応力が発生し、そのチャネル領域を移動するキャリアの移動度の向上が図られている。例えば、半導体基板2にSi基板を用いた場合、半導体層10は、このMOSトランジスタ1がpチャネル型であれば、そのチャネル領域に圧縮応力を発生させるSiGe層あるいはシリコンゲルマニウムカーバイド(SiGeC)層とすることができ、また、このMOSトランジスタ1がnチャネル型であれば(「nMOSトランジスタ」という。)、そのチャネル領域に引っ張り応力を発生させるSiC層とすることができる。SiGe層、SiGeC層、SiC層は、さらに別の元素を含んでもよい。
通常、シリサイド層11は、素子分離領域3、ゲート電極6、サイドウォールスペーサ7、ソース・ドレイン領域9および半導体層10が露出している状態の全面に、Ni等の金属膜を形成し、熱処理を行って、その金属膜の金属と、ゲート電極6、ソース・ドレイン領域9および半導体層10のSiとを反応させることによって形成される。しかし、仮に、上記半導体層10のようにチャネル領域に応力を発生させる目的で形成する半導体層が、素子分離領域3と離間せずに形成されているような場合には、シリサイド化の際、その半導体層の組成やシリサイド化条件等によっては、余剰金属により、それらの境界部にスパイクが形成されてしまうことがある。
図2は第1の構成例の要部平面模式図である。
この図3には、図1に示したMOSトランジスタ1と同様の構成を有する、シリサイド層形成前のMOSトランジスタ1bの要部平面を模式的に図示している。このMOSトランジスタ1bは、上記の図2と同様、素子分離領域3bで画定された半導体基板2bの素子領域20bに、側壁にサイドウォールスペーサ7bを設けたゲート電極6bが形成されている。
この図4には、図1に示したMOSトランジスタ1と同様の構成を有する、シリサイド層形成前のMOSトランジスタ1cの要部平面を模式的に図示している。このMOSトランジスタ1cは、上記の図2と同様、素子分離領域3cで画定された半導体基板2cの素子領域20cに、側壁にサイドウォールスペーサ7cを設けたゲート電極6cが形成されている。
図5はゲート電極材料等の形成工程の要部断面模式図である。
次いで、全面に膜厚1.2nmの絶縁膜55を形成する。この絶縁膜55は、例えば熱酸化法により形成することができる。
図6はパターニング工程の要部断面模式図である。
図6に示したようなパターニング後は、図7に示すように、まず、全面に熱CVD(Chemical Vapor Deposition)法により、膜厚5nm〜30nmのシリコン酸化膜58を形成する。例えば、原料としてテトラエトキシシラン(TEOS)を用い、成膜温度を550℃〜700℃とする。
図7に示したシリコン酸化膜58およびシリコン窒化膜59の形成後は、まず、例えばスピンコート法により、全面にフォトレジスト膜60を形成し、フォトリソグラフィ技術を用いて、pMOS形成領域30に所定形状の開口部60aを形成する。ここでは、図9に示すように、pMOS形成領域30の外周部のうち、ゲート電極の延在方向に平行する端部が覆われるように、フォトレジスト膜60に開口部60aを形成する。
図8および図9に示したようなフォトレジスト膜60を用いて第1のサイドウォールスペーサ61を形成した後は、それらをマスクにして、pMOS形成領域30のゲート電極56aの両側に露出するSi基板51に対して選択的エッチング(「第1のエッチング」という。)を行い、リセス62を形成する。この第1のエッチングは、例えば、エッチングガスに臭化水素(HBr)を用いたRIE(Reactive Ion Etching)等により行う。リセス62の深さは、例えば50nm程度とする。第1のエッチング後、フォトレジスト膜60は剥離する。
図10に示したような第1のエッチング後は、フッ酸(HF)を用いたウェット処理を行う。pMOS形成領域30のSi基板51に形成したリセス62の表面に酸化膜(自然酸化膜)があると、そこに後述のSiGe層63(図12参照。)をエピタキシャル成長させることができない。HFを用いたウェット処理により、前述の酸化膜をあらかじめ除去することができる。
図11に示したリセス62aの形成後は、その形成に続けて、例えば減圧熱CVD法により、そのリセス62aにSiGe層63を選択的にエピタキシャル成長させる。その場合、例えば、原料としてSiH2Cl2、ゲルマン(GeH4)、HClおよび水素(H2)の混合ガスを用い、成膜温度を500℃〜800℃、成膜室内の圧力を100Pa〜5000Paとする。各原料の流量については、例えば、SiH2Cl2の流量を50sccm〜300sccm、GeH4の流量を50sccm〜300sccm、HClの流量を30sccm〜300sccmとする。
図12に示したようにSiGe層63を形成した後は、ゲート電極56a,56bの側壁に形成されていた第1のサイドウォールスペーサ61、すなわちシリコン窒化膜59およびシリコン酸化膜58を除去する。シリコン窒化膜59はリン酸(H3PO4)等を用いて、また、シリコン酸化膜58はHF等を用いて除去する。
シリコン窒化膜59およびシリコン酸化膜58の除去後は、まず、図14に示すように、例えばスピンコート法により、全面にフォトレジスト膜64を形成し、フォトリソグラフィ技術を用いて、そのフォトレジスト膜64のnMOS形成領域40に対応する領域に開口部64aを形成する。
その後は、図15に示すように、pMOS形成領域30についても同様にして、pMOS形成領域30に対応する領域に開口部66aを設けたフォトレジスト膜66を形成した後、Si基板51の比較的深い領域にアンチモン(Sb)等のn型のドーパント不純物を導入してn型のポケット領域(図示せず。)を形成し、Si基板51の浅い領域にホウ素(B)等のp型のドーパント不純物を導入してエクステンション領域65aを形成する。エクステンション領域65aの形成後は、フォトレジスト膜66を剥離する。
エクステンション領域65a,65b等の形成後は、図16に示すように、全面に熱CVD法により、膜厚50nm〜100nmのシリコン酸化膜を形成した後、異方性エッチングを行い、ゲート電極56a,56bの側壁にそのシリコン酸化膜からなるサイドウォールスペーサ(「第2のサイドウォールスペーサ」という。)67a,67bを形成する。シリコン酸化膜形成時の原料としては、例えばビスターシャリブチルアミノシラン(BTBAS)と酸素(O2)を用い、成膜温度を500℃〜580℃とする。
第2のサイドウォールスペーサ67a,67bの形成後は、まず、図17に示すように、pMOS形成領域30に対応する領域に開口部68aを設けたフォトレジスト膜68を形成する。そして、例えばイオン注入法により、フォトレジスト膜68、ゲート電極56aおよび第2のサイドウォールスペーサ67aをマスクにして、Si基板51にp型のドーパント不純物を導入し、エクステンション領域65aより深いソース・ドレイン領域69aを形成する。p型のドーパント不純物としては、例えばBを用いることができる。イオン注入条件は、例えば、加速エネルギーを8keVとし、ドーズ量を5×1015cm-2とすることができる。ソース・ドレイン領域69aの形成後は、フォトレジスト膜68を剥離する。
その後は、図18に示すように、nMOS形成領域40についても同様にして、nMOS形成領域40に対応する領域に開口部70aを設けたフォトレジスト膜70を形成した後、n型のドーパント不純物を導入し、エクステンション領域65bより深いソース・ドレイン領域69bを形成する。n型のドーパント不純物としては、例えばAsまたはリン(P)を用いることができる。イオン注入条件は、例えば、加速エネルギーを6keVとし、ドーズ量を1×1016cm-2とすることができる。ソース・ドレイン領域69bの形成後は、フォトレジスト膜70を剥離する。
シリサイド化にあたり、まず、例えば、スパッタ法により、全面に、例えば膜厚5nm〜20nm程度のNi膜を形成する。そして、熱処理を行うことにより、NiとSiとを反応させる。この熱処理はN2やAr等の不活性雰囲気において100℃〜500℃で行う。次にSiと反応しなかったNi膜を例えば塩酸と過酸化水素水の混合薬液により除去する。必要に応じて、第2の熱処理を、N2やAr等の不活性雰囲気において200℃〜500℃で行う。これにより、図19に示すように、ゲート電極56a,56b、ソース・ドレイン領域69a,69bおよびSiGe層63の各表層部に、ニッケルシリサイド膜71が形成される。シリサイド層の膜厚は10nm〜40nm程度である。
このような開口部60bを形成すると、図8と同様にゲート電極56aの側壁に第1のサイドウォールスペーサ61が形成されると共に、pMOS形成領域30のSi基板51の、素子分離領域52との境界部51bのすべてに、シリコン酸化膜58およびシリコン窒化膜59が残るようになる。そして、それらをマスクに図10および図11と同様にしてリセスが形成され、形成されたリセスに図12と同様にしてSiGe層が形成される。したがって、形成されるSiGe層は、pMOS形成領域30を囲む素子分離領域52のすべての部分から離間して形成されるようになる。
また、上記の説明では、主に、pMOSトランジスタのチャネル領域に応力を発生させるための半導体層としてSiGe層を形成する場合を例にして述べたが、前述のように、SiGe層に替えてSiGeC層を形成するようにしてもよい。
図24は、素子分離領域からの離間量(Offset量,nm)とドレイン電流(mA/μm)との関係を調べたものである。図2に示される構造を有するPMOSトランジスタにおいて、Offset量を100nmまで増加させて測定した。Offset量の増加に伴い、ドレイン電流はやや減少したが、SiGeを適用しないトランジスタのドレイン電流(約0.4mA/μm)に比べて高い値が得られた。
前記半導体基板の前記素子分離領域で画定された素子領域上に形成されたゲート電極と、
前記ゲート電極両側の前記素子領域内にあって、前記素子分離領域の少なくとも一部と離間した半導体層と、
を有することを特徴とする半導体装置。
前記半導体基板の前記素子分離領域で画定された素子領域上に形成されたゲート電極と、
前記ゲート電極両側の前記素子領域内にあって、前記素子分離領域の少なくとも一部と離間して形成された溝部と、
前記溝部に形成された半導体層と、
を有することを特徴とする半導体装置。
(付記4) 前記半導体層は、前記半導体基板と格子定数が異なることを特徴とする付記1〜3のいずれかに記載の半導体装置。
(付記6) 前記半導体層は、前記素子分離領域のうち、前記ゲート電極のゲート長方向に存在する部分と離間して形成されていることを特徴とする付記1〜5のいずれかに記載の半導体装置。
(付記9) 半導体基板に素子分離領域を形成する工程と、
前記半導体基板の前記素子分離領域で画定された素子領域上にゲート電極を形成する工程と、
前記ゲート電極両側の前記素子領域内に、前記素子分離領域の少なくとも一部と離間した半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記11) 前記半導体層は、前記半導体基板と格子定数が異なることを特徴とする付記9または10に記載の半導体装置の製造方法。
前記素子領域と前記素子分離領域との境界部の少なくとも一部の領域を覆うマスクを形成し、
前記マスクを用いて前記素子領域内に溝部を形成し、
前記溝部に前記半導体層を形成することを特徴とする付記9〜12のいずれかに記載の半導体装置の製造方法。
熱処理により前記金属層と前記半導体層を反応させることによって行われることを特徴とする付記10記載の半導体装置の製造方法。
2,2a,2b,2c 半導体基板
3,3a,3b,3c,52 素子分離領域
4 ウェル
5,55a,55b ゲート絶縁膜
6,6a,6b,6c,56a,56b ゲート電極
7,7a,7b,7c サイドウォールスペーサ
8,65a,65b エクステンション領域
9,69a,69b ソース・ドレイン領域
10,10a,10b,10c 半導体層
11 シリサイド層
20,20a,20b,20c 素子領域
30 pMOS形成領域
40 nMOS形成領域
51 Si基板
51a,51b,51c 境界部
53 p型ウェル
54 n型ウェル
55 絶縁膜
56 ポリシリコン膜
57,57a,57b,59 シリコン窒化膜
58 シリコン酸化膜
60,64,66,68,70 フォトレジスト膜
60a,60b,60c,64a,66a,68a,70a 開口部
61 第1のサイドウォールスペーサ
62,62a リセス
63 SiGe層
67a,67b 第2のサイドウォールスペーサ
71 ニッケルシリサイド膜
L ゲート長方向
W ゲート幅方向
Claims (10)
- 半導体基板に形成された素子分離領域と、
前記半導体基板の前記素子分離領域で画定された素子領域上に形成されたゲート電極と、
前記ゲート電極両側の前記素子領域内にあって、前記素子分離領域の少なくとも一部と離間した半導体層と、
を有することを特徴とする半導体装置。 - 半導体基板に形成された素子分離領域と、
前記半導体基板の前記素子分離領域で画定された素子領域上に形成されたゲート電極と、
前記ゲート電極両側の前記素子領域内にあって、前記素子分離領域の少なくとも一部と離間して形成された溝部と、
前記溝部に形成された半導体層と、
を有することを特徴とする半導体装置。 - 前記半導体層上にシリサイド層を有することを特徴とする請求項1または2に記載の半導体装置。
- 前記半導体層は、前記半導体基板と格子定数が異なることを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- 前記半導体基板はSi基板であり、前記半導体層は、SiGe、SiGeCまたはSiCであることを特徴とする請求項1〜4のいずれかに記載の半導体装置。
- 前記半導体層と前記素子分離領域との離間距離が、5nm〜100nmであることを特徴とする請求項1〜5のいずれかに記載の半導体装置。
- 半導体基板に素子分離領域を形成する工程と、
前記半導体基板の前記素子分離領域で画定された素子領域上にゲート電極を形成する工程と、
前記ゲート電極両側の前記素子領域内に、前記素子分離領域の少なくとも一部と離間した半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記半導体層を形成する工程後、前記半導体層上にシリサイド層を形成する工程を有することを特徴とする請求項7記載の半導体装置の製造方法。
- 前記半導体層は、前記半導体基板と格子定数が異なることを特徴とする請求項7または8に記載の半導体装置の製造方法。
- 前記半導体基板はSi基板であり、前記半導体層は、SiGe、SiGeCまたはSiCであることを特徴とする請求項7〜9のいずれかに記載の半導体装置の製造方法。
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