JP2009094371A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】歪み技術を適用した半導体装置のシリサイド化に起因したリーク電流の発生を抑制する。
【解決手段】半導体基板２の素子分離領域３で画定された素子領域２０上に、ゲート絶縁膜５を介してゲート電極６を形成し、そのゲート電極６の両側の素子領域２０内に、エクステンション領域８およびソース・ドレイン領域９を形成すると共に、半導体基板２と格子定数の異なる半導体層１０を素子分離領域３の少なくとも一部と離間して形成する。これにより、シリサイド層１１の形成を行った場合にも、素子分離領域３の近傍でのスパイクの形成が抑えられ、そのようなスパイクに起因したリーク電流の発生が抑えられるようになる。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特に、歪み技術を適用した半導体装置およびその製造方法に関する。
近年、微細化に拠らずに高速化を図るための技術として、キャリア移動度を向上させることができる、いわゆる歪み技術が注目されている。
例えば、シリコン（Ｓｉ）基板を用いて形成するｐチャネル型ＭＯＳ電界効果トランジスタ（「ｐＭＯＳトランジスタ」という。）のソース・ドレインの一部を、Ｓｉ基板と格子定数の異なるシリコンゲルマニウム（ＳｉＧｅ）層を用いて構成し、そのチャネル領域に圧縮応力を発生させて正孔の移動度を向上させる技術が提案されている（特許文献１参照）。
特開２００６−１８６２４０号公報
ＳｉＧｅを用いたｐＭＯＳトランジスタやシリコンカーバイド（ＳｉＣ）を用いたｎＭＯＳトランジスタにおいて、ソース・ドレインの低抵抗化を行うために、ニッケルシリサイド化やコバルトシリサイド化を行った場合であっても、トランジスタのリーク電流を低く抑える必要がある。
本発明はこのような点に鑑みてなされたものであり、リーク電流を抑えた高性能かつ高信頼性の半導体装置およびその製造方法を提供することを目的とする。
本発明では、上記課題を解決するために、半導体基板に形成された素子分離領域と、前記半導体基板の前記素子分離領域で画定された素子領域上に形成されたゲート電極と、前記ゲート電極両側の前記素子領域内にあって、前記素子分離領域の少なくとも一部と離間した半導体層と、を有することを特徴とする半導体装置が提供される。
また、本発明では、上記課題を解決するために、半導体基板に素子分離領域を形成する工程と、前記半導体基板の前記素子分離領域で画定された素子領域上にゲート電極を形成する工程と、前記ゲート電極両側の前記素子領域内に、前記素子分離領域の少なくとも一部と離間した半導体層を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
本発明では、素子分離領域で画定された素子領域内に、素子分離領域の少なくとも一部と離間して半導体層を形成する。これにより、シリサイド化を行っても、リーク電流の発生を抑えた高性能かつ高信頼性の半導体装置が実現可能になる。
本発明の発明者らによって、ＳｉＧｅやＳｉＣを用いたトランジスタにシリサイド化工程を適用した場合、以下のような問題が発生することがわかった。
図２２はシリサイド化後の状態の一例を示すｐＭＯＳトランジスタの要部断面模式図である。
この図２２に示すｐＭＯＳトランジスタ１００は、ＳＴＩ（Shallow Trench Isolation）法により形成される素子分離領域１０２で画定されたＳｉ基板１０１の素子領域に、ゲート絶縁膜１０３を介してゲート電極１０４が形成され、その側壁にサイドウォールスペーサ１０５が形成されている。ゲート電極１０４の両側の素子領域には、ソース・ドレイン・エクステンション領域（「エクステンション領域」という。）１０６、ソース・ドレイン領域１０７およびＳｉＧｅ層１０８が形成されている。
ＳｉＧｅ層１０８は、通常、Ｓｉ基板１０１にリセスを形成した後、そこにＳｉＧｅをエピタキシャル成長させることによって形成される。そして、ニッケル（Ｎｉ）を用いたシリサイド化を行うことにより、ニッケルシリサイド（ＮｉＳｉ）層１０９が形成される。
しかし、ニッケルシリサイド層１０９を形成する際に、ＳｉＧｅ層１０８と素子分離領域１０２との境界部からＳｉ基板１０１の内部へとシリサイド化が進行してスパイク１０９ａが形成される場合がある。その場合、ｐＭＯＳトランジスタ１００の動作時に、そのようなスパイク１０９ａが原因でリーク電流が発生してしまうようになる。また、ゲート電極１０４と素子分離領域１０２とが交差するような領域において上記のようなスパイク１０９ａが形成されると、同様にリーク電流が発生したり、場合によりショートが発生したりするようになる。このようなリーク電流等の発生は、歩留まりの低下や消費電力の増加を招いてしまう。
また、スパイク１０９ａの形成は、シリサイド化条件を制御することによって抑えることも可能である。しかし、Ｓｉ基板１０１の別の素子領域に別の形態のＭＯＳトランジスタを形成するような場合、例えば、このような歪み技術を適用しないＭＯＳトランジスタを形成するような場合には、シリサイド化が通常それらに対し一括して行われるため、それらのシリサイド化条件を同時に最適化することが難しくなるといった問題もある。
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、原理構成について説明する。
図１はＭＯＳトランジスタの要部断面模式図である。
図１に示すＭＯＳトランジスタ１は、Ｓｉ基板等の半導体基板２に、ＳＴＩ法により素子分離領域３が形成され、その素子分離領域３によって画定された素子領域２０に、所定導電型のドーパント不純物が導入されたウェル４が形成された構成を有している。素子領域２０の半導体基板２上には、シリコン酸化膜等のゲート絶縁膜５を介して、ポリシリコン等を用いてゲート電極６が形成されている。ゲート電極６の側壁には、シリコン酸化膜等の絶縁膜からなるサイドウォールスペーサ７が形成されている。
ゲート電極６の両側の素子領域２０内には、その浅い領域に、所定導電型のドーパント不純物が導入されたエクステンション領域８が形成され、さらにその外側に、より深い領域まで所定導電型のドーパント不純物が導入されたソース・ドレイン領域９が形成されている。さらに、ゲート電極６の両側の素子領域２０内には、半導体基板２と格子定数が異なる半導体層１０が形成されている。
また、ゲート電極６、ソース・ドレイン領域９および半導体層１０の各表層部には、ニッケルシリサイドやコバルトシリサイド等のシリサイド層１１が形成されている。
このようなＭＯＳトランジスタ１では、ソース・ドレインとして機能する領域に、半導体基板２と格子定数が異なる半導体層１０が形成されていることにより、ゲート電極６の直下に形成されるチャネル領域に応力が発生し、そのチャネル領域を移動するキャリアの移動度の向上が図られている。例えば、半導体基板２にＳｉ基板を用いた場合、半導体層１０は、このＭＯＳトランジスタ１がｐチャネル型であれば、そのチャネル領域に圧縮応力を発生させるＳｉＧｅ層あるいはシリコンゲルマニウムカーバイド（ＳｉＧｅＣ）層とすることができ、また、このＭＯＳトランジスタ１がｎチャネル型であれば（「ｎＭＯＳトランジスタ」という。）、そのチャネル領域に引っ張り応力を発生させるＳｉＣ層とすることができる。ＳｉＧｅ層、ＳｉＧｅＣ層、ＳｉＣ層は、さらに別の元素を含んでもよい。
さらに、このＭＯＳトランジスタ１では、図１に示したように、半導体層１０が素子分離領域３と離間して形成されている。
通常、シリサイド層１１は、素子分離領域３、ゲート電極６、サイドウォールスペーサ７、ソース・ドレイン領域９および半導体層１０が露出している状態の全面に、Ｎｉ等の金属膜を形成し、熱処理を行って、その金属膜の金属と、ゲート電極６、ソース・ドレイン領域９および半導体層１０のＳｉとを反応させることによって形成される。しかし、仮に、上記半導体層１０のようにチャネル領域に応力を発生させる目的で形成する半導体層が、素子分離領域３と離間せずに形成されているような場合には、シリサイド化の際、その半導体層の組成やシリサイド化条件等によっては、余剰金属により、それらの境界部にスパイクが形成されてしまうことがある。
これに対し、図１に示したＭＯＳトランジスタ１では、半導体層１０が素子分離領域３と離間して形成され、上記のようなスパイクの形成を抑えることができる。したがって、スパイクの形成に起因して発生するリーク電流を抑制することができるようになる。
この図１に示したＭＯＳトランジスタ１のように、半導体層を素子分離領域と離間して形成する構成の例としては、次の図２〜図４に示すようなものが挙げられる。
図２は第１の構成例の要部平面模式図である。
この図２には、図１に示したＭＯＳトランジスタ１と同様の構成を有する、シリサイド層形成前のＭＯＳトランジスタ１ａの要部平面を模式的に図示している。このＭＯＳトランジスタ１ａは、素子分離領域３ａで画定された半導体基板２ａの素子領域２０ａに、側壁にサイドウォールスペーサ７ａを設けたゲート電極６ａが形成され、ゲート電極６ａの両側に半導体層１０ａが形成されている。
そして、この図２の例では、半導体層１０ａが、素子領域２０ａを囲む素子分離領域３ａのすべての部分から離間して形成されている。この図２に示すような構成とすることにより、素子分離領域３ａの近傍でのスパイクの形成を抑えることができ、リーク電流を効果的に抑制することができる。
なお、この図２のような構成の場合、半導体層１０ａの外周部全域を素子分離領域３ａから離間して形成するため、素子領域２０ａに占める半導体層１０ａの体積が減少し、チャネル領域に与える歪みが減少する点に留意する。特にＭＯＳトランジスタ１ａのサイズが小さくなるほど、そのような歪み減少の影響が大きくなる可能性がある点に留意する。
図３は第２の構成例の要部平面模式図である。
この図３には、図１に示したＭＯＳトランジスタ１と同様の構成を有する、シリサイド層形成前のＭＯＳトランジスタ１ｂの要部平面を模式的に図示している。このＭＯＳトランジスタ１ｂは、上記の図２と同様、素子分離領域３ｂで画定された半導体基板２ｂの素子領域２０ｂに、側壁にサイドウォールスペーサ７ｂを設けたゲート電極６ｂが形成されている。
この図３の例では、ゲート電極６ｂの両側に形成されている半導体層１０ｂが、素子領域２０ｂを囲む素子分離領域３ｂのうちのゲート長方向（チャネル方向）Ｌの部分と離間して形成されている。この図３に示すような構成とすることにより、素子領域２０ｂに占める半導体層１０ｂの体積を確保しつつ、素子分離領域３ｂの近傍でのスパイクの形成を抑えることができ、リーク電流を効果的に抑制することができる。
図４は第３の構成例の要部平面模式図である。
この図４には、図１に示したＭＯＳトランジスタ１と同様の構成を有する、シリサイド層形成前のＭＯＳトランジスタ１ｃの要部平面を模式的に図示している。このＭＯＳトランジスタ１ｃは、上記の図２と同様、素子分離領域３ｃで画定された半導体基板２ｃの素子領域２０ｃに、側壁にサイドウォールスペーサ７ｃを設けたゲート電極６ｃが形成されている。
この図４の例では、ゲート電極６ｃの両側に形成されている半導体層１０ｃが、素子領域２０ｃを囲む素子分離領域３ｃのうちのゲート幅方向（チャネル方向と直交する方向）Ｗの部分と離間して形成されている。この図４に示すような構成とすることにより、素子領域２０ｃに占める半導体層１０ｃの体積を確保しつつ、素子分離領域３ｃの近傍でのスパイクの形成を抑えることができ、リーク電流を効果的に抑制することができる。
チャネル領域に所定の応力を発生させる半導体層を備えたＭＯＳトランジスタを形成するにあたり、その半導体層を、図２〜図４に例示したいずれの構成とするかは、そのＭＯＳトランジスタのサイズや要求特性等に基づいて選択すればよい。また、１枚の半導体基板上にそのような半導体層を備えた複数のＭＯＳトランジスタを形成する場合には、それらのサイズ、レイアウト、要求特性等に基づき、図２〜図４に例示したような構成のうち、各ＭＯＳトランジスタに適したものをそれぞれ適用するようにすればよい。
なお、半導体層を素子分離領域と離間して形成する構成の例は、図２〜図４に例示したものに限定されない。すなわち、素子領域内の半導体層が、その素子領域を囲んでいる素子分離領域の少なくとも一部と離間して形成されていれば（離間している部分が点在しているような場合を含む。）、一定のリーク電流抑制効果を得ることが可能である。
続いて、上記のようなＭＯＳトランジスタを備えた半導体装置の構成およびその形成方法について、具体例を挙げて説明する。
図５はゲート電極材料等の形成工程の要部断面模式図である。
まず、図５に示すように、Ｓｉ基板５１に、ｐＭＯＳトランジスタを形成する素子領域（「ｐＭＯＳ形成領域」という。）３０およびｎＭＯＳトランジスタを形成する素子領域（「ｎＭＯＳ形成領域」という。）４０を画定する素子分離領域５２を形成する。素子分離領域５２は、ここではＳＴＩ法により形成する。
次いで、例えばスピンコート法により、全面にフォトレジスト膜（図示せず。）を形成した後、フォトリソグラフィ技術を用い、形成したそのフォトレジスト膜のｎＭＯＳ形成領域４０に対応する領域に開口部（図示せず。）を形成する。そして、その開口部を形成したフォトレジスト膜をマスクとして、ｐ型のドーパント不純物を導入することにより、ｎＭＯＳ形成領域４０の半導体基板内にｐ型ウェル５３を形成する。その後、そのフォトレジスト膜は剥離する。
同様に、ｐＭＯＳ形成領域３０についても、ｎ型のドーパント不純物を導入して、その半導体基板内にｎ型ウェル５４を形成する。
次いで、全面に膜厚１．２ｎｍの絶縁膜５５を形成する。この絶縁膜５５は、例えば熱酸化法により形成することができる。
次いで、全面にゲート電極材料である膜厚１００ｎｍのポリシリコン膜５６を形成し、さらにその上に、エッチングマスクとなるシリコン窒化膜５７を形成する。
図６はパターニング工程の要部断面模式図である。
図５に示したシリコン窒化膜５７の形成まで行った後は、フォトリソグラフィ技術を用い、シリコン窒化膜５７のパターニングを行い（シリコン窒化膜５７ａ，５７ｂ）、それをマスクにポリシリコン膜５６および絶縁膜５５のパターニングを行う。パターニングの際には、例えば異方性エッチングを用いる。
このようなパターニングを行うことにより、図６に示すように、ｐＭＯＳ形成領域３０とｎＭＯＳ形成領域４０とにそれぞれ、ゲート絶縁膜５５ａ，５５ｂを介してゲート電極５６ａ，５６ｂが形成された構造が得られる。なお、パターニング後、ゲート電極５６ａ，５６ｂ上のシリコン窒化膜５７ａ，５７ｂは、以後に行われる工程でゲート電極５６ａ，５６ｂを保護するため、除去せずに残しておくことが望ましい。
図７は絶縁膜形成工程の要部断面模式図である。
図６に示したようなパターニング後は、図７に示すように、まず、全面に熱ＣＶＤ（Chemical Vapor Deposition）法により、膜厚５ｎｍ〜３０ｎｍのシリコン酸化膜５８を形成する。例えば、原料としてテトラエトキシシラン（ＴＥＯＳ）を用い、成膜温度を５５０℃〜７００℃とする。
次いで、そのシリコン酸化膜５８上に、同じく熱ＣＶＤ法により、膜厚１０ｎｍ〜６０ｎｍのシリコン窒化膜５９を形成する。例えば、原料としてジクロロシラン（ＳｉＨ2Ｃｌ2）を用い、成膜温度を６００℃〜８００℃とする。
図８は第１のサイドウォールスペーサ形成工程の要部断面模式図、図９は第１のサイドウォールスペーサ形成工程のｐＭＯＳ形成領域およびその周辺の平面模式図である。
図７に示したシリコン酸化膜５８およびシリコン窒化膜５９の形成後は、まず、例えばスピンコート法により、全面にフォトレジスト膜６０を形成し、フォトリソグラフィ技術を用いて、ｐＭＯＳ形成領域３０に所定形状の開口部６０ａを形成する。ここでは、図９に示すように、ｐＭＯＳ形成領域３０の外周部のうち、ゲート電極の延在方向に平行する端部が覆われるように、フォトレジスト膜６０に開口部６０ａを形成する。
そして、そのような開口部６０ａを形成したフォトレジスト膜６０をマスクにして、ｐＭＯＳ形成領域３０のシリコン窒化膜５９およびシリコン酸化膜５８に対して異方性エッチングを行う。その際、エッチングガスとしては、例えばハイドロフルオロカーボンを用いる。このような異方性エッチングを行うことにより、ｐＭＯＳ形成領域３０のゲート電極５６ａの側壁部分に、シリコン酸化膜５８とシリコン窒化膜５９の積層構造で構成されたサイドウォールスペーサ（「第１のサイドウォールスペーサ」という。）６１が形成される。
また、ここでは図８および図９に示したような開口部６０ａを形成していることにより、図８に示したように境界部５１ａ上に、シリコン酸化膜５８およびシリコン窒化膜５９が残るようになる。なお、素子分離領域３ａと素子領域２０ａとの界面を覆う膜の構造としては、本実施例で開示したシリコン酸化膜５８とシリコン窒化膜５９の積層構造に限られるものではない。素子分離領域３ａと素子領域２０ａとの界面をマスクする機能を有するものであれば、シリコン酸化膜の単層やシリコン窒化膜の単層であってもよい。またレジストマスクを使用することも可能である。
このようにして第１のサイドウォールスペーサ６１を形成する際、フォトレジスト膜６０の開口部６０ａをどのような形状とするかによって、後述するリセス６２，６２ａの形成領域（図１０および図１１参照。）、さらにはその後に形成されるＳｉＧｅ層６３（図１２参照。）の形成領域が決まってくる。
図１０は第１のリセス形成工程の要部断面模式図である。
図８および図９に示したようなフォトレジスト膜６０を用いて第１のサイドウォールスペーサ６１を形成した後は、それらをマスクにして、ｐＭＯＳ形成領域３０のゲート電極５６ａの両側に露出するＳｉ基板５１に対して選択的エッチング（「第１のエッチング」という。）を行い、リセス６２を形成する。この第１のエッチングは、例えば、エッチングガスに臭化水素（ＨＢｒ）を用いたＲＩＥ（Reactive Ion Etching）等により行う。リセス６２の深さは、例えば５０ｎｍ程度とする。第１のエッチング後、フォトレジスト膜６０は剥離する。
図１１は第２のリセス形成工程の要部断面模式図である。
図１０に示したような第１のエッチング後は、フッ酸（ＨＦ）を用いたウェット処理を行う。ｐＭＯＳ形成領域３０のＳｉ基板５１に形成したリセス６２の表面に酸化膜（自然酸化膜）があると、そこに後述のＳｉＧｅ層６３（図１２参照。）をエピタキシャル成長させることができない。ＨＦを用いたウェット処理により、前述の酸化膜をあらかじめ除去することができる。
次いで、シリコン酸化膜５８およびシリコン窒化膜５９をマスクにして、図１０に示したリセス６２に対してさらにケミカルエッチング（「第２のエッチング」という。）を行い、図１１に示すようなリセス６２ａを形成する。この第２のエッチングは、例えば、６００℃〜９００℃で、塩化水素（ＨＣｌ）ガスあるいは塩素（Ｃｌ2）ガス等を用いて行う。掘り込む深さは、例えば２０ｎｍ程度とする。このような第２のエッチングを行うことで、後述のエクステンション領域６５ａ（図１５参照。）およびソース・ドレイン領域６９ａ（図１７参照。）の形状制御が可能になる。
なお、この図１１に示したようなリセス６２ａの形成は、ウェットエッチングによって行うことも可能である。ただし、上記のようにＨＣｌガスやＣｌ2ガスを用いてエッチングを行った場合には、リセス６２ａの形成に続けて、そこに選択的にエピタキシャル成長を行うことが可能であり、エッチング後の表面状態の制御が比較的容易であるというメリットがある。
図１２はＳｉＧｅ層形成工程の要部断面模式図である。
図１１に示したリセス６２ａの形成後は、その形成に続けて、例えば減圧熱ＣＶＤ法により、そのリセス６２ａにＳｉＧｅ層６３を選択的にエピタキシャル成長させる。その場合、例えば、原料としてＳｉＨ2Ｃｌ2、ゲルマン（ＧｅＨ4）、ＨＣｌおよび水素（Ｈ2）の混合ガスを用い、成膜温度を５００℃〜８００℃、成膜室内の圧力を１００Ｐａ〜５０００Ｐａとする。各原料の流量については、例えば、ＳｉＨ2Ｃｌ2の流量を５０ｓｃｃｍ〜３００ｓｃｃｍ、ＧｅＨ4の流量を５０ｓｃｃｍ〜３００ｓｃｃｍ、ＨＣｌの流量を３０ｓｃｃｍ〜３００ｓｃｃｍとする。
リセス６２ａには、ＳｉＧｅ層６３に替えてＳｉＧｅＣ層を形成することも可能であり、その場合の原料には、例えば上記混合ガス中にさらに流量２ｓｃｃｍ〜５０ｓｃｃｍのメチルシラン（ＳｉＣＨ6）が添加される。
なお、ＳｉＧｅ層６３あるいはＳｉＧｅＣ層を形成する場合、その原料には、ＳｉＨ2Ｃｌ2に替えてシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、トリシラン（Ｓｉ3Ｈ8）、ヘキサクロロトリシラン（Ｓｉ3Ｃｌ6）を用いてもよく、ＧｅＨ4に替えてジクロロゲルマン（ＧｅＨ2Ｃｌ2）を用いてもよく、また、ＨＣｌに替えてＣｌ2を用いてもよい。
前述のように、この例では、第１のサイドウォールスペーサ６１の形成段階において、図８および図９に示したように、境界部５１ａが覆われるように開口部６０ａを形成したフォトレジスト膜６０を用いている。そして、そのようなフォトレジスト膜６０を用いて行ったエッチング後のＳｉ基板５１の露出領域に、図１０に示したようにリセス６２が形成される。形成されたリセス６２は、さらにエッチングされ、それにより図１１に示したようにリセス６２ａが形成され、そこに図１２に示したようにＳｉＧｅ層６３が形成される。このように、第１のサイドウォールスペーサ６１を形成する際のフォトレジスト膜６０の開口部６０ａの形状によって、リセス６２，６２ａおよびＳｉＧｅ層６３の形成領域が決まってきて、ここでは、ＳｉＧｅ層６３が素子分離領域５２のゲート長方向Ｌの部分と離間して形成されるようになる。
なお、素子分離領域５２からＳｉＧｅ層６３までの距離は、５ｎｍ〜１００ｎｍ、好ましくは１０ｎｍ〜１００ｎｍとする。５ｎｍを下回る場合には、フォトレジスト膜６０の開口部６０ａ形成の際、その形成位置に位置ずれが生じたときに、ＳｉＧｅ層６３を素子分離領域５２から所望の部分で離間させることができなくなる。また、１００ｎｍを上回る場合には、形成するｐＭＯＳトランジスタの形態（特に、素子分離領域５２から第１のサイドウォールスペーサ６１までの距離。）にもよるが、ｐＭＯＳ形成領域３０に占めるＳｉＧｅ層６３の体積が小さくなってしまい、そのチャネル領域に発生する応力が小さくなってしまう。開口部６０ａの形成にあたっては、このような点に留意する。
図１３は絶縁膜除去工程の要部断面模式図である。
図１２に示したようにＳｉＧｅ層６３を形成した後は、ゲート電極５６ａ，５６ｂの側壁に形成されていた第１のサイドウォールスペーサ６１、すなわちシリコン窒化膜５９およびシリコン酸化膜５８を除去する。シリコン窒化膜５９はリン酸（Ｈ3ＰＯ4）等を用いて、また、シリコン酸化膜５８はＨＦ等を用いて除去する。
図１４は第１のエクステンション領域形成工程の要部断面模式図である。
シリコン窒化膜５９およびシリコン酸化膜５８の除去後は、まず、図１４に示すように、例えばスピンコート法により、全面にフォトレジスト膜６４を形成し、フォトリソグラフィ技術を用いて、そのフォトレジスト膜６４のｎＭＯＳ形成領域４０に対応する領域に開口部６４ａを形成する。
次いで、例えばイオン注入法により、フォトレジスト膜６４およびゲート電極５６ｂをマスクにして、ゲート電極５６ｂの両側のＳｉ基板５１の比較的深い領域にｐ型のドーパント不純物を導入し、ｐ型のポケット領域（図示せず。）を形成する。ｐ型のドーパント不純物としては、例えばインジウム（Ｉｎ）を用いることができる。イオン注入条件は、例えば、加速エネルギーを５０ｋｅＶとし、ドーズ量を５×１０13ｃｍ-2とすることができる。
次いで、例えばイオン注入法により、フォトレジスト膜６４およびゲート電極５６ｂをマスクにして、ゲート電極５６ｂの両側のＳｉ基板５１の浅い領域にｎ型のドーパント不純物を導入し、エクステンション領域６５ｂを形成する。ｎ型のドーパント不純物としては、例えばヒ素（Ａｓ）を用いることができる。イオン注入条件は、例えば、加速エネルギーを５ｋｅＶとし、ドーズ量を１×１０15ｃｍ-2とすることができる。エクステンション領域６５ｂの形成後は、フォトレジスト膜６４を剥離する。
図１５は第２のエクステンション領域形成工程の要部断面模式図である。
その後は、図１５に示すように、ｐＭＯＳ形成領域３０についても同様にして、ｐＭＯＳ形成領域３０に対応する領域に開口部６６ａを設けたフォトレジスト膜６６を形成した後、Ｓｉ基板５１の比較的深い領域にアンチモン（Ｓｂ）等のｎ型のドーパント不純物を導入してｎ型のポケット領域（図示せず。）を形成し、Ｓｉ基板５１の浅い領域にホウ素（Ｂ）等のｐ型のドーパント不純物を導入してエクステンション領域６５ａを形成する。エクステンション領域６５ａの形成後は、フォトレジスト膜６６を剥離する。
図１６は第２のサイドウォールスペーサ形成工程の要部断面模式図である。
エクステンション領域６５ａ，６５ｂ等の形成後は、図１６に示すように、全面に熱ＣＶＤ法により、膜厚５０ｎｍ〜１００ｎｍのシリコン酸化膜を形成した後、異方性エッチングを行い、ゲート電極５６ａ，５６ｂの側壁にそのシリコン酸化膜からなるサイドウォールスペーサ（「第２のサイドウォールスペーサ」という。）６７ａ，６７ｂを形成する。シリコン酸化膜形成時の原料としては、例えばビスターシャリブチルアミノシラン（ＢＴＢＡＳ）と酸素（Ｏ2）を用い、成膜温度を５００℃〜５８０℃とする。
図１７は第１のソース・ドレイン領域形成工程の要部断面模式図である。
第２のサイドウォールスペーサ６７ａ，６７ｂの形成後は、まず、図１７に示すように、ｐＭＯＳ形成領域３０に対応する領域に開口部６８ａを設けたフォトレジスト膜６８を形成する。そして、例えばイオン注入法により、フォトレジスト膜６８、ゲート電極５６ａおよび第２のサイドウォールスペーサ６７ａをマスクにして、Ｓｉ基板５１にｐ型のドーパント不純物を導入し、エクステンション領域６５ａより深いソース・ドレイン領域６９ａを形成する。ｐ型のドーパント不純物としては、例えばＢを用いることができる。イオン注入条件は、例えば、加速エネルギーを８ｋｅＶとし、ドーズ量を５×１０15ｃｍ-2とすることができる。ソース・ドレイン領域６９ａの形成後は、フォトレジスト膜６８を剥離する。
図１８は第２のソース・ドレイン領域形成工程の要部断面模式図である。
その後は、図１８に示すように、ｎＭＯＳ形成領域４０についても同様にして、ｎＭＯＳ形成領域４０に対応する領域に開口部７０ａを設けたフォトレジスト膜７０を形成した後、ｎ型のドーパント不純物を導入し、エクステンション領域６５ｂより深いソース・ドレイン領域６９ｂを形成する。ｎ型のドーパント不純物としては、例えばＡｓまたはリン（Ｐ）を用いることができる。イオン注入条件は、例えば、加速エネルギーを６ｋｅＶとし、ドーズ量を１×１０16ｃｍ-2とすることができる。ソース・ドレイン領域６９ｂの形成後は、フォトレジスト膜７０を剥離する。
このようにしてソース・ドレイン領域６９ａ，６９ｂの形成まで行った後は、例えばＲＴＡ（Rapid Thermal Annealing）法により、導入したドーパント不純物を活性化させるための熱処理を行う。熱処理は、例えば１０００℃以上の短時間アニールとする。
図１９はシリサイド化工程の要部断面模式図である。
シリサイド化にあたり、まず、例えば、スパッタ法により、全面に、例えば膜厚５ｎｍ〜２０ｎｍ程度のＮｉ膜を形成する。そして、熱処理を行うことにより、ＮｉとＳｉとを反応させる。この熱処理はＮ2やＡｒ等の不活性雰囲気において１００℃〜５００℃で行う。次にＳｉと反応しなかったＮｉ膜を例えば塩酸と過酸化水素水の混合薬液により除去する。必要に応じて、第２の熱処理を、Ｎ2やＡｒ等の不活性雰囲気において２００℃〜５００℃で行う。これにより、図１９に示すように、ゲート電極５６ａ，５６ｂ、ソース・ドレイン領域６９ａ，６９ｂおよびＳｉＧｅ層６３の各表層部に、ニッケルシリサイド膜７１が形成される。シリサイド層の膜厚は１０ｎｍ〜４０ｎｍ程度である。
その際、ＳｉＧｅ層６３は、素子分離領域５２と離間して形成されているので、素子分離領域５２の近傍でのスパイクの形成を抑えることができ、そのようなスパイクに起因したｐＭＯＳトランジスタのリーク電流の発生を効果的に抑制することができる。
さらに、この例では、ＳｉＧｅ層６３を、素子分離領域５２の端部のうち、ゲート電極の延在方向に平行する端部のみから離間して形成している。これにより、ｐＭＯＳ形成領域３０に占めるＳｉＧｅ層６３の体積を確保しつつ、チャネル領域に充分な応力を発生させることができ、ｐＭＯＳトランジスタの高速化を図ることができる。さらに、スパイクの形成を抑えることができる。
なお、上記の説明では、第１のサイドウォールスペーサ６１を形成する際、図８および図９に示したように、ｐＭＯＳ形成領域３０のＳｉ基板５１の、そのｐＭＯＳ形成領域３０を囲む素子分離領域５２のゲート長方向Ｌの部分との境界部５１ａが覆われるように、フォトレジスト膜６０に開口部６０ａを形成するようにした。このほか、フォトレジスト膜６０に形成する開口部は、次の図２０および図２１に示すような形状とすることも可能である。
図２０および図２１はフォトレジスト膜の開口部形状の別の例の説明図である。この図２０および図２１には、図９と同様、第１のサイドウォールスペーサ６１の形成工程のｐＭＯＳ形成領域３０およびその周辺の平面を模式的に示している。
図２０に示す例では、ｐＭＯＳ形成領域３０の全外周部が覆われるように、フォトレジスト膜６０に開口部６０ｂが形成されている。
このような開口部６０ｂを形成すると、図８と同様にゲート電極５６ａの側壁に第１のサイドウォールスペーサ６１が形成されると共に、ｐＭＯＳ形成領域３０のＳｉ基板５１の、素子分離領域５２との境界部５１ｂのすべてに、シリコン酸化膜５８およびシリコン窒化膜５９が残るようになる。そして、それらをマスクに図１０および図１１と同様にしてリセスが形成され、形成されたリセスに図１２と同様にしてＳｉＧｅ層が形成される。したがって、形成されるＳｉＧｅ層は、ｐＭＯＳ形成領域３０を囲む素子分離領域５２のすべての部分から離間して形成されるようになる。
このような領域にＳｉＧｅ層を形成した場合には、シリサイド化の際、素子分離領域５２の近傍でのスパイクの形成がより効果的に抑えられ、リーク電流の発生をより効果的に抑制することが可能になる。
また、図２１に示す例では、ｐＭＯＳ形成領域３０の外周部のうち、ゲート電極の延在する方向に直行する端部が覆われるように、フォトレジスト膜６０に開口部６０ｃが形成されている。
このような開口部６０ｃを形成すると、第１のサイドウォールスペーサ６１が形成されると共に、ｐＭＯＳ形成領域３０のＳｉ基板５１の、素子分離領域５２のゲート幅方向Ｗの部分との境界部５１ｃ上に、シリコン酸化膜５８およびシリコン窒化膜５９が残るようになる。そして、それらをマスクにリセスが形成され、そのリセスにＳｉＧｅ層が形成されるため、ｐＭＯＳ形成領域３０を囲む素子分離領域５２のゲート幅方向に存在する部分から離間してＳｉＧｅ層が形成されるようになる。
このような領域にＳｉＧｅ層を形成した場合にも、シリサイド化の際、素子分離領域５２の近傍でのスパイクの形成が効果的に抑えられ、リーク電流の発生を効果的に抑制することが可能になる。
フォトレジスト膜６０に形成する開口部形状は、ＳｉＧｅ層をいずれの領域に形成するかによって、設定すればよい。
また、上記の説明では、主に、ｐＭＯＳトランジスタのチャネル領域に応力を発生させるための半導体層としてＳｉＧｅ層を形成する場合を例にして述べたが、前述のように、ＳｉＧｅ層に替えてＳｉＧｅＣ層を形成するようにしてもよい。
また、ｎＭＯＳトランジスタのチャネル領域に応力を発生させるために半導体層を形成することも可能である。そのような半導体層としては、例えばＳｉＣ層を用いることができる。さらに、ｎＭＯＳトランジスタにそのような半導体層を形成する場合においても、上記同様、素子分離領域の少なくとも一部から離間して形成するようにすることも可能である。
図２３は、図２に示されるトランジスタの基板へのリーク電流を測定した結果を示す図である。横軸はジャンクションリーク電流（Ａ）を、縦軸は累積確率（％）を示す。丸印が、図２の構造のトランジスタについての測定結果である。素子分離領域のすべての部分から５０ｎｍだけ離してＳｉＧｅを形成した。黒四角は、本発明を適用しない通常のＳｉＧｅを適用したトランジスタの測定結果である。白四角は、ＳｉＧｅのソース・ドレインを形成しないトランジスタの測定結果を比較として示すものである。
図２３から分かるように、本実施例を適用することで、スパイクによるリーク電流が抑制され、ＳｉＧｅを適用しないトランジスタと同等のリーク電流値が得られた。
図２４は、素子分離領域からの離間量（Ｏｆｆｓｅｔ量，ｎｍ）とドレイン電流（ｍＡ／μｍ）との関係を調べたものである。図２に示される構造を有するＰＭＯＳトランジスタにおいて、Ｏｆｆｓｅｔ量を１００ｎｍまで増加させて測定した。Ｏｆｆｓｅｔ量の増加に伴い、ドレイン電流はやや減少したが、ＳｉＧｅを適用しないトランジスタのドレイン電流（約０．４ｍＡ／μｍ）に比べて高い値が得られた。
図２５は、図３に記載の構造を有するＰＭＯＳトランジスタについて、素子分離領域からの離間量（Ｏｆｆｓｅｔ量，ｎｍ）とドレイン電流（ｍＡ／μｍ）との関係を調べたものである。Ｏｆｆｓｅｔ量を１００ｎｍまで増加させても、ドレイン電流の低下は見られなかった。
図２６は、図４に記載の構造を有するＰＭＯＳトランジスタについて、素子分離領域からの離間量（Ｏｆｆｓｅｔ量，ｎｍ）とドレイン電流（ｍＡ／μｍ）との関係を調べたものである。Ｏｆｆｓｅｔ量の増加に伴い、ドレイン電流はやや減少したが、ＳｉＧｅを適用しないトランジスタのドレイン電流（約０．４ｍＡ／μｍ）に比べて高い値が得られた。
以上説明したように、ＭＯＳトランジスタのチャネル領域に応力を発生させるために形成する半導体層を、素子分離領域の少なくとも一部から離間して形成することにより、シリサイド化が行われた場合にもスパイクの形成が抑えられるようになる。そのため、チャネル領域に発生する応力を一定レベル確保しつつ、スパイクに起因したリーク電流の発生を抑えることが可能になり、高性能かつ高信頼性の半導体装置を高歩留まりで形成することが可能になる。
（付記１） 半導体基板に形成された素子分離領域と、
前記半導体基板の前記素子分離領域で画定された素子領域上に形成されたゲート電極と、
前記ゲート電極両側の前記素子領域内にあって、前記素子分離領域の少なくとも一部と離間した半導体層と、
を有することを特徴とする半導体装置。
（付記２） 半導体基板に形成された素子分離領域と、
前記半導体基板の前記素子分離領域で画定された素子領域上に形成されたゲート電極と、
前記ゲート電極両側の前記素子領域内にあって、前記素子分離領域の少なくとも一部と離間して形成された溝部と、
前記溝部に形成された半導体層と、
を有することを特徴とする半導体装置。
（付記３） 前記半導体層上にシリサイド層を有することを特徴とする付記１または２に記載の半導体装置。
（付記４） 前記半導体層は、前記半導体基板と格子定数が異なることを特徴とする付記１〜３のいずれかに記載の半導体装置。
（付記５） 前記半導体基板はＳｉ基板であり、前記半導体層は、ＳｉＧｅ、ＳｉＧｅＣまたはＳｉＣであることを特徴とする付記１〜４のいずれかに記載の半導体装置。
（付記６） 前記半導体層は、前記素子分離領域のうち、前記ゲート電極のゲート長方向に存在する部分と離間して形成されていることを特徴とする付記１〜５のいずれかに記載の半導体装置。
（付記７） 前記半導体層は、前記素子分離領域のうち、前記ゲート電極のゲート幅方向に存在する部分と離間して形成されていることを特徴とする付記１〜５のいずれかに記載の半導体装置。
（付記８） 前記半導体層と前記素子分離領域との離間距離が、５ｎｍ〜１００ｎｍであることを特徴とする付記１〜７のいずれかに記載の半導体装置。
（付記９） 半導体基板に素子分離領域を形成する工程と、
前記半導体基板の前記素子分離領域で画定された素子領域上にゲート電極を形成する工程と、
前記ゲート電極両側の前記素子領域内に、前記素子分離領域の少なくとも一部と離間した半導体層を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０） 前記半導体層を形成する工程後、前記半導体層上にシリサイド層を形成する工程を有することを特徴とする付記９記載の半導体装置の製造方法。
（付記１１） 前記半導体層は、前記半導体基板と格子定数が異なることを特徴とする付記９または１０に記載の半導体装置の製造方法。
（付記１２） 前記半導体基板はＳｉ基板であり、前記半導体層は、ＳｉＧｅ、ＳｉＧｅＣまたはＳｉＣであることを特徴とする付記９〜１１のいずれかに記載の半導体装置の製造方法。
（付記１３） 前記半導体層を形成する工程においては、
前記素子領域と前記素子分離領域との境界部の少なくとも一部の領域を覆うマスクを形成し、
前記マスクを用いて前記素子領域内に溝部を形成し、
前記溝部に前記半導体層を形成することを特徴とする付記９〜１２のいずれかに記載の半導体装置の製造方法。
（付記１４） 前記マスクを形成する工程において、前記半導体層と、前記素子分離領域のうち、前記ゲート電極のゲート長方向に存在する部分とを離間させる領域を覆うように、前記マスクを形成することを特徴とする付記１３記載の半導体装置の製造方法。
（付記１５） 前記マスクを形成する工程において、前記半導体層と、前記素子分離領域のうち、前記ゲート電極のゲート幅方向に存在する部分とを離間させる領域を覆うように、前記マスクを形成することを特徴とする付記１３記載の半導体装置の製造方法。
（付記１６） 前記半導体層を形成する工程においては、前記半導体層と前記素子分離領域との離間領域の距離を５ｎｍ〜１００ｎｍにすることを特徴とする付記９〜１５のいずれかに記載の半導体装置の製造方法。
（付記１７） 前記シリサイド層を形成する工程は、前記半導体層上に金属層を形成する工程と、
熱処理により前記金属層と前記半導体層を反応させることによって行われることを特徴とする付記１０記載の半導体装置の製造方法。
ＭＯＳトランジスタの要部断面模式図である。 第１の構成例の要部平面模式図である。 第２の構成例の要部平面模式図である。 第３の構成例の要部平面模式図である。 ゲート電極材料等の形成工程の要部断面模式図である。 パターニング工程の要部断面模式図である。 絶縁膜形成工程の要部断面模式図である。 第１のサイドウォールスペーサ形成工程の要部断面模式図である。 第１のサイドウォールスペーサ形成工程のｐＭＯＳ形成領域およびその周辺の平面模式図である。 第１のリセス形成工程の要部断面模式図である。 第２のリセス形成工程の要部断面模式図である。 ＳｉＧｅ層形成工程の要部断面模式図である。 絶縁膜除去工程の要部断面模式図である。 第１のエクステンション領域形成工程の要部断面模式図である。 第２のエクステンション領域形成工程の要部断面模式図である。 第２のサイドウォールスペーサ形成工程の要部断面模式図である。 第１のソース・ドレイン領域形成工程の要部断面模式図である。 第２のソース・ドレイン領域形成工程の要部断面模式図である。 シリサイド化工程の要部断面模式図である。 フォトレジスト膜の開口部形状の別の例の説明図（その１）である。 フォトレジスト膜の開口部形状の別の例の説明図（その２）である。 シリサイド化後の状態の一例を示すｐＭＯＳトランジスタの要部断面模式図である。 図２に示されるトランジスタの基板へのリーク電流を測定した結果を示す図である。 ＳｉＧｅ層と素子分離領域の離間量とドレイン電流との関係を示す図である。 ＳｉＧｅ層と素子分離領域の離間量とドレイン電流との関係を示す図である。 ＳｉＧｅ層と素子分離領域の離間量とドレイン電流との関係を示す図である。
符号の説明
１，１ａ，１ｂ，１ｃ ＭＯＳトランジスタ
２，２ａ，２ｂ，２ｃ 半導体基板
３，３ａ，３ｂ，３ｃ，５２ 素子分離領域
４ ウェル
５，５５ａ，５５ｂ ゲート絶縁膜
６，６ａ，６ｂ，６ｃ，５６ａ，５６ｂ ゲート電極
７，７ａ，７ｂ，７ｃ サイドウォールスペーサ
８，６５ａ，６５ｂ エクステンション領域
９，６９ａ，６９ｂ ソース・ドレイン領域
１０，１０ａ，１０ｂ，１０ｃ 半導体層
１１ シリサイド層
２０，２０ａ，２０ｂ，２０ｃ 素子領域
３０ ｐＭＯＳ形成領域
４０ ｎＭＯＳ形成領域
５１ Ｓｉ基板
５１ａ，５１ｂ，５１ｃ 境界部
５３ ｐ型ウェル
５４ ｎ型ウェル
５５ 絶縁膜
５６ ポリシリコン膜
５７，５７ａ，５７ｂ，５９ シリコン窒化膜
５８ シリコン酸化膜
６０，６４，６６，６８，７０ フォトレジスト膜
６０ａ，６０ｂ，６０ｃ，６４ａ，６６ａ，６８ａ，７０ａ 開口部
６１ 第１のサイドウォールスペーサ
６２，６２ａ リセス
６３ ＳｉＧｅ層
６７ａ，６７ｂ 第２のサイドウォールスペーサ
７１ ニッケルシリサイド膜
Ｌ ゲート長方向
Ｗ ゲート幅方向

Claims (10)

  1. 半導体基板に形成された素子分離領域と、
    前記半導体基板の前記素子分離領域で画定された素子領域上に形成されたゲート電極と、
    前記ゲート電極両側の前記素子領域内にあって、前記素子分離領域の少なくとも一部と離間した半導体層と、
    を有することを特徴とする半導体装置。
  2. 半導体基板に形成された素子分離領域と、
    前記半導体基板の前記素子分離領域で画定された素子領域上に形成されたゲート電極と、
    前記ゲート電極両側の前記素子領域内にあって、前記素子分離領域の少なくとも一部と離間して形成された溝部と、
    前記溝部に形成された半導体層と、
    を有することを特徴とする半導体装置。
  3. 前記半導体層上にシリサイド層を有することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体層は、前記半導体基板と格子定数が異なることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
  5. 前記半導体基板はＳｉ基板であり、前記半導体層は、ＳｉＧｅ、ＳｉＧｅＣまたはＳｉＣであることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
  6. 前記半導体層と前記素子分離領域との離間距離が、５ｎｍ〜１００ｎｍであることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
  7. 半導体基板に素子分離領域を形成する工程と、
    前記半導体基板の前記素子分離領域で画定された素子領域上にゲート電極を形成する工程と、
    前記ゲート電極両側の前記素子領域内に、前記素子分離領域の少なくとも一部と離間した半導体層を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  8. 前記半導体層を形成する工程後、前記半導体層上にシリサイド層を形成する工程を有することを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記半導体層は、前記半導体基板と格子定数が異なることを特徴とする請求項７または８に記載の半導体装置の製造方法。
  10. 前記半導体基板はＳｉ基板であり、前記半導体層は、ＳｉＧｅ、ＳｉＧｅＣまたはＳｉＣであることを特徴とする請求項７〜９のいずれかに記載の半導体装置の製造方法。
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