CN101409307A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101409307A
CN101409307A CNA2008101701751A CN200810170175A CN101409307A CN 101409307 A CN101409307 A CN 101409307A CN A2008101701751 A CNA2008101701751 A CN A2008101701751A CN 200810170175 A CN200810170175 A CN 200810170175A CN 101409307 A CN101409307 A CN 101409307A
Authority
CN
China
Prior art keywords
area
isolation
semiconductor layer
layer
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2008101701751A
Other languages
English (en)
Other versions
CN101409307B (zh
Inventor
金永奭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN101409307A publication Critical patent/CN101409307A/zh
Application granted granted Critical
Publication of CN101409307B publication Critical patent/CN101409307B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供一种应用应力技术并且可以抑制硅化物形成所致漏电流的半导体器件。在由形成于半导体衬底中的隔离区域限定的单元区域上方形成栅电极，其中栅极绝缘膜介于栅电极与单元区域之间。在栅电极的两侧上的单元区域中形成延伸区域和源极/漏极区域。此外，晶格常数与半导体衬底不同的半导体层形成为与至少部分隔离区域相分离。通过这样做，即使形成硅化物层也仍然抑制在隔离区域附近形成尖峰。因而可以抑制这样的尖峰所致的漏电流。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件和一种制造半导体器件的方法，并且具体地涉及一种应用应力(stress)技术的半导体器件和一种制造这样的半导体器件的方法。
背景技术
近年来关注一种称为应力技术的无需执行微制作即可实现高速的技术。可以通过使用这一应力技术来提高载流子迁移率。
例如提出如下技术，该技术用于通过使用晶格常数与Si衬底不同的锗化硅(SiGe)层来形成p沟道MOS场效应晶体管(pMOS晶体管)的源极和漏极在硅(Si)衬底上方形成的部分，以及通过在沟道区域中产生压缩应力来提高空穴迁移率。
即使在使用锗化硅的pMOS晶体管或者使用碳化硅(SiC)的nMOS晶体管中形成硅化镍或者硅化钴以便减小源极和漏极的电阻，但是仍有必要减小pMOS晶体管或nMOS晶体管的漏电流。
发明内容
根据本发明的一个方案，提供一种半导体器件，该半导体器件包括形成于半导体衬底中的隔离区域、在由形成于半导体衬底中的隔离区域限定的单元区域上方形成的栅电极和位于单元区域中的半导体层，所述半导体层处在栅电极的两侧且与至少部分隔离区域相分离。
根据本发明的再一方案，提供一种半导体器件，该半导体器件包括：隔离区域，形成于半导体衬底中；栅电极，形成在由形成于所述半导体衬底中的所述隔离区域限定的单元区域上方；槽，形成于所述单元区域中，该槽处在所述栅电极的两侧与至少部分所述隔离区域相分离；以及半导体层，形成于所述槽中。
根据本发明的又一方案，提供一种用于制作半导体器件的方法，所述方法包括：在半导体衬底中形成隔离区域；在由形成于所述半导体衬底中的所述隔离区域限定的单元区域上方形成栅电极；以及在所述单元区域中形成半导体层，该半导体层处在所述栅电极的两侧处且与至少部分所述隔离区域的相分离。
利用本发明，用于在MOS晶体管的沟道区域中产生应力的半导体层形成为与至少部分隔离区域相分离。这样，在硅化物形成时抑制了尖峰的形成。因此能够抑制尖峰所致漏电流而又保证沟道区域中应力的一定水平。结果可以高产量地制作高可靠性的高性能半导体器件。
附图说明
图1是示出了MOS晶体管的片断示意截面图。
图2是示出了第一例子的片断示意平面图。
图3是示出了第二例子的片断示意平面图。
图4是示出了第三例子的片断示意平面图。
图5是示出了形成栅电极原料等的步骤的片断示意截面图。
图6是示出了图案化步骤的片断示意截面图。
图7是示出了形成绝缘膜的步骤的片断示意截面图。
图8是示出了形成第一侧壁间隔物的步骤的片断示意截面图。
图9是示出了在形成第一侧壁间隔物的步骤中pMOS形成区域和在pMOS形成区域周围的区域的示意平面图。
图10是示出了第一凹陷形成步骤的片断示意截面图。
图11是示出了第二凹陷形成步骤的片断示意截面图。
图12是示出了形成SiGe层的步骤的片断示意截面图。
图13是示出了去除绝缘膜的步骤的片断示意截面图。
图14是示出了第一延伸区域形成步骤的片断示意截面图。
图15是示出了第二延伸区域形成步骤的片断示意截面图。
图16是示出了形成第二侧壁间隔物的步骤的片断示意截面图。
图17是示出了第一源极/漏极区域形成步骤的片断示意截面图。
图18是示出了第二源极/漏极区域形成步骤的片断示意截面图。
图19是示出了硅化物形成(silicidation)步骤的片断示意截面图。
图20是用于描述在光致抗蚀剂膜(第1部分)中形成的开口的形状的另一例子的示图。
图21是用于描述在光致抗蚀剂膜(第2部分)中形成的开口的形状的又一例子的示图。
图22是示出了在硅化物形成之后pMOS晶体管的状态例子的片断示意截面图。
图23是示出了在图2中所示晶体管的情况下通过测量流向衬底的漏电流而获得的结果的示图。
图24是示出了在SiGe层和隔离区域之间距离与漏极电流之间关系的示图。
图25是示出了在SiGe层和隔离区域之间距离与漏极电流之间关系的示图。
图26是示出了在SiGe层和隔离区域之间距离与漏极电流之间关系的示图。
具体实施方式
本发明的发明人发现如果将硅化物形成步骤应用于使用SiGe或者SiC的晶体管，则出现以下问题。
图22是示出了在硅化物形成之后pMOS晶体管的状态例子的片段示意截面图。
就图22中所示pMOS晶体管100而言，栅电极104形成于由通过浅沟槽隔离(STI)方法形成的隔离区域102所限定的Si衬底101的单元区域(element region)上方，其中栅极绝缘膜103介于栅电极104与单元区域之间。侧壁间隔物105形成于栅电极104的侧面上。源极/漏极延伸区域(延伸区域)106、源极/漏极区域107和SiGe层108形成于栅电极104的两侧上的单元区域中。
在凹陷形成于Si衬底101中之后，通常通过在凹陷中进行SiGe外延生长来形成SiGe层108。通过使用镍(Ni)执行硅化物形成来形成硅化镍(NiSi)层109。
然而当形成硅化镍层109时，硅化物形成可以从SiGe层108与隔离区域102之间的分界面进展到Si衬底101的内部。结果形成尖峰(spike)109a。在这一情况下，当pMOS晶体管100工作时由于尖峰109a而流动有漏电流。另外，如果尖峰109a形成于栅电极104与隔离区域102相交的区域中，则在某些情形中流动漏电流或者出现短路。这样的漏电流等造成产量减少或者功率消耗增加。
可以通过控制执行硅化物形成的条件来抑制尖峰109a的形成。然而，具有另一结构的MOS晶体管也可以形成于Si衬底101上方。例如，如果没有应用应力技术的MOS晶体管形成于Si衬底101的另一单元区域中，则通常在pMOS晶体管100和没有应用应力技术的MOS晶体管上同时执行硅化物形成。因而难以优化执行硅化物形成的条件。
现在将参照附图具体描述本发明的实施例。
将先描述根据本发明的半导体器件的根本原理。
图1是示出了MOS晶体管的片段示意截面图。
就图1中所示MOS晶体管1而言，通过STI方法在半导体衬底如Si衬底2中形成隔离区域3，并通过用预定传导类型的掺杂杂质来掺杂由隔离区域3限定的单元区域20，而在单元区域20中形成阱4。通过使用例如多晶硅在半导体衬底2的单元区域20上方形成栅电极6，其中栅极绝缘膜5如氧化硅膜介于栅电极6与单元区域20之间。绝缘膜如氧化硅膜的侧壁间隔物7形成于栅电极6的侧面上。
通过用预定传导类型的掺杂杂质来掺杂单元区域20，在单元区域20中栅电极6的两侧上的浅部分中形成延伸区域8。通过用预定传导类型的掺杂杂质掺杂单元区域20的较深部分，在延伸区域8之外形成源极/漏极区域9。此外，晶格常数与半导体衬底2不同的半导体层10形成于栅电极6的两侧上的单元区域20中。
另外，硅化镍、硅化钴等的硅化物层11形成于栅电极6、源极/漏极区域9和半导体层10的表面部分中。
就具有上述结构的MOS晶体管1而言，晶格常数与半导体衬底2不同的半导体层10形成于作为源极/漏极来工作的区域中。结果在栅电极6正下方形成的沟道区域中产生应力。这提高了移动经过沟道区域的载流子的迁移率。例如，如果Si衬底用作为半导体衬底2而MOS晶体管1是pMOS晶体管，则半导体层10可以是SiGe层或者硅锗碳化物(SiGeC)层。在这一情况下，在沟道区域中产生压缩应力。如果Si衬底用作为半导体衬底2而MOS晶体管1是n沟道MOS晶体管(nMOS晶体管)，则半导体层10可以是SiC层。在这一情况下，在沟道区域中产生张力应力。SiGe层、SiGeC层或者SiC层可以包含另一元素。
就如图1中所示MOS晶体管1而言，半导体层10形成为与隔离区3相分离。
通常以如下方式形成硅化物层11。在暴露隔离区域3、栅电极6、侧壁间隔物7、源极/漏极区域9和半导体层10的状态下，在整个表面上方形成例如镍的金属膜。执行热处理以便使金属膜中包含的金属与栅电极6、源极/漏极区域9和半导体层10中包含的硅反应。然而，如果与半导体层10一样用于在沟道区域中产生应力的半导体层没有形成为与隔离区域3相分离，则可能由于过量金属而在硅化物形成时在半导体层与隔离区域3之间的分界面处形成尖峰。这依赖于半导体层的组成、执行硅化物形成的条件等。
然而，就图1中所示MOS晶体管1而言，半导体层10与隔离区域3相分离形成，并且可以抑制上述尖峰的形成。因此可以抑制所形成的尖峰引起的漏电流。
在图2至图4中示出了其中与图1中所示MOS晶体管1一样将半导体层形成为与隔离区域相分离的结构的例子。
图2是示出了第一例子的片段示意平面图。
图2是示出了在形成了结构与图1中所示MOS晶体管1的结构相同的硅化物层之前MOS晶体管1a的片段示意平面图。就MOS晶体管1a而言，在其侧面上形成侧壁间隔物7a的栅电极6a被形成于由隔离区域3a限定的半导体衬底2a的单元区域20a上方，而半导体层10a形成于栅电极6a的两侧上的单元区域20a中。
在图2中所示例子中，半导体层10a形成为与包围单元区域20a的隔离区域3a的整体相分离。通过采用图2中所示结构，可以抑制在隔离区域3a附近形成尖峰并且可以有效抑制漏电流。
就图2中所示结构而言，形成半导体层10a使得半导体层10a的所有边缘部分将在位置上与隔离区域3a分开。因而，单元区域20a中半导体层10a的体积减少，并且在沟道区域中出现的应变(strain)减少。这应当纳入考虑之中。具体而言，这样的应变减少的影响可以随MOS晶体管1a的尺寸减少而变大。应当关注这一点。
图3是示出了第二例子的片段示意平面图。
图3是示出了在形成了结构与图1中所示MOS晶体管1的结构相同的硅化物层之前MOS晶体管1b的片段示意平面图。就MOS晶体管1b而言，在其侧面上形成侧壁间隔物7b的栅电极6b被形成于由隔离区域3b限定的半导体衬底2b的单元区域20b上方。这与图2中所示上述MOS晶体管1a相同。
在图3中所示例子中，在栅极长度方向(沟道方向)L上，半导体层10b形成为在栅电极6b的两侧上与包围单元区域20b的隔离区域3b的部分相分离。通过采用图3中所示结构，能够抑制在隔离区域3b附近形成尖峰而又保证单元区域20b中半导体层10b的体积。结果可以有效抑制漏电流。
图4是示出了第三例子的片段示意平面图。
图4是示出了在形成了结构与图1中所示MOS晶体管1的结构相同的硅化物层之前MOS晶体管1c的片段示意平面图。就MOS晶体管1c而言，在其侧面上形成侧壁间隔物7c的栅电极6c被形成于由隔离区域3c限定的半导体衬底2c的单元区域20c上方。这与图2中所示上述MOS晶体管1a相同。
在图4中所示例子中，在栅极宽度方向(与沟道方向垂直的方向)W上，半导体层10c形成为在栅电极6c的两侧上与包围单元区域20c的隔离区域3c的部分相分离。通过采用图4中所示结构，能够抑制在隔离区域3c附近形成尖峰而又保证单元区域20c中半导体层10c的体积。结果可以有效抑制漏电流。
当形成包括用于在沟道区域中产生预定应力的半导体层的MOS晶体管时，基于MOS晶体管的尺寸、所需特性等来确定应当选择图2至图4中所示结构中的哪一结构作为半导体层的结构。如果各包括这样的半导体层的多个MOS晶体管形成于一个半导体衬底上方，则应当基于各MOS晶体管的尺寸、它的布局、所需特性等从图2至图4中所示结构之中选择适合于该MOS晶体管的结构。
其中半导体层形成为与隔离区域相分离的结构不限于图2至图4中所示例子。也就是说，如果半导体层在单元区域中与至少部分围绕单元区域的隔离区域(包括半导体层在位置上与隔离区域分开的部分零星分布的情况)相分离地形成，则可以获得某种漏电流抑制效应。
现在将通过给出具体例子来描述一种包括上述MOS晶体管的半导体器件的结构和一种用于制作这样的半导体器件的方法。
图5是示出了形成栅电极原料等的步骤的片段示意截面图。
如图5中所示，先在Si衬底51中形成隔离区域52，所述隔离区域52用于限定将要形成pMOS晶体管的单元区域(pMOS形成区域)30和将要形成nMOS晶体管的单元区域(nMOS形成区域)40。在这一情况下，STI方法用于形成隔离区域52。
然后通过例如旋涂方法在整个表面上方形成光致抗蚀剂膜(未示出)。此后将光刻用于在形成的光致抗蚀剂膜中与nMOS形成区域40对应的区域中形成开口(未示出)。借助其中形成开口作为掩模的光致抗蚀剂膜，用p型掺杂杂质来掺杂Si衬底51。通过这样做，在Si衬底51的nMOS形成区域40中形成p型阱53。然后去除光致抗蚀剂膜。
以同一方式用n型掺杂杂质来掺杂Si衬底51。通过这样做，在Si衬底51的pMOS形成区域30中形成n型阱54。
然后，通过例如热氧化方法在整个表面上方形成厚度为1.2nm的绝缘膜55。
然后在整个表面上方形成作为栅电极原料的厚度为100nm的多晶硅膜56。在多晶硅膜56上方形成将用作蚀刻掩模的氮化硅膜57。
图6是示出了图案化步骤的片段示意截面图。
在形成图5中所示氮化硅膜57之后，将光刻用于在氮化硅膜57(氮化硅膜57a和57b)上执行图案化。以氮化硅膜57a和57b作为掩模在多晶硅膜56和绝缘膜55上执行图案化。这时例如使用各向异性蚀刻。
通过执行这样的图案化，如图6中所示，栅电极56a形成于pMOS形成区域30上方，其中栅极绝缘膜55a介于栅电极56a与pMOS形成区域30之间，而栅电极56b形成于nMOS形成区域40上方，其中栅极绝缘膜55b介于栅电极56b与nMOS形成区域40之间。在执行图案化之后，希望分别余留栅电极56a和56b上方的氮化硅膜57a和57b，用于在此后执行的步骤中保护栅电极56a和56b。
图7是示出了形成绝缘膜的步骤的片段示意截面图。
如图7中所示，在执行图6中所示图案化之后，先通过热化学气相沉积(CVD)方法在整个表面上方形成厚度为5nm至30nm的氧化硅膜58。例如，使用四乙基原硅酸盐(TEOS)作为原料并且在550℃至700℃的温度形成氧化硅膜58。
然后通过热CVD方法在氧化硅膜58上方形成厚度为10nm至60nm的氮化硅膜59。例如，使用二氯硅烷(SiH2Cl2)作为原料并且在600℃至800℃的温度形成氮化硅膜59。
图8是示出了形成第一侧壁间隔物的步骤的片段示意截面图。图9是示出了在形成第一侧壁间隔物的步骤中pMOS形成区域和在pMOS形成区域周围的区域的示意平面图。
在形成图7中所示氧化硅膜58和氮化硅膜59之后，先通过例如旋涂方法在整个表面上方形成光致抗蚀剂膜60。将光刻用于在pMOS形成区域30上方形成具有预定形状的开口60a。在这一情况下，如图9中所示，在光致抗蚀剂膜60中形成开口60a，使得pMOS形成区域30的端部与栅极宽度方向平行的部分将被覆盖。
借助其中形成上述开口60a作为掩模的光致抗蚀剂膜60，在pMOS形成区域30上方的氮化硅膜59和氧化硅膜58上执行各向异性蚀刻。这时，例如使用含氢氟烃(hydrofluorocarbon)气体作为蚀刻气体。通过以这一方式执行各向异性蚀刻，在pMOS形成区域30上方栅电极56a的侧面上形成各具有多层结构的侧壁间隔物(第一侧壁间隔物)61，其中该多层结构包括氧化硅膜58和氮化硅膜59。
如图8中所示，通过形成图8和图9中所示开口60a，在边界部分51a上方余留氧化硅膜58和氮化硅膜59。覆盖隔离区域52与pMOS形成区域30之间分界面的膜的结构不限于本例中所示包括氧化硅膜58和氮化硅膜59的多层结构。可以使用具有掩蔽隔离区域52与pMOS形成区域30之间分界面这一功能的氧化硅膜或者氮化硅膜的单层。此外还可以使用光致抗蚀剂掩模。
将形成下述凹陷62和62a的区域(参见图10和图11)以及随后将形成SiGe层63的区域(参见图12)依赖于在用于以这一方式形成第一侧壁间隔物61的光致抗蚀剂膜60中形成的开口60a的形状。
图10是示出了第一凹陷形成步骤的片段示意截面图。
在通过使用图8和图9中所示光致抗蚀剂膜60来形成第一侧壁间隔物61之后，以第一侧壁间隔物61和光致抗蚀剂膜60作为掩模在pMOS形成区域30上栅电极56a的两侧上暴露的Si衬底51上执行有选择的蚀刻(第一蚀刻)，以便形成凹陷62。第一蚀刻例如是使用溴化氢(HBr)气体作为蚀刻气体的反应离子蚀刻(RIE)。凹陷62的深度例如约为50nm。在执行第一蚀刻之后去除光致抗蚀剂膜60。
图11是示出了第二凹陷形成步骤的片段示意截面图。
在执行图10中所示第一蚀刻之后，通过使用氢氟酸(HF)来执行湿处理。如果在Si衬底51的pMOS形成区域30中形成的凹陷62的表面上存在氧化物膜(原生氧化物膜)，则不可能制成在凹陷62中外延生长的下述SiGe层63(参见图12)。可以通过使用氢氟酸执行湿处理来预先去除氧化物膜。
然后以氧化硅膜58和氮化硅膜59作为掩模在图10中所示凹陷62上执行化学蚀刻(第二蚀刻)，以便形成图11中所示凹陷62a。例如，通过使用氯化氢(HCL)气体、氯(Cl2)气等在600℃至900℃的温度执行第二蚀刻。结果，凹陷62a的深度例如增加了约20nm。通过以这一方式执行第二蚀刻，可以控制下述延伸区域65a(参见图15)和源极/漏极区域69a(参见图17)的形状。
可以通过湿蚀刻来形成图11中所示凹陷62a。然而如果通过使用HCL气体或者Cl2气体以上述方式执行蚀刻，则形成凹陷62a并且可以在凹陷62a中执行有选择的外延生长。在这一情况下，在形成凹陷62a之后不执行另外步骤。也就是说，以上述方式执行蚀刻的优点在于可以比较容易地控制表面在蚀刻之后的状态。
图12是示出了形成SiGe层的步骤的片段示意截面图。
在形成图11中所示凹陷62a之后，通过例如低压热CVD方法来制成SiGe层63以在凹陷62a中有选择地外延生长。在这一情况下，在形成凹陷62a之后不执行另外步骤。例如，通过使用包含SiH2Cl2气体、甲锗烷(GeH4)气体、HCL气体和氢(H2)气的混合气体作为原料，在500℃至800℃的温度形成SiGe层63。其中形成SiGe层63的室中的压力设置为100帕至5000帕。SiH2Cl2气体、GeH4气体和HCL气体的流速例如分别设置为50sccm至300sccm、50sccm至300sccm和30sccm至300sccm。
可以在凹陷62a中形成SiGeC层取代SiGe层63。在这一情况下，通过向上述混合气体添加例如甲基硅烷(SiCH6)来获得原料，而SiCH6气体的流速设置为2sccm至50sccm。
当形成SiGe层63或者SiGeC层时，可以使用甲硅烷(SiH4)气体、乙硅烷(Si2H6)气体、丙硅烷(Si3H8)气体或者六氯硅烷(Si3Cl6)气体取代SiH2Cl2气体。此外，可以使用二氯锗烷(GeH2Cl2)气体取代GeH4气体，并且可以使用Cl2气体取代HCL气体。
在本例中，如上所述，在形成第一侧壁间隔物61的步骤中使用的光致抗蚀剂膜60中形成开口60a，使得边界部分51a将被覆盖。在图8和图9中示出了这一点。通过使用光致抗蚀剂膜60来执行蚀刻。如图10中所示，然后在Si衬底51的暴露部分中形成凹陷62。进一步蚀刻所形成的凹陷62。结果如图11中所示形成凹陷62a。如图12中所示，在凹陷62a中形成SiGe层63。也就是说，形成凹陷62、凹陷62a和SiGe层63的区域依赖于在形成第一侧壁间隔物61的步骤中使用的光致抗蚀剂膜中形成的开口60a的形状。在本例中，SiGe层63与隔离区域52平行于栅极宽度方向W的部分相分离地形成。
在隔离区域52与SiGe层63之间的距离应当设置为5nm至100nm，并且优选为10nm至100nm。如果在隔离区域52与SiGe层63之间的距离短于5nm则出现以下问题。在光致抗蚀剂膜60中形成的开口60a的位置可能偏离。在这一情况下，不可能使SiGe层63在位置上与隔离区域52的预期部分分开。如果在隔离区域52与SiGe层63之间的距离长于100nm，则在pMOS形成区域30中SiGe层63的体积小而在沟道区域中产生的应力弱。然而这依赖于将形成的pMOS晶体管的结构(尤其依赖于在隔离区域52与第一侧壁间隔物61之间的距离)。当形成开口60a时，应当关注这些问题。
图13是示出了去除绝缘膜的步骤的片段示意截面图。
在形成图12中所示SiGe层63之后，去除第一侧壁间隔物61、也就是在栅电极56a和56b的侧面上形成的氮化硅膜59和氧化硅膜58。磷酸(H3PO4)等用于去除氮化硅膜59。氢氟酸(HF)等用于去除氧化硅膜58。
图14是示出了第一延伸区域形成步骤的片段示意截面图。
如图14中所示，在去除氮化硅膜59和氧化硅膜58之后，先通过例如旋涂方法在整个表面上方形成光致抗蚀剂膜64。将光刻用于在光致抗蚀剂膜64中与nMOS形成区域40对应的区域中形成开口64a。
然后以光致抗蚀剂膜64和栅电极56b作为掩模，通过例如离子注入方法用p型掺杂杂质如铟(In)来掺杂Si衬底51在栅极电极56b的两侧上的较深区域，以便形成p型袋状区域(未示出)。例如，以50keV的加速能量用5×1013/cm2的剂量注入p型掺杂杂质。
然后以光致抗蚀剂膜64和栅电极56b作为掩模，通过例如离子注入方法用n型掺杂杂质如砷(As)来掺杂Si衬底51在栅电极56b的两侧上的浅区域，以便形成延伸区域65b。例如，以5keV的加速能量用1×1015/cm2的剂量注入n型掺杂杂质。在形成延伸区域65b之后去除光致抗蚀剂膜64。
图15是示出了第二延伸区域形成步骤的片段示意截面图。
此后，在pMOS形成区域30中执行同一步骤。也就是说，如图15中所示，形成以下光致抗蚀剂膜66，在该光致抗蚀剂膜66中，开口66a形成于与pMOS形成区域30对应的区域中。然后用n型掺杂杂质如锑(Sb)来掺杂Si衬底51的较深区域，以便形成n型袋状区域(未示出)。用p型掺杂杂质如硼(B)来掺杂Si衬底51的浅区域，以便形成延伸区域65a。在形成延伸区域65a之后去除光致抗蚀剂膜66。
图16是示出了形成第二侧壁间隔物的步骤的片段示意截面图。
如图16中所示，在形成延伸区域65a和65b等之后，通过热CVD方法在整个表面上方形成厚度为50nm至100nm的氧化硅膜。然后执行各向异性蚀刻以在栅电极56a和56b的侧面上形成氧化硅膜的侧壁间隔物(第二侧壁间隔物)67a和67b。通过使用例如二三阶四碳氨基硅甲烷(bis-tertiarybutylaminosilane)(BTBAS)和氧(O2)在500℃至580℃的温度形成氧化硅膜。
图17是示出了第一源极/漏极区域形成步骤的片段示意截面图。
如图17中所示，在形成第二侧壁间隔物67a和67b之后，先形成以下光致抗蚀剂膜68，在该光致抗蚀剂膜68中，开口68a形成于与pMOS形成区域30对应的区域中。以光致抗蚀剂膜68、栅电极56a和第二侧壁间隔物67a作为掩模，通过例如离子注入方法，以p型掺杂杂质如硼(B)来掺杂Si衬底51，以便形成比延伸区域65a更深的源极/漏极区域69a。例如，以8keV的加速能量用5×1015/cm2的剂量注入p型掺杂杂质。在形成源极/漏极区域69a之后去除光致抗蚀剂膜68。
图18是示出了第二源极/漏极区域形成步骤的片段示意截面图。
此后，在nMOS形成区域40中执行同一步骤。也就是说，如图18中所示，形成以下光致抗蚀剂膜70，在该光致抗蚀剂膜70中，开口70a形成于与nMOS形成区域40对应的区域中。然后用n型掺杂杂质如砷(As)或者磷(P)来掺杂Si衬底51，以便形成比延伸区域65b更深的源极/漏极区域69b。例如，以6keV的加速能量用1×1016/cm2的剂量注入n型掺杂杂质。在形成源极/漏极区域69b之后去除光致抗蚀剂膜70。
在以这一方式形成源极/漏极区域69a和69b之后，通过例如快速热退火(RTA)方法来执行热处理，以便激活用来掺杂Si衬底51的掺杂杂质。例如，在1000℃或者更高的温度短时间执行退火作为热处理。
图19是示出了硅化物形成步骤的片段示意截面图。
为了执行硅化物形成，先例如通过喷溅方法等在整个表面上形成厚度约为5nm至20nm的镍膜。然后执行热处理以便使镍与硅反应。在N2、Ar等的惰性气氛中在100℃至500℃的温度执行这一热处理。然后通过例如使用盐酸和氧化水的混合溶液来去除没有与硅反应的镍膜。当时机出现时在N2、Ar等的惰性气氛中在200℃至500℃的温度执行第二热处理。通过这样做，如图19中所示，在栅电极56a和56b、源极/漏极区域69a和69b以及SiGe层63各自的表面部分中形成硅化镍膜71。硅化物层的厚度约为10nm至40nm。
在这一情况下，SiGe层63形成为与隔离区域52相分离。因而，可以抑制在隔离区域52附近形成尖峰，并且可以有效抑制这样的尖峰所致pMOS晶体管的漏电流。
在本例中，SiGe层63仅与隔离区域52平行于栅极宽度方向W的端部相分离地形成。结果，能够在沟道区域中产生充足应力而又保证pMOS形成区域30中SiGe层63的体积。因而可以增加pMOS晶体管的工作速度。此外还可以抑制尖峰的形成。
在以上描述中，如图8和图9中所示，在形成第一侧壁间隔物61时在光致抗蚀剂膜60中形成开口60a，从而将覆盖Si衬底51的pMOS形成区域30与隔离区域52(其围绕pMOS形成区域30)位于栅极长度方向L上的部分邻近的部分51a。然而，在光致抗蚀剂膜60中形成的开口可以具有图20或者21中所示形状。
图20或者图21是用于描述在光致抗蚀剂膜中形成的开口的形状的另一例子的示图。图20或者21是示出了在形成第一侧壁间隔物61的步骤中pMOS形成区域30和在pMOS形成区域30周围的区域的示意平面图。这与图9相同。
在图20中所示例子中，在光致抗蚀剂膜60中形成开口60b，使得pMOS形成区域30的所有端部将被覆盖。
如果形成开口60b，则第一侧壁间隔物61形成于栅电极56a的侧面上。这与图8相同。此外，在Si衬底51的pMOS形成区域30与隔离区域52邻近的所有部分51b上方余留氧化硅膜58和氮化硅膜59。以第一侧壁间隔物61和光致抗蚀剂膜60作为掩模形成凹陷。这与图10和图11相同。在形成的凹陷中形成SiGe层。这与图12相同。结果，SiGe层与包围pMOS形成区域30的隔离区域52的所有部分相分离地形成。
在这样的区域中形成SiGe层在硅化物形成时更有效地抑制在隔离区域52附近形成尖峰。因而可以更有效地抑制漏电流。
在图21中所示例子中，在光致抗蚀剂膜60中形成开口C，使得pMOS形成区域30的端部与栅极宽度方向W垂直的部分将被覆盖。
如果形成开口C，则形成第一侧壁间隔物61，而在Si衬底51的pMOS形成区域30与隔离区域52位于栅极宽度方向W上的部分邻近的部分51c上方余留氧化硅膜58和氮化硅膜59。以第一侧壁间隔物61和光致抗蚀剂膜60作为掩模形成凹陷。在凹陷中形成SiGe层。结果，SiGe层与隔离区域52(其包围pMOS形成区域30)位于栅极宽度方向W上的部分相分离地形成。
在这样的区域中形成SiGe层也在硅化物形成时有效抑制在隔离区域52附近形成尖峰。因而可以有效抑制漏电流。
应当基于形成SiGe层之处来设置将在光致抗蚀剂膜60中形成的开口的形状。
在以上描述中，主要以其中形成SiGe层作为用于在pMOS晶体管的沟道区域中产生应力的半导体层这一情况作为例子。然而如上所述，可以形成SiGeC层取代SiGe层。
此外，可以形成用于在nMOS晶体管的沟道区域中产生应力的半导体层。例如，可以使用SiC层作为这样的半导体层。另外，如果这样的半导体层形成于nMOS晶体管中，则半导体层可以形成为与至少部分隔离区域相分离。这与上述情况相同。
图23是示出了在图2中所示晶体管的情况下通过测量流向衬底的漏电流而获得的结果的示图。在图23中，水平轴表示结漏电流(A)而竖直轴表示累积概率(％)。开放圆圈表示通过测量具有图2中所示结构的晶体管的漏电流而获得的结果。SiGe层与隔离区域的所有部分相距50纳米而相分离地形成。黑方块表示通过测量没有向其应用本发明而在其中形成普通SiGe层的晶体管的漏电流而获得的结果。为了比较，开放方块表示通过测量其中没有使用SiGe来形成源极和漏极的晶体管的漏电流而获得的结果。
如从图23中可见，通过应用本发明抑制了尖峰所致漏电流。具有图2中所示结构的晶体管的漏电流的值等于其中没有使用SiGe来形成源极和漏极的晶体管的漏电流的值。
图24是示出了在SiGe层和隔离区域之间的距离(nm)与漏极电流(mA/μm)之间关系的示图。该距离在各具有图2中所示结构的pMOS晶体管中增加至100nm并且进行测量。漏极电流随距离的增加而略有减少。然而，在各具有图2中所示结构的pMOS晶体管中流动的漏极电流大于在其中没有使用SiGe来形成源极和漏极的晶体管中流动的漏极电流(约0.4mA/μm)。
图25是示出了在SiGe层和隔离区域之间距离(nm)与漏极电流(mA/μm)之间关系的示图。该距离在各具有图3中所示结构的pMOS晶体管中增加至100nm。然而漏极电流没有减小。
图26是示出了在SiGe层和隔离区域之间距离(nm)与漏极电流(mA/μm)之间关系的示图。使用各具有图4中所示结构的pMOS晶体管。漏极电流随距离的增加而略有减少。然而，在各具有图4中所示结构的pMOS晶体管中流动的漏极电流大于在其中没有形成SiGe源极/漏极的晶体管中流动的漏极电流(约0.4mA/μm)。
如前文所述，用于在MOS晶体管的沟道区域中产生应力的半导体层与至少部分隔离区域相分离地形成。通过这样做，在硅化物形成时抑制尖峰的形成。因此能够抑制尖峰所致漏电流而又保证沟道区域中应力的一定水平。结果可以高产量地制作高可靠性的高性能半导体器件。
在本发明中，半导体层在由隔离区域限定的单元区域中与至少部分隔离区域相分离形成。通过这样做，可以实现其中即使在硅化物形成之后仍抑制漏电流的高可靠性的高性能半导体器件。
认为前文仅举例说明本发明的原理。另外，由于对于本领域技术人员而言将容易出现许多修改和变化，所以本意并不在于将本发明限于示出和描述的准确构造和应用，因而所有适当修改和等效可以视为落入所附权利要求及其等效的本发明范围内。

Claims (17)

1.一种半导体器件，包括：
隔离区域，形成于半导体衬底中；
栅电极，形成在由形成于所述半导体衬底中的所述隔离区域限定的单元区域上方；以及
半导体层，位于所述单元区域中，所述半导体层处在所述栅电极的两侧且与至少部分所述隔离区域相分离。
2.一种半导体器件，包括：
隔离区域，形成于半导体衬底中；
栅电极，形成在由形成于所述半导体衬底中的所述隔离区域限定的单元区域上方；
槽，形成于所述单元区域中，所述槽处在所述栅电极的两侧且与至少部分所述隔离区域相分离；以及
半导体层，形成于所述槽中。
3.根据权利要求1所述的半导体器件，还包括位于所述半导体层上方的硅化物层。
4.根据权利要求1所述的半导体器件，其中所述半导体层的晶格常数不同于所述半导体衬底。
5.根据权利要求1所述的半导体器件，其中：
所述半导体衬底是硅衬底；以及
所述半导体层是SiGe层、SiGeC层或者SiC层。
6.根据权利要求1所述的半导体器件，其中所述半导体层形成为与所述隔离区域位于所述栅电极的栅极长度方向上的部分相分离。
7.根据权利要求1所述的半导体器件，其中所述半导体层形成为与所述隔离区域位于所述栅电极的栅极宽度方向上的部分相分离。
8.根据权利要求1所述的半导体器件，其中在所述半导体层与所述隔离区域之间的距离是5nm至100nm。
9.一种用于制作半导体器件的方法，所述方法包括如下步骤：
在半导体衬底中形成隔离区域；
在由形成于所述半导体衬底中的所述隔离区域限定的单元区域上方形成栅电极；以及
在所述单元区域中形成半导体层，所述半导体层处在所述栅电极的两侧且与至少部分所述隔离区域相分离。
10.根据权利要求9所述的方法，还包括在形成所述半导体层之后，在所述半导体层上方形成硅化物层。
11.根据权利要求9所述的方法，其中所述半导体层的晶格常数不同于所述半导体衬底。
12.根据权利要求9所述的方法，其中：
所述半导体衬底是硅衬底；以及
所述半导体层是SiGe层、SiGeC层和SiC层之一。
13.根据权利要求9所述的方法，其中在形成所述半导体层时：
形成掩模，在所述单元区域与所述隔离区域邻近的部分中，所述掩模覆盖其中的至少部分；
通过使用所述掩模在所述单元区域中形成槽；以及
在所述槽中形成所述半导体层。
14.根据权利要求13所述的方法，其中在形成所述掩模时，所述掩模覆盖所述单元区域的部分，使得所述半导体层被设置为与所述隔离区域位于所述栅电极的栅极长度方向上的部分相分离。
15.根据权利要求13所述的方法，其中在形成所述掩模时，所述掩模覆盖所述单元区域的部分，使得所述半导体层被设置为与所述隔离区域位于所述栅电极的栅极宽度方向上的部分相分离。
16.根据权利要求9所述的方法，其中在形成所述半导体层时，在所述半导体层与所述隔离区域之间的距离设置为5nm至100nm。
17.根据权利要求10所述的方法，其中形成所述硅化物层包括：
在所述半导体层上方形成金属层；以及
通过热处理使所述金属层与所述半导体层反应。
CN2008101701751A 2007-10-11 2008-10-13 半导体器件及其制造方法 Expired - Fee Related CN101409307B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007265121 2007-10-11
JP2007265121A JP5389346B2 (ja) 2007-10-11 2007-10-11 Ｍｏｓ電界効果トランジスタおよびその製造方法
JP2007-265121 2007-10-11

Publications (2)

Publication Number Publication Date
CN101409307A true CN101409307A (zh) 2009-04-15
CN101409307B CN101409307B (zh) 2011-03-30

Family

ID=40533315

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101701751A Expired - Fee Related CN101409307B (zh) 2007-10-11 2008-10-13 半导体器件及其制造方法

Country Status (4)

Country Link
US (2) US7994538B2 (zh)
JP (1) JP5389346B2 (zh)
CN (1) CN101409307B (zh)
TW (1) TWI382495B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479711A (zh) * 2010-11-25 2012-05-30 中芯国际集成电路制造(北京)有限公司 Pmos晶体管的形成方法
CN102969277A (zh) * 2011-08-31 2013-03-13 格罗方德半导体公司 具有改进的硅化物厚度均匀性的金属氧化物半导体场效应晶体管集成电路和其制造方法
CN110556293A (zh) * 2018-05-30 2019-12-10 瑞萨电子株式会社 半导体器件和制造半导体器件的方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004172389A (ja) 2002-11-20 2004-06-17 Renesas Technology Corp 半導体装置およびその製造方法
US8071481B2 (en) 2009-04-23 2011-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming highly strained source/drain trenches
US8106456B2 (en) * 2009-07-29 2012-01-31 International Business Machines Corporation SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics
US8487354B2 (en) * 2009-08-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for improving selectivity of epi process
JP2011054740A (ja) * 2009-09-01 2011-03-17 Toshiba Corp 半導体装置及びその製造方法
JP5268859B2 (ja) * 2009-10-23 2013-08-21 パナソニック株式会社 半導体装置
US8415748B2 (en) * 2010-04-23 2013-04-09 International Business Machines Corporation Use of epitaxial Ni silicide

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4750342B2 (ja) 2002-07-03 2011-08-17 ルネサスエレクトロニクス株式会社 Ｍｏｓ−ｆｅｔおよびその製造方法、並びに半導体装置
US7078742B2 (en) * 2003-07-25 2006-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel semiconductor structure and method of fabricating the same
US7227205B2 (en) * 2004-06-24 2007-06-05 International Business Machines Corporation Strained-silicon CMOS device and method
JP4369359B2 (ja) 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4515305B2 (ja) * 2005-03-29 2010-07-28 富士通セミコンダクター株式会社 ｐチャネルＭＯＳトランジスタおよびその製造方法、半導体集積回路装置の製造方法
US8003470B2 (en) * 2005-09-13 2011-08-23 Infineon Technologies Ag Strained semiconductor device and method of making the same
WO2007034553A1 (ja) * 2005-09-22 2007-03-29 Fujitsu Limited 半導体装置およびその製造方法
KR100722939B1 (ko) 2006-05-10 2007-05-30 삼성전자주식회사 반도체 장치 및 그 형성 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102479711A (zh) * 2010-11-25 2012-05-30 中芯国际集成电路制造(北京)有限公司 Pmos晶体管的形成方法
CN102479711B (zh) * 2010-11-25 2014-09-03 中芯国际集成电路制造(北京)有限公司 Pmos晶体管的形成方法
CN102969277A (zh) * 2011-08-31 2013-03-13 格罗方德半导体公司 具有改进的硅化物厚度均匀性的金属氧化物半导体场效应晶体管集成电路和其制造方法
CN110556293A (zh) * 2018-05-30 2019-12-10 瑞萨电子株式会社 半导体器件和制造半导体器件的方法
CN110556293B (zh) * 2018-05-30 2024-03-08 瑞萨电子株式会社 半导体器件和制造半导体器件的方法

Also Published As

Publication number Publication date
US8207039B2 (en) 2012-06-26
TW200931590A (en) 2009-07-16
JP2009094371A (ja) 2009-04-30
US7994538B2 (en) 2011-08-09
US20100297821A1 (en) 2010-11-25
TWI382495B (zh) 2013-01-11
US20090095982A1 (en) 2009-04-16
JP5389346B2 (ja) 2014-01-15
CN101409307B (zh) 2011-03-30

Similar Documents

Publication Publication Date Title
CN101409307B (zh) 半导体器件及其制造方法
JP4630728B2 (ja) 半導体装置及びその製造方法
JP4644173B2 (ja) トランジスタの製造方法
CN100449780C (zh) 具有凸起的结区域的pmos晶体管
JP5283233B2 (ja) 応力強化ｍｏｓトランジスタならびにその製造方法
CN101170112B (zh) 半导体器件及其制造方法
JP4847152B2 (ja) 半導体装置とその製造方法
CN100433276C (zh) 具有区域化应力结构的金属氧化物半导体的场效应晶体管
US9905428B2 (en) Split-gate lateral extended drain MOS transistor structure and process
US7893496B2 (en) Stress enhanced transistor
US11417646B2 (en) NPN heterojunction bipolar transistor in CMOS flow
KR100866826B1 (ko) ＣＭＯＳ 디바이스를 위한 변형된 Ｓｉ를 형성하는 방법 및구조
US8709896B2 (en) Semiconductor device and fabrication method
CN111223935A (zh) 具有波状接触窗轮廓的半导体装置
CN100466207C (zh) 半导体晶体管元件及其制作方法
JP2010003812A (ja) 半導体装置およびその製造方法
CN101552229B (zh) 半导体元件及其制作方法
US20060134873A1 (en) Tailoring channel strain profile by recessed material composition control
CN100479120C (zh) 金属氧化物半导体晶体管及其制造方法
US9349864B1 (en) Methods for selectively forming a layer of increased dopant concentration
US8872272B2 (en) Stress enhanced CMOS circuits and methods for their manufacture
CN105742282A (zh) 半导体器件及其制造方法
US10886406B1 (en) Semiconductor structure and method of manufacturing the same
KR101204709B1 (ko) 반도체 소자의 제조 방법
CN107968071A (zh) 一种半导体器件及其制造方法和电子装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110330

Termination date: 20201013