CN111223935A - 具有波状接触窗轮廓的半导体装置 - Google Patents

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游佳达
黄彦杰
吕伟元
杨丰诚
陈燕铭
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

提供一种具有波状接触窗轮廓的半导体装置，及其制造方法。一种示范的半导体装置包括鳍片、栅极结构、源极/漏极特征、以及接触窗。鳍片设置在基板上方，其中鳍片包括通道区以及源极/漏极区；栅极结构设置在基板上方以及鳍片的通道区上方；源极/漏极特征外延成长在鳍片的源极/漏极区中，其中源极/漏极特征包括顶部外延层以及形成在顶部外延层下方的下部外延层，并且下部外延层包括波状顶表面；接触窗具有与源极/漏极特征的下部外延层的波状顶表面配合接合的波状底表面。

Description

具有波状接触窗轮廓的半导体装置
技术领域
本公开实施例涉及一种半导体装置，特别涉及一种具有波状接触窗轮廓的半导体装置及其制造方法。
背景技术
集成电路(integrated circuit,IC)产业经历指数性增长。集成电路材料以及设计的技术进步已经产生了数个世代的集成电路，每一世代的集成电路都具有比上一世代更小以及更复杂的电路。在集成电路演变过程中，功能密度(亦即单位芯片面积的互联装置的数量)通常随着几何尺寸(亦即使用制造工艺可以产生的最小构件(或线))下降而增加。这种尺寸微缩化的工艺通常由提高生产效率以及降低相关成本提供益处。
这种尺寸微缩化也增加了集成电路的处理以及制造的复杂性，并且为了实现这些进步，需要在集成电路处理以及制造方面进行同样的发展。例如，随着鳍式场效晶体管(fin-like field effect transistor,FinFET)技术朝着更小的特征尺寸发展，各种源极/漏极(source/drain,S/D)材料例如硅锗(silicon germanium,SiGe)、磷化硅(siliconphosphide,SiP)或碳化硅(silicon carbide,SiC)已经被探究用以增强鳍式场效晶体管的载子移动率(carrier mobility)。然而，在现有的鳍式场效晶体管制造中已经观察到外延源极/漏极特征可能在源极/漏极接触窗蚀刻工艺期间损坏或损失，并且源极/漏极接触窗面积受到限制。因此，需要改善。
发明内容
根据本公开的一些实施例，提供一种半导体装置，包括鳍片、栅极结构、源极/漏极特征、以及接触窗。鳍片设置在基板上方，其中鳍片包括通道区以及源极/漏极区；栅极结构设置在基板上方以及鳍片的通道区上方；源极/漏极特征外延成长在鳍片的源极/漏极区中，其中源极/漏极特征包括顶部外延层以及形成在顶部外延层下方的下部外延层，并且下部外延层包括波状顶表面；接触窗具有与源极/漏极特征的下部外延层的波状顶表面配合接合的波状底表面。
根据本公开的一些实施例，提供一种半导体装置，包括至少两个鳍片、栅极结构、源极/漏极特征、以及接触窗。至少两个鳍片设置在基板上方，其中至少两个鳍片中的每一个包括通道区以及源极/漏极区；栅极结构设置在基板上方以及至少两个鳍片的多个通道区上方；源极/漏极特征外延成长在至少两个鳍片的多个源极/漏极区中，其中源极/漏极特征包括顶部外延层以及形成在顶部外延层下方的下部外延层，下部外延层延伸以包覆至少两个鳍，顶部外延层包括与下部外延层的材料不同的五价硅化合物；接触窗直接形成在源极/漏极特征的下部外延层的顶表面上方。
根据本公开的一些实施例，提供一种形成半导体装置的方法，包括在基板上方形成多个鳍片，其中多个鳍片中的每一个包括通道区以及源极/漏极区；在基板上方以及多个鳍片的通道区上方形成栅极结构；在至少两个相邻鳍片的源极/漏极区上方外延形成包括顶部外延层以及下部外延层的源极/漏极特征，其中顶部以及下部外延层具有不同的蚀刻选择性；蚀刻源极/漏极特征的顶部外延层的一部分以形成沟槽，以暴露源极/漏极特征的下部外延层的波状顶表面；在沟槽内的下部外延层的波状顶表面上形成接触窗。
附图说明
根据以下的详细描述并阅读说明书附图以最佳理解本公开。应注意的是，根据业界的标准作法，各种特征并未一定按照比例绘制且只用于说明目的。事实上，可能任意的放大或缩小不同特征的大小及几何尺寸，以做清楚的说明。
图1是根据本公开的一些实施例的用于制造半导体装置的示例方法的流程图。
图2是根据本公开的一些实施例的示例半导体装置的三维立体图。
图3A至图16A是根据图1中的方法的实施例在制造的多个中间阶段中、沿着图2中“A-A”线的半导体装置的一部分的各种实施例的剖面图。
图3B至图16B是根据图1中的方法的实施例在制造的多个中间阶段中、沿着图2中“B-B”线的半导体装置的一部分的各种实施例的剖面图。
附图标记说明：
100 方法
105、110、115、120、125、130 操作
200 装置
202 基板
204 隔离结构
210 鳍片
210C 通道区
210S/D 源极/漏极区
220 虚拟栅极结构(或虚拟栅极堆叠)
222 虚拟栅极介电质层
224 虚拟栅极电极
230 间隔物
250、250-1、250-2、250-3、250-4 (外延)源极/漏极特征
260 栅极堆叠
262 栅极介电质层
264 栅极电极
266 硬遮罩层
268 蚀刻停止层
270 层间介电质层
275 光刻胶遮罩
280 源极/漏极接触窗
282 蚀刻停止层
284 层间介电质层
290 通孔
FH 高度
L1 第一外延层
L2 第二外延层
L3 第三外延层
L4 第四外延层
L3S1、L3S2、L3S3、L4S1、L4S2、L4S3 表面
T1、T2、T3、T4 厚度
W1 合并宽度
W2 宽度
具体实施方式
以下的公开提供许多不同的实施例或范例以实行本发明的不同特征。以下叙述构件以及排列方式的特定范例，以简化本公开。当然，这些仅为范例且非意图作为限制。例如，若以下描述第一特征形成于第二特征上方或之上，可包括上述第一特征与上述第二特征是直接接触的实施例，也可包括有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可未直接接触的实施例。
除此之外，在各种范例中，本公开可能使用重复的参考符号及/或字母。这样的重复是为了简化以及清楚的目的，并不表示所讨论的各种实施例及/或配置之间的关联。此外，在本文中叙述一特征形成在另一特征之上、特征连接至以及/或耦合至另一特征可包括这些特征以直接接触的方式形成的实施例，也可以包括附加的特征形成在这些特征之间而使得这些特征并未直接接触的实施例。另外，使用空间相关用词，例如：“较下的”、“较上的”、“水平的”、“垂直的”、“在……之上”、“在……上方”、“在……之下”、“在……下方”、“上”、“下”、“顶”、“底”等以及其衍生词(例如，“水平地”、“向下地”、“向上地”等)以便于描述本公开中一个特征与另一个特征之间的关系。这些空间相关用词旨在包含包括这些特征的装置的不同方位。又，当用“大约”、“近似”等描述一个数字或一个数字范围时，这些用词旨在涵盖在包括所述数字内的合理范围内的数字，像是在所述数字的+/-10％之内或本领域技术人员理解的其他值。例如，用词“大约5nm”涵盖从4.5nm至5.5nm的尺寸范围。
本公开总体上关于半导体装置及其制造，并且更特别涉及场效晶体管(field-effect transistors,FETs)的外延源极/漏极特征(epitaxial S/D features)的制造，像是鳍式场效晶体管(FinFETs)。根据本公开的一些方面，半导体装置的外延源极/漏极特征包括与外延源极/漏极特征的其他层的材料不同的砷化硅(SiAs)或其他五价硅化合物的顶部层，并且可以被各向异性地(anisotropically)蚀刻，使得随后形成的源极/漏极接触窗(contact)可以形成自对准(self-aligned)的波状接触窗轮廓(具有至少两个波峰以及在两个波峰之间以及下方的一个波谷)，以降低源极/漏极电阻。具有不同顶部层材料的保护，可以在源极/漏极接触窗蚀刻工艺期间减轻外延源极/漏极特征的损伤或损失，从而改善半导体装置的性能。
图1示出了根据本公开的一些实施例的用于形成半导体装置(以下简称为“装置”)的方法100的流程图。方法100仅是示例，并不旨在限制本公开超出相关申请文件中明确记载的内容。可以在方法100之前、期间以及之后进行附加的操作，并且对于方法的附加实施例，可以替换、删除或移动所描述的一些操作。以下结合其他附图描述方法100，这些附图示出了在方法100的中间阶段期间示例装置200的各种三维平面俯视图以及剖面图。特别是图2示出了装置200的三维图。图3A至图16A示出了根据本公开的一些实施例在方法100的多个中间阶段中沿着图2的A-A线(沿着Y方向)得到的装置200的各种实施例的剖面图。图3B至图16B示出了根据本公开的一些实施例在方法100的多个中间阶段中沿着图2的B-B线(沿着X方向)得到的装置200的各种实施例的剖面图。
装置200可以是在集成电路(IC)处理期间制造的中间装置或其一部分，其可以包括静态随机存取存储器(static random-access memory,SRAM)以及/或其他逻辑电路、无源元件(像是电阻、电容以及电感)、以及主动元件(像是p型场效晶体管(p-type FETs,PFETs)、n型场效晶体管(n-type FETs,NFETs)、鳍式场效晶体管(FinFETs)、栅极全环场效晶体管(gate-all-around FETs,GAA FET)、金属氧化物半导体场效晶体管(metal-oxidesemiconductor field effect transistors,MOSFET)、互补金属氧化物半导体(complementary metal-oxide semiconductor,CMOS)晶体管、双极晶体管(bipolartransistors)、高压晶体管(high voltage transistors)、高频晶体管(high frequencytransistors))、以及/或其他存储单元(memory cells)。装置200可以是集成电路(IC)的核心区(通常称为逻辑区)、存储区(例如静态随机存取存储器(SRAM)区)、模拟区、外围区(通常称为输入/输出(input/output,I/O)区)、虚拟(dummy)区、其他合适区或其组合的一部分。在一些实施例中，装置200可以是集成电路芯片、芯片上系统(system on chip,SoC)或其一部分的一部分。本公开不限于任何特定数量的装置或装置区，或任何特定装置配置。例如，尽管所示的装置200是三维场效晶体管装置(例如，鳍式场效晶体管)，但是本公开也可以提供用于制造平面场效晶体管装置的实施例。
参考图2，半导体装置200包括从基板202突出并被隔离结构204隔开的一个或多个鳍片210，以及设置在基板202以及鳍片210上方的一个或多个栅极堆叠(gate stacks)260。栅极堆叠260界定了鳍片210的通道区(由栅极堆叠260覆盖)、源极区以及漏极区。栅极间隔物(gate spacers)230沿着栅极堆叠260的侧壁设置。栅极堆叠260可以包括元件像是设置在隔离结构204以及基板202上方的一个或多个栅极介电质层262、阻挡层(未图示)、粘着层(未图示)、设置在栅极介电质层262上方的栅极电极264、以及设置在栅极电极264上方的一个或多个硬遮罩层266、其他合适的层或其组合。装置200也包括在鳍片210的源极/漏极(S/D)区上方外延成长的源极/漏极特征250。装置200也可以包括沉积在基板202上方的层间介电质(interlayer dielectric,ILD)层270、隔离结构204、鳍片210、以及外延源极/漏极特征250。源极/漏极接触窗280形成在鳍片210的源极/漏极区中的外延源极/漏极特征250上方。如同图3A至图15A以及图3B至图15B所示，在图1的方法100中以及方法100的多个中间阶段中装置200不同的视图讨论了装置200的形成。
参考图1以及图3A至图3B，在操作105，提供基板202并且在基板202上方形成一个或多个鳍片210。鳍片210的下方部分由隔离结构204隔开。
在图3A至图3B所示的实施例中，装置200包括基板(晶圆)202。在所示的实施例中，基板202是包括硅的块状基板(bulk substrate)。替代地或另外地，块状基板包括另一种元素半导体(elementary semiconductor)、化合物半导体、合金半导体或其组合。可替代地，基板202是绝缘体上半导体(semiconductor-on-insulator)基板，像是绝缘体上硅(silicon-on-insulator,SOI)基板、绝缘体上硅锗(silicon germanium-on-insulator,SGOI)基板或绝缘体上锗(germanium-on-insulator,GOI)基板。绝缘体上半导体基板可以使用布植氧隔离(separation by implantation of oxygen,SIMOX)、晶圆接合(waferbonding)以及/或其他合适的方法制造。基板202可以包括各种掺杂区。在一些实施例中，基板202包括掺杂有n型掺杂物(像是磷(例如，31P)、砷、其他n型掺杂物或其组合)的n型掺杂区(例如，n型井(n-typewells))。在一些实施例中，基板202包括掺杂有p型掺杂物(像是硼(例如，11B、BF2)、铟、其他p型掺杂物或其组合)的p型掺杂区(例如，p型井)。可以进行离子布植工艺、扩散工艺以及/或其他合适的掺杂工艺以形成各种掺杂区。
半导体鳍片210形成在基板202上方。每个鳍片210可适合于提供n型场效晶体管或p型场效晶体管。鳍片210实质上彼此平行地定向。鳍片210中的每一个具有沿着其在X方向上的长度定义的至少一个通道区210C以及至少一个源极区以及漏极区(两者称作源极/漏极区210S/D)，其中所述至少一个通道区210C被栅极结构覆盖并且被设置在源极/漏极区210S/D之间。在一些实施例中，鳍片210是基板202的一部分(像是基板202的材料层的一部分)。例如，在所述的实施例中，基板202包括硅，则鳍片210包括硅。替代地，在一些实施例中，鳍片210定义在上覆(overlying)基板202的材料层，像是一个或多个半导体材料层。例如，鳍片210可以包括具有设置在基板202上方的各种半导体层(像是异质结构(heterostructure))的半导体层堆叠。半导体层可包括任何合适的半导体材料，像是硅、锗、硅锗、其他合适的半导体材料或其组合。取决于装置200的设计，半导体层可以包括相同或不同的材料、蚀刻速率、组成原子百分比、组成重量百分比、厚度以及/或配置。鳍片210通过任何合适的工艺形成，包括各种沉积、微影以及/或蚀刻工艺。
隔离结构204形成在基板202上方并隔开鳍片210的下方部分。隔离结构204电性隔离装置200的主动装置区以及/或被动装置区。隔离结构204可以配置为不同的结构，像是浅沟槽隔离(shallow trench isolation,STI)结构、深沟槽隔离(deep trench isolation,DTI)结构、硅局部氧化(local oxidation of silicon,LOCOS)结构或其组合。隔离结构204包括隔离材料，像是氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料或其组合。通过化学气相沉积(chemical vapor deposition,CVD)、物理气相沉积(physical vapor deposition,PVD)、原子层沉积(atomic layer deposition,ALD)、高密度等离子体化学气相沉积(highdensity plasma chemical vapor deposition,HDPCVD)、金属有机化学气相沉积(metalorganic chemical vapor deposition,MOCVD)、远程等离子体化学气相沉积(remoteplasma chemical vapor deposition,RPCVD)、等离子体增强化学气相沉积(plasmaenhanced chemical vapor deposition,PECVD)、低压化学气相沉积(low-pressurechemical vapor deposition,LPCVD)、原子层化学气相沉积(atomic layer chemicalvapor deposition,ALCVD)、大气压化学气相沉积(atmospheric pressure chemicalvapor deposition,APCVD)、其他合适的沉积工艺或其组合沉积隔离结构204。在一些实施例中，在形成鳍片210之前形成隔离结构204(隔离优先方案)。在一些其他实施例中，在形成隔离结构204之前形成鳍片210(鳍片优先方案)。可以在隔离结构204进行平坦化工艺，像是化学机械研磨(chemical mechanical polishing,CMP)工艺。
在图3A的所示的实施例中，每个鳍片210具有沿Z方向的高度FH。鳍片高度FH是浅沟槽隔离结构204的顶表面以及鳍片210的顶表面之间的高度。在一些实施例中，每个鳍片210的高度FH在大约50纳米(nm)至大约80nm之间。又，在图3A的实施例中，如图所示每个鳍片210具有相对锥形的形状。在其他实施例中，鳍片可以具有较小的锥度(或非锥形)，或者锥形可以是多面的(multi-faceted)。例如，在浅沟槽隔离结构204之上的鳍片的一部分可以比直接被浅沟槽隔离结构围绕的鳍片的一部分具有更大的锥角。
参考图1以及图4A至图4B，在操作110，在鳍片210的通道区210C上方形成各种虚拟栅极结构。“虚拟栅极结构”通常是指装置200的电性无功能栅极结构(electrically non-functional gate structure)。在一些实施例中，虚拟栅极结构模仿主动栅极结构的物理特性，像是主动栅极结构的物理尺寸，但相对不导电(换句话说，不能使电流流动)。虚拟栅极结构沿Y方向延伸并横跨各自的鳍片210。每个虚拟栅极结构可包括虚拟栅极堆叠220以及沿着虚拟栅极堆叠220的侧壁沉积的间隔物230。在一些实施例中，每个虚拟栅极堆叠220包括例如虚拟栅极介电质层222(包括例如氧化硅)以及虚拟栅极电极224(包括例如多晶硅)。虚拟栅极介电质层222包括介电质材料，像是氧化硅、高介电质常数(high-kdielectric)材料、其他合适的介电质材料或其组合。高介电质常数材料通常是指具有高介电质常数的介电质材料，例如，介电质常数大于氧化硅的介电质常数(k≈3.9)。虚拟栅极堆叠220可以包括许多其他层，例如，覆盖层、界面层、扩散层、阻挡层、硬遮罩层或其组合。虚拟栅极堆叠220通过沉积工艺、微影工艺、蚀刻工艺、其他合适的工艺或其组合形成。
每个虚拟栅极结构可以包括沿着虚拟栅极堆叠220的侧壁形成的间隔物230。在一些实施例中，间隔物230包括单层介电质材料。在一些其他实施例中，间隔物230可以包括多层结构，此多层结构包括具有不同蚀刻选择性的不同介电质材料。介电质材料可以包括硅、氧、碳、氮、其他合适的材料或其组合(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或碳氮化硅)。间隔物230通过任何合适的工艺形成。例如，在所述的实施例中，间隔层可以保形地(conformally)沉积在基板202、隔离结构204、虚拟栅极堆叠220以及鳍片210上方。接着，间隔层被各向异性地蚀刻以沿着虚拟栅极堆叠220形成间隔物230。
参考图1以及图5A至图5B，在操作115，在鳍片210的源极/漏极区210S/D中外延成长源极/漏极特征250。在一些实施例中，在鳍片210上外延成长半导体材料，形成外延源极/漏极特征250。在一些实施例中，在鳍片210的源极/漏极区210S/D上进行鳍片凹陷工艺(finrecess process)(例如，回蚀工艺)，使得从下部鳍片主动区成长外延源极/漏极特征250。在一些其他实施例中，鳍片210的源极/漏极区210S/D不经过鳍片凹陷工艺，使得外延源极/漏极特征250从上部鳍片主动区的至少一部分成长并且包覆上部鳍片主动区的至少一部分。
在一些实施例中，外延源极/漏极特征250包括在鳍片210的源极/漏极区210S/D上成长的一个或多个外延层。例如，第一外延层沉积在鳍片210的源极/漏极区的顶部以及侧壁表面。换句话说，第一外延层包覆围绕鳍片210的源极/漏极区210S/D。又，第二外延层包覆围绕第一外延层。在一些其他实施例中，第三以及/或第四外延层可以进一步包覆围绕先前的外延层。
取决于两个相邻鳍片210之间的横向距离(沿Y方向)以及外延成长的控制，外延源极/漏极特征250可以形成具有不同的合并轮廓。在一些实施例中，外延源极/漏极特征250分别围绕每个鳍片210成长。即，每个外延源极/漏极特征250是分开的，并且没有外延层被合并(亦即，彼此接触)。在一些其他实施例中，如图5A所示，围绕鳍片210形成的外延源极/漏极特征250沿着Y方向横向合并在一起，并且跨越一个以上的鳍片210。在另一实施例中，在鳍片210上的内部外延层(例如，两层外延源极/漏极特征的第一外延层)不合并，但在鳍片210上的外部外延层(例如，两层外延源极/漏极特征的第二外延层)可以横向合并在一起。在另一个实施例中，在两个相邻鳍片210上的一个(或多个)内部外延层以及一个(或多个)外部外延层皆横向合并。在一些实施例中，为了形成内部以及外部外延层皆横向合并的结构，操作115等到一个(或多个)内部外延层横向合并，才成长一个(或多个)外部外延层。
外延源极/漏极特征250可以包括半导体材料像是硅(Si)、磷(P)、磷化硅(SiP)、碳化硅(SiC)、锗(Ge)、硅锗(SiGe)、一个或更多的三五族材料(III-V materials)、化合物半导体或合金半导体。在一些实施例中，外延源极/漏极特征250掺杂有n型掺杂物以及/或p型掺杂物。例如，在n型鳍式场效晶体管区中，外延源极/漏极特征250可以包括包含硅以及/或碳的外延层，其中含硅的外延层或含硅碳的外延层掺杂有磷、砷、其他n型掺杂物或其组合(例如，形成硅：磷外延层、硅：碳外延层或硅：碳：磷外延层)。在进一步的示例中，在p型鳍式场效晶体管区中，外延源极/漏极特征250可以包括包含硅以及/或锗的外延层，其中含硅锗的外延层掺杂有硼、碳、其他p型掺杂物或其组合(例如，形成硅：锗：硼外延层或硅：锗：碳外延层)。在一些实施例中，外延源极/漏极特征250包括在通道区中实现期望的拉应力(tensile stress)以及/或压应力(compressive stress)的材料以及/或掺杂物。在各种实施例中，外延源极/漏极特征250的不同外延层可以包括相同或不同的半导体材料。外延源极/漏极特征250的不同实施例将在图6A至图6B、图11A至图11B、图13A至图13B以及图15A至图15B中讨论。
外延工艺可以实施化学气相沉积沉积技术(例如，气相外延(vapor-phaseepitaxy,VPE)、超高真空化学气相沉积(ultra-high vacuum chemical vapordeposition,UHV-CVD)、低压化学气相沉积以及/或等离子体增强化学气相沉积)、分子束外延、其他合适的选择性外延成长(selective epitaxial growth,SEG)工艺或其组合。在一些实施例中，通过在外延工艺的来源材料中添加杂质以在沉积期间掺杂外延源极/漏极特征250。在一些实施例中，在沉积工艺之后，通过离子布植工艺掺杂外延源极/漏极特征250。在一些实施例中，进行退火工艺以活化装置200的外延源极/漏极特征250以及/或其他源极/漏极特征中的掺杂物。
如图5A所示，外延源极/漏极特征250可以具有相对菱形的剖面，有很大一部分存在于鳍片210之上。在其他实施例中，外延源极/漏极特征可以在形状上更圆以及弯曲，以及/或可以具有相对小的部分(或没有部分)存在于鳍片之上。
参考图6A以及图6B，在操作115，在n型鳍式场效晶体管区的实施例中，形成包覆围绕两个相邻鳍片210的合并的外延源极/漏极特征250-1。换句话说，外延源极/漏极特征250-1是跨过两个相邻鳍片210的合并的源极/漏极特征。在所示的实施例中，鳍片210包括硅，并且外延源极/漏极特征250-1是包括三个不同的外延层L1、L2以及L3的三层外延源极/漏极特征。在所述的实施例中，外延源极/漏极特征250-1包括包含磷化硅(SiP)的第一外延层L1。在一些其他实施例中，第一外延层L1可以包括硅或碳化硅。在所述的实施例中，每个第一外延层L1分别包覆每个鳍片210的上部主动区。第一外延层L1不合并或跨过相邻鳍片。外延源极/漏极特征250-1还包括第二外延层L2，此第二外延层L2包括磷化硅并且包覆围绕第一外延层L1。在此实施例中，第二外延层L2中的材料磷化硅具有与第一外延层L1中包括的磷化硅不同的蚀刻选择性。例如，第一外延层L1包括具有大约5×1020至大约5×1021原子/立方公分的磷掺杂浓度(磷的莫耳比率小于约2％)的磷化硅；而第二外延层L2包括具有大约5×1021至大约5×1022原子/立方公分的磷掺杂浓度(磷的莫耳比率为大约2％至大约10％)的磷化硅。在所述的实施例中，第二外延层L2是具有作为两个合并的圆角菱形形状的剖面形状的合并的外延层。如图6A所示，第二外延层L2具有波状顶表面以及波状底表面，其中波状顶表面具有至少两个波峰以及在两个波峰之间以及下方的一个波谷，并且波状底表面具有两个波谷以及在两个波谷之间以及上方的一个波峰。
外延源极/漏极特征250-1还包括第三外延层L3，其是包括砷化硅(SiAs)的顶部外延层。在一些实施例中，第三(顶部)外延层L3包括具有大约1x1022至约1x1023原子/立方公分的砷掺杂浓度的砷化硅。在一些实施例中，第三外延层L3中砷的莫耳比率为大约2％至大约10％。在一些其他实施例中，可以使用另一五价元素以在第三外延层L3中形成硅化合物(像是锑(Sb)、铋(Bi)、镆(Mc)、其他五价硅化合物或其组合)，使得第三外延层L3的半导体材料不同于第二外延层L2的半导体材料，并且具有与第二外延层L2的半导体材料不同的蚀刻选择性。如图6A所示，第三外延层L3直接形成在第二外延层L2上方，并且第三外延层L3的底表面与第二外延层L2的顶表面匹配(例如，共面)，两者有相同的波轮廓。如图6B所示，第三外延层L3在X方向接触第一外延层L1以及第二外延层L2。
外延源极/漏极特征250-1通过外延成长工艺形成。外延成长工艺可以是具有硅基前驱物的低压化学气相沉积工艺、选择性外延成长(selective epitaxial growth,SEG)工艺、循环沉积以及蚀刻(cyclic deposition and etching,CDE)工艺、其他合适的工艺或其组合。例如，磷化硅晶体可以使用基于化学气体(Si3H8、SiH3CH3以及/或PH3)的沉积工艺结合选择性化学气相蚀刻工艺形成。在另一例子中，可以使用二氯硅烷(SiH2Cl2)作为前驱物，通过低压化学气相沉积成长硅晶体。前驱物可用n型掺杂物原位(in-situ)(在外延成长工艺期间)或异位(ex-situ)(在外延成长工艺完成之后)掺杂，例如分别将磷(P)用于第一外延层L1以及第二外延层L2、将砷(As)用于第三外延层L3以形成外延源极/漏极特征250-1的不同外延层。在一些实施例中，外延源极/漏极特征250-1的不同外延层在沉积期间通过向外延工艺的来源材料添加杂质而被掺杂。在一些实施例中，在沉积工艺之后，通过离子布植工艺掺杂外延源极/漏极特征250-1的不同层。可以根据装置200的设计以配置离子布植工艺期间的布植能量以及剂量。例如，通过以较低的磷浓度(例如，磷的莫耳比率小于大约2％)对硅前驱物进行离子布植掺杂而形成第一外延层L1，厚度T1为大约1nm至大约10nm；通过以较高的磷浓度(例如，磷的莫耳比率大约2％至大约10％)对硅前驱物进行离子布植掺杂而形成第二外延层L2，厚度T2为大约10nm至大约40nm；第三外延层L3是通过使用砷(例如，大约1x1022至大约1x1023原子/立方公分的砷，在一些实施例中，大约2％至大约10％的砷)对硅前驱物进行离子布植掺杂而形成，厚度T3为大约0.1nm至约20nm。在一些实施例中，顶部(第三)外延层L3与底部(第一)外延层L1的厚度比为大约0.01至大约20；顶部(第三)外延层L3与第二外延层L2的厚度比为大约0.0025至大约2。在一些实施例中，包括砷化硅的顶部(第三)外延层L3的厚度与外延源极/漏极特征250-1的高度(T1+T2+T3)的比率为大约1％至大约20％。如图6A以及图6B所示，外延源极/漏极特征250-1在Y方向上具有合并宽度W1，并且在X方向上具有宽度W2。在一些实施例中，合并宽度W1为大约5nm至大约100nm，并且宽度W2为大约5nm至大约25nm。在一些实施例中，顶部外延层L3的厚度T3与外延源极/漏极特征250-1的合并宽度W1的比率为大约0.001至大约4，并且顶部外延层L3的厚度T3与外延源极/漏极特征250-1的宽度W2的比率为大约0.004至大约4。在一些实施例中，进行退火工艺(像是快速升温(rapid thermal)/毫秒(milli-second)/激光退火(laser anneal))以活化外延源极/漏极特征250-1以及/或装置200的其他源极/漏极特征(例如重掺杂漏极(heavydoped drain,HDD)区以及/或轻掺杂漏极(lightly doped drain,LDD)区)中的掺杂物。
使用砷化硅作为顶部外延层以形成n型场效晶体管装置的外延源极/漏极特征提供许多好处。例如，在n型场效晶体管的外延源极/漏极结构中，在顶部层(与其他层的材料不同)使用砷化硅确保比在顶部层(与其他层的材料相同/相似)中使用磷化硅具有更佳的蚀刻选择性。因此，在随后的源极/漏极接触窗选择性蚀刻工艺中，各向异性蚀刻可以选择性地蚀刻外延源极/漏极特征的波状表面(例如，第二外延层L2的顶表面)，使得源极/漏极接触窗可以具有与外延源极/漏极特征的扩大的波状接触窗表面，从而减小了源极/漏极接触窗以及外延源极/漏极特征之间的接触窗电阻。并且，砷化硅以及磷化硅之间的选择性相对较强，这可以减轻在源极/漏极接触窗选择性蚀刻工艺期间任何外延源极/漏极特征(例如，第二外延层L2)的损坏或损失。此外，砷化硅内的掺杂物活化可以使用较低的热预算(例如，较低的活化退火温度以及/或时间)实现，例如，与磷化硅内的掺杂物活化相比。在一些实施例中，用于实现砷化硅内的掺杂物活化的热预算可以比用于磷化硅中活化掺杂物的热预算低大约15-20％。另外，在一些实施例中，使用砷化硅形成的掺杂层可以比使用磷化硅形成的掺杂层薄。例如，使用砷化硅形成的掺杂层可以是使用磷化硅形成的掺杂层的厚度的约0.5-0.8倍。
在替代的制造工艺中，n型装置的外延源极/漏极特征的顶部外延层可以是包括与其他外延源极/漏极特征的层相同或相似的磷化硅(仅磷掺杂浓度或莫耳比率不同)的层。即使顶部外延层中的磷化硅的莫耳比率或掺杂浓度(例如，第三外延层L3可具有大约1x1021至大约5x1021原子/立方公分的磷掺杂浓度)与下一个下部外延层(例如，第二外延层L2可具有大约5x1020至大约5x1021原子/立方公分的磷掺杂浓度)不同，顶部外延层与下一个下部外延层之间的蚀刻选择性可能相对较弱。因此，在随后的金属接触窗选择性蚀刻工艺中，在下一个下部外延层的波状表面的波谷(在波峰之下)中的顶部外延层的残留部分可能存在。因此，与通过使用砷化硅作为顶部外延层形成的波状接触窗表面相比，源极/漏极接触窗以及外延源极/漏极特征之间的接触窗表面可能不是波状表面，而是相对平坦且较小。此外，由于顶部外延层以及下一个下部外延层之间的选择性差(虽然具有不同莫耳比率，但都使用磷化硅)，因此当进行源极/漏极接触窗蚀刻以去除顶部外延层时，下一个下部外延层的多个部分可能被去除。因此，使用砷化硅作为外延源极/漏极特征的顶部外延层提供了许多好处，并且可以改善半导体装置的性能。
现在参考图1以及图7A至图7B，在操作120，进行金属栅极替换工艺以用金属栅极堆叠260替换虚拟栅极堆叠220。首先，在基板202上方，特别是在源极/漏极结构250、虚拟栅极结构220以及鳍片210上方形成层间介电质(ILD)层270。层间介电质层270包括介电质材料，此介电质材料包括例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane,TEOS)形成的氧化物，磷硅玻璃(phospho-silicate glass,PSG)、硼磷硅玻璃(boro-phospho-silicate glass,BPSG)、低介电质常数材料、其他合适的介电质材料或其组合。在一些实施例中，层间介电质层270具有包含多种介电质材料的多层结构。在一些实施例中，蚀刻停止层(etch stop layer,ESL)268设置在层间介电质层270与源极/漏极结构250、虚拟栅极结构220以及/或鳍片210之间。蚀刻停止层268包括与层间介电质层270不同的介电质材料。层间介电质层270以及/或蚀刻停止层例如通过沉积工艺形成(像是化学气相沉积、可流动的化学气相沉积(flowable chemical vapor deposition)、物理气相沉积，原子层沉积、高密度等离子体化学气相沉积、金属有机化学气相沉积，远程等离子体化学气相沉积、等离子体增强化学气相沉积、低压化学气相沉积、原子层化学气相沉积、大气压化学气相沉积、电镀、其他合适的方法或其组合)。在沉积层间介电质层270以及/或蚀刻停止层268之后，进行化学机械研磨工艺以及/或其他平坦化工艺，直到到达(暴露)虚拟栅极结构220的顶表面为止。
随后，去除虚拟栅极堆叠220以暴露鳍片210的通道区210C。去除工艺可以是蚀刻工艺，其可以包括干式蚀刻工艺、湿式蚀刻工艺或其组合。此后，在鳍片210的通道区210C上方形成金属栅极堆叠260。金属栅极堆叠260通过适当的过程形成，像是栅极后制工艺(gate-last process)或高介电质常数后制工艺(high-k-last process)。每个金属栅极堆叠260可以包括栅极介电质层262、设置在栅极介电质层262上方的栅极电极264、以及设置在栅极电极264上方的硬遮罩层266。参考图7B，栅极介电质层262沉积在鳍片210的通道区210C上方。栅极介电质层262包括介电质材料，像是氧化硅、高介电质常数材料、其他合适的介电质材料或其组合。在一些实施例中，高介电质常数材料具有大于或等于大约五(k≥5)的介电质常数。栅极介电质层262通过各种工艺形成，像是原子层沉积、化学气相沉积、物理气相沉积、以及/或其他合适的工艺。栅极电极264可以包括功函数层(work functionlayer)以及金属填充层。功函数层可以包括具有适当功函数的金属或金属合金的导电层，使得相应的场效晶体管的装置性能(例如，降低了半导体装置的阈值电压)增强。对于p型场效晶体管以及n型场效晶体管，功函数层的组成不同，分别称为p型功函数(WF)金属以及n型功函数金属。可以通过合适的工艺，像是原子层沉积、化学气相沉积、物理气相沉积、以及/或其他合适的工艺，在栅极介电质层262上方沉积功函数金属。栅极电极264的金属填充层可以包括金属像是铝、钨、铜、或其他合适的金属，并通过合适的技术(像是物理气相沉积或电镀)设置在功函数层上方。硬遮罩层266包括例如氮化硅或碳化硅，并接着通过沉积工艺(像是原子层沉积、化学气相沉积、物理气相沉积、以及/或其他合适的工艺)设置在栅极电极264上方。可以进行化学机械研磨工艺以去除金属栅极堆叠260的任何多余的材料并且平坦化其顶表面。
现在参考图1以及图8A至图8B，在操作125，在鳍片210的源极/漏极区210S/D上方形成源极/漏极(S/D)接触窗280。在一些实施例中，图案化光刻胶遮罩275(以虚线示出)以在鳍片210的源极/漏极区210S/D上方曝光着陆窗(landing window)以形成源极/漏极接触窗280。图案化遮罩275可以包括经由工艺像是微影、进行曝光后烘烤工艺、以及显影光刻胶遮罩而曝光图案至遮罩层(例如，包括氧化硅、氮化硅或氮氧化硅)。图案化也可以通过其他适当的方法来实施或代替，像是无遮罩微影、电子束写入(electron-beam writing)、离子束写入(ion-beam writing)、以及分子拓印(molecular imprint)。
随后去除经由光刻胶遮罩275暴露出的层间介电质层270的多个部分以及外延源极/漏极特征250的顶部外延层，以形成用于源极/漏极接触窗280的着陆窗(沟槽)。去除工艺可以包括等离子体蚀刻、反应离子蚀刻(reaction ion etch,RIE)、干式蚀刻、湿式蚀刻、另一种适当的去除工艺或其组合。例如，参考图8A以及图8B，在包括砷化硅的顶部外延层L3中，进行使用氯(Cl)基等离子体化学方法的各向异性选择性蚀刻。在一些实施例中，氯基的各向异性蚀刻是两步(two-step)蚀刻工艺。例如，在第一步骤中，使用具有一定的功率密度(例如，大约0.1-0.5W/cm2)以及压力(例如，大约15-30mTorr))的三氯化硼(BCl3，例如，大约10-20sccm)去除源极/漏极接触窗的着陆窗中的层间介电质层270的多个部分(例如，包括氧化硅)；在第二步骤中，以一定的功率密度(例如，大约0.1-1W/cm2)以及压力(例如，大约10-20mTorr)的氯气(例如，大约15-25sccm)与三氯化硼(例如，大约1-10sccm)的气体混合物用于去除外延源极/漏极特征250的顶部外延层L3(包含砷化硅)的多个部分。原则上，未掺杂或轻掺杂的硅不会被氯原子或氯分子蚀刻，除非出现在含氯等离子体中的高能离子轰击。因此，氯基的等离子体蚀刻实现了顶部外延层L3的垂直(各向异性)去除。另外，在未掺杂的硅表面的情形下，氯原子共价键结至特定位置，这防止或减少了硅的蚀刻。然而，在掺杂的(例如，具有砷的)硅表面，在硅表面上形成了更具离子性(ionic)的硅-氯键，这增强了电子转移并促进了硅蚀刻。因此，如图9A以及图9B所示，着陆窗(沟槽)内的顶部外延层L3(包括砷化硅)被实质上去除，从而暴露第二外延层L2(包括磷化硅)的波状表面(如图9A所示，具有至少两个波峰以及在两个波峰之间以及之下的一个波谷)。另外，由于砷化硅(顶部外延层)以及磷化硅(第二外延层)之间相对强的选择性，因此第二外延层L2在选择性氯基等离子体蚀刻期间实质上未改变。
此后，参考图8A、图8B、图9A以及图9B，源极/漏极接触窗280形成在着陆窗(沟槽)内并且在第二外延层L2的波状顶表面上方。源极/漏极接触窗280可以包括金属像是铜、钌或钴。可以应用各种沉积工艺沉积源极/漏极接触窗280。例如，铜的沉积可以包括物理气相沉积以形成种晶层(seed layer)，以及电镀以在铜种晶层上形成块状铜。在一些实施例中，在将导电材料填充到接触窗孔中之前，可以在源极/漏极区上形成金属硅化物(silicide)以进一步减小接触窗电阻。在一些实施例中，金属硅化物被认为是源极/漏极接触窗280的一部分。金属硅化物包括硅以及金属，像是硅化钛、硅化钽、硅化镍、或硅化钴。金属硅化物可以通过称为自对准金属硅化物(或金属硅化物(salicide))的工艺形成。此工艺包括金属沉积、退火以使金属与硅反应、以及蚀刻以去除未反应的金属。如图9A所示，源极/漏极接触窗280具有部分地与顶部(第三)外延层L3的侧壁接触的侧壁，并且源极/漏极接触窗280具有波状底表面，此波状底表面匹配并直接接触(配合接合)形成在顶部外延层L3的着陆窗(沟槽)内的第二外延层L2的波状顶表面。如图9B所示，源极/漏极接触窗280在X方向上接触第一外延层L1以及第二外延层L2。在所述的实施例中，顶部(第三)外延层L3围绕源极/漏极接触窗280的下方部分。顶部(第三)外延层L3包括三个表面：接触源极/漏极接触窗280的侧壁的下方部分的表面L3S1、接触第二外延层L2的一部分的表面L3S2、以及接触层间介电质层270的表面L3S3。如图9A所示，源极/漏极接触窗280的底表面具有与第二外延层L2的顶表面的至少一部分实质上相同的波状轮廓。波状接触窗表面具有至少两个波峰以及在两个波峰之间以及下方的一个波谷。与现有的源极/漏极接触窗与外延源极/漏极特征之间的平坦接触窗表面相比，波状接触窗表面的波峰以及波谷扩大了源极/漏极接触窗280与外延源极/漏极特征250-1之间的接触窗表面。因此，减小源极/漏极接触窗与外延源极/漏极特征之间的接触窗电阻，并且改善装置200的性能。
参考图1、图10A以及图10B，在操作130，进行进一步的工艺以完成装置200的制造。例如，各种其他接触窗、通孔(vias)(像是通孔290)、金属线、介电质层(像是蚀刻停止层282以及层间介电质层284)在基板202上形成多层互连(multilayer interconnect,MLI)特征，使得多层互连特征可以连接各种特征以形成可以包括一个或多个场效晶体管装置的功能电路。
使用砷化硅或其他五价硅化合物作为外延源极/漏极特征的顶部外延层不仅有益于n型装置中的三层外延源极/漏极特征，而且还有益于其他层数(例如，两层或四层)的外延源极/漏极特征以及/或在p型装置中的外延源极/漏极特征。图11A至图16A以及图11B至图16B提供了装置200中的外延源极/漏极特征以及具有波状轮廓的源极/漏极接触窗的各种实施例。图11A至图16A是根据本公开的一些实施例的装置200的一部分沿“A-A”线的剖面图。图11B至图16B是根据本公开的一些实施例的装置200的一部分沿“B-B”线的剖面图。
图11A以及图11B提供了在n型区中具有四层外延源极/漏极特征250-2的装置200。外延源极/漏极特征250-2包括第一外延层L1、第二外延层L2、第三外延层L3、以及第四外延层L4。在所述的实施例中，每个第一外延层L1分别包覆每个鳍片210的上部主动区。第一外延层L1未合并或跨过相邻鳍片。第二外延层L2是合并的外延层，并且在X方向上被第一外延层L1包覆。第三外延层L3形成在第二外延层L2上方，并且具有直接接触第二外延层L2的波状顶表面的波状底表面。第四外延层L4形成在第三外延层L3上方，并且具有直接接触第三外延层L3的波状顶表面的波状底表面。在本实施例中，外延层L1至L3全部包括磷化硅，但是具有不同的磷的莫耳比率。例如，第一外延层L1中的磷的莫耳比率小于约2％，第二外延层L2中的磷的莫耳比率为大约2％至大约10％，第三外延层L3中磷的莫耳比率大于约10％。在所述的实施例中，第四外延层L4是包括砷化硅的顶部外延层，其中，例如，第四外延层L4中的砷的莫耳比率为大约2％至大约10％。在一些实施例中，第四外延层L4中的砷的掺杂浓度为大约1×1022至大约1×1023原子/立方公分。外延源极/漏极特征250-2的形成工艺类似于如先前所讨论的外延源极/漏极特征250-1的形成工艺。在一些实施例中，第一外延层L1的厚度T1为大约1nm至大约10nm，第二外延层L2的厚度T2为大约10nm至大约40nm，第三外延层L3的厚度T3为大约10nm至大约40nm，而第四外延层L4的厚度T4为大约0.1nm至大约20nm。因此，顶部(第四)外延层L4与底部(第一)外延层L1的厚度比为大约0.01至大约20、顶部(第四)外延层L4与第二外延层L2的厚度比为大约0.0025至大约2，顶部(第四)外延层L4与第三外延层L3的厚度比为大约0.0025至大约2。在一些实施例中，包括砷化硅的顶部(第四)外延层L4的厚度与外延源极/漏极特征250-2的高度(T1+T2+T3+T4)之比为大约1％至大约20％。如图11A以及图11B所示，外延源极/漏极特征250-2在Y方向上具有合并宽度W1，并且在X方向上具有宽度W2。在一些实施例中，合并宽度W1为大约5nm至大约100nm，并且宽度W2为大约5nm至大约25nm。在一些实施例中，顶部外延层L4的厚度T4与外延源极/漏极特征250-2的合并宽度W1的比率为大约0.001至大约4，并且顶部外延层L4的厚度T4与外延源极/漏极特征250-2的宽度W2的比率为大约0.004至大约4。
参考图12A以及图12B，通过工艺(例如，先前讨论的各向异性氯基等离子体蚀刻工艺)去除包括砷化硅的顶部外延层L4的多个部分。因此，在顶部外延层L4中形成沟槽。包括磷化硅的第三外延层L3由于砷化硅(包含在顶部外延层中)与磷化硅之间的相对强的选择性而实质上未改变。从沟槽暴露出第三外延层L3的波状顶表面(如图12A所示，具有至少两个波峰以及在两个波峰之间以及下方的一个波谷)，以及源极/漏极接触窗280接着在第三外延层L3的暴露的波状顶表面上方直接形成。如图12A所示，源极/漏极接触窗280具有波状底表面，此波状底表面匹配(配合接合)在顶部外延层L4形成的着陆窗(沟槽)内的第三外延层L3的波状顶表面。如图12B所示，在X方向上，源极/漏极接触窗280接触第三外延层L3，此第三外延层L3接触第一外延层L1以及第二外延层L2。在所述的实施例中，外延源极/漏极特征250-2的顶部(第四)外延层L4围绕源极/漏极接触窗280的下方部分。顶部(第四)外延层L4包括三个表面：接触源极/漏极接触窗280的侧壁的下方部分的表面L4S1、接触第三外延层L3的一部分的表面L4S2、以及接触层间介电质层270的表面L4S3。如图12A所示，源极/漏极接触窗280的底表面具有与第三外延层L3的顶表面的至少一部分实质上相同的波状轮廓。波状接触窗表面具有至少两个波峰以及在两个波峰之间以及下方的一个波谷。与现有的源极/漏极接触窗与外延源极/漏极特征之间的平坦接触窗表面相比，波状接触窗表面的波峰以及波谷扩大了源极/漏极接触窗280与外延源极/漏极特征250-2之间的接触窗表面。因此，减小源极/漏极接触窗与外延源极/漏极特征之间的接触窗电阻，并且改善装置200的性能。
图13A以及图13B提供了在p型区中具有三层外延源极/漏极特征250-3的装置200。外延源极/漏极特征250-3包括第一外延层L1、第二外延层L2以及第三外延层L3。在所述的实施例中，第一外延层L1以及第二外延层L2皆包括硅锗(SiGe)，但是具有不同的锗(Ge)莫耳比率。例如，第一外延层L1中的锗的莫耳比率小于约40％，而第二外延层L2中的锗的莫耳比率为大约40％至大约100％。在所述的实施例中，第三外延层L3是顶部外延层并且包括砷化硅，其中，例如，第三外延层L3中的砷的莫耳比率为大约2％至大约10％。在一些实施例中，第三外延层L3中的砷的掺杂浓度为大约1×1022至大约1×1023原子/立方公分(砷的莫耳比率为大约2％至大约10％)。在一些实施例中，外延成长工艺可以是具有硅基前驱物的低压化学气相沉积工艺、选择性外延成长(SEG)工艺、或循环沉积以及蚀刻(CDE)工艺。例如，可以使用低压化学气相沉积以二氯硅烷(SiH2Cl2)为前驱物来成长硅晶体。在另一个例子中，可以使用循环沉积以及蚀刻工艺以氯化氢作为蚀刻气体、并且以甲锗烷以及氢气的气体混合物作为沉积气体来形成硅锗晶体。此外，外延层L1至L3可以用一种或多种p型掺杂物(例如硼或铟)在原位(在外延成长工艺期间)或异位(在外延成长工艺完成之后)掺杂。与外延源极/漏极特征250-1相似，第一外延层L1的厚度T1为大约1nm至大约10nm，第二外延层L2的厚度T2为大约10nm至大约40nm，而第三外延层L3的厚度T3为大约0.1nm至大约20nm。因此，顶部(第三)外延层L3与底部(第一)外延层L1的厚度比为大约0.01至大约20，并且顶部(第三)外延层L3与第二外延层L2的厚度比为大约0.0025至大约2。在一些实施例中，包括砷化硅的顶部(第三)外延层L3的厚度与外延源极/漏极特征250-3的高度(T1+T2+T3)之比为大约1％至大约20％。如图13A以及图13B所示，外延源极/漏极特征250-3在Y方向上具有合并宽度W1，并且在X方向上具有宽度W2。在一些实施例中，合并宽度W1为大约5nm至大约100nm，并且宽度W2为大约5nm至大约25nm。在一些实施例中，顶部外延层L3的厚度T3与外延源极/漏极特征250-3的合并宽度W1的比率为大约0.001至大约4。并且顶部外延层L3的厚度T3与外延源极/漏极特征250-3的宽度W2的比率为大约0.004至大约4。
参考图14A以及图14B，通过工艺(例如，各向异性氯基等离子体蚀刻工艺)去除包括砷化硅的顶部外延层L3的多个部分。包括硅锗的第二外延层L2由于硅锗与砷化硅(包含在顶部外延层中)之间的相对强的选择性而实质上未改变。第二外延层L2的波状顶表面被暴露，并且源极/漏极接触窗280接着在第二外延层L2上方直接形成。源极/漏极接触窗280具有波状底表面，此波状底表面匹配(亦即配合接合)在顶部外延层L3形成的着陆窗(沟槽)内的第二外延层L2的波状顶表面。如图14B所示，在X方向上，源极/漏极接触窗280接触第一外延层L1以及第二外延层L2。在所述的实施例中，顶部(第三)外延层L3围绕源极/漏极接触窗280的下方部分。顶部(第三)外延层L3包括三个表面：接触源极/漏极接触窗280的侧壁的下方部分的表面L3S1、接触第二外延层L2的一部分的表面L3S2、以及接触层间介电质层270的表面L3S3。如图14A所示，源极/漏极接触窗280的底表面具有与第二外延层L2的顶表面的至少一部分实质上相同的波状轮廓。波状接触窗表面具有至少两个波峰以及在两个波峰之间以及下方的一个波谷。与现有的源极/漏极接触窗与外延源极/漏极特征之间的平坦接触窗表面相比，波状接触窗表面的波峰以及波谷扩大了源极/漏极接触窗280与外延源极/漏极特征250-3之间的接触窗表面。因此，减小源极/漏极接触窗与外延源极/漏极特征之间的接触窗电阻，并且改善装置200的性能。
图15A以及图15B提供了在p型区中具有四层外延源极/漏极特征250-4的装置200。外延源极/漏极特征250-4包括第一外延层L1、第二外延层L2、第三外延层L3、以及第四外延层L4。外延源极/漏极特征250-4的结构轮廓与以上关于图11A以及图11B讨论的外延源极/漏极特征250-2非常相似。然而，外延源极/漏极特征250-4的材料与外延源极/漏极特征250-2的材料不同。在所述的实施例中，外延层L1-L3皆包括硅锗，但具有不同的锗的莫耳比率。例如，第一外延层L1中的锗的莫耳比率小于约40％，第二外延层L2中的锗的莫耳比率为大约40％至大约60％，第三外延层L3中锗的莫耳比率为大约60％至大约100％。在所述的实施例中，第四外延层L4是包括砷化硅的顶部外延层，其中，例如，第四外延层L4中的砷的莫耳比率为大约2％至大约10％。在一些实施例中，第四外延层L4中的砷的掺杂浓度为大约1×1022至大约1×1023原子/立方公分。外延源极/漏极特征250-4的形成工艺类似于如先前所讨论的外延源极/漏极特征250-3的形成工艺。在一些实施例中，第一外延层L1的厚度T1为大约1nm至大约10nm，第二外延层L2的厚度T2为大约10nm至大约40nm，第三外延层L3的厚度T3为大约10nm至大约40nm，而第四外延层L4的厚度T4为大约0.1nm至大约20nm。因此，顶部(第四)外延层L4与底部(第一)外延层L1的厚度比为大约0.01至大约20，顶部(第四)外延层L4与第二外延层L2的厚度比为大约0.0025至大约2，顶部(第四)外延层L4与第三外延层L3的厚度比为大约0.0025至大约2。在一些实施例中，包括砷化硅的顶部(第四)外延层L4的厚度与外延源极/漏极特征250-4的高度(T1+T2+T3+T4)之比为大约1％至大约20％。如图15A以及图15B所示，外延源极/漏极特征250-4在Y方向上具有合并宽度W1，并且在X方向上具有宽度W2。在一些实施例中，合并宽度W1为大约5nm至大约100nm，并且宽度W2为大约5nm至大约25nm。在一些实施例中，顶部外延层L4的厚度T4与外延源极/漏极特征250-4的合并宽度W1的比率为大约0.001至大约4，并且顶部外延层L4的厚度T4与外延源极/漏极特征250-4的宽度W2的比率为大约0.004至大约4。
参考图16A以及图16B，通过工艺(例如，各向异性氯基等离子体蚀刻工艺)去除包括砷化硅的顶部外延层L4的多个部分。包括硅锗的第三外延层L3由于硅锗与砷化硅(包含在顶部外延层中)之间的相对强的选择性而实质上未改变。第三外延层L3的波状顶表面被暴露，并且源极/漏极接触窗280接着在第三外延层L3上方直接形成。源极/漏极接触窗280具有波状底表面，此波状底表面匹配(配合接合)在顶部外延层L4形成的着陆窗(沟槽)内的第三外延层L3的波状顶表面。如图16B所示，在X方向上，源极/漏极接触窗280接触第三外延层L3，此第三外延层L3接触第一外延层L1以及第二外延层L2。在所述的实施例中，外延源极/漏极特征250-4的顶部(第四)外延层L4围绕源极/漏极接触窗280的下方部分。顶部(第四)外延层L4包括三个表面：接触源极/漏极接触窗280的侧壁的下方部分的表面L4S1、接触第三外延层L3的一部分的表面L4S2、以及接触层间介电质层270的表面L4S3。如图16A所示，源极/漏极接触窗280的底表面具有与第三外延层L3的顶表面的至少一部分实质上相同的波状轮廓。波状接触窗表面具有至少两个波峰以及在两个波峰之间以及下方的一个波谷。与现有的源极/漏极接触窗与外延源极/漏极特征之间的平坦接触窗表面相比，波状接触窗表面的波峰以及波谷扩大了源极/漏极接触窗280与外延源极/漏极特征250-4之间的接触窗表面。因此，减小源极/漏极接触窗与外延源极/漏极特征之间的接触窗电阻，并且改善装置200的性能。
尽管不旨在限制，但是本公开的一个或多个实施例为半导体装置及其形成工艺提供了许多益处。例如，本公开的实施例形成包括具有外延源极/漏极特征的半导体装置，此外延源极/漏极特征包括具有对外延源极/漏极特征的下部外延层(例如，包含硅、碳化硅、磷化硅或硅锗)相对较强蚀刻选择性的砷化硅或其他五价硅化合物的顶部外延层。顶部外延层以及下部外延层之间的相对较强的蚀刻选择性可以保护下部外延层在源极/漏极接触窗蚀刻工艺中不被损坏。另外，在顶部外延层以及下部外延层之间的相对强的蚀刻选择性可以实现顶部外延层更有效以及/或更完全的蚀刻，使得源极/漏极接触窗可以与外延源极/漏极特征的下部外延层具有波状接触窗轮廓。波状接触窗轮廓导致源极/漏极接触窗与外延源极/漏极特征之间的接触窗表面更大，从而减小接触窗电阻，并改善半导体装置的性能。
本公开提供了许多不同的实施例。在此公开了在源极/漏极特征以及源极/漏极接触窗之间具有波状接触窗表面的半导体装置及其制造方法。一种示范的半导体装置包括鳍片、栅极结构、源极/漏极特征、以及接触窗。鳍片设置在基板上方，其中鳍片包括通道区以及源极/漏极区；栅极结构设置在基板上方以及鳍片的通道区上方；源极/漏极特征外延成长在鳍片的源极/漏极区中，其中源极/漏极特征包括顶部外延层以及形成在顶部外延层下方的下部外延层，并且下部外延层包括波状顶表面；接触窗具有与源极/漏极特征的下部外延层的波状顶表面配合接合的波状底表面。
在一些实施例中，源极/漏极特征的顶部外延层包括五价硅化合物，并且源极/漏极特征的下部外延层包括与顶部外延层的五价硅化合物不同的材料。在一些进一步的实施例中，顶部外延层的五价硅化合物包括砷化硅(SiAs)。在一些进一步的实施例中，砷化硅中砷(As)的莫耳比率为大约2％至大约10％。
在一些实施例中，顶部外延层包括与接触窗侧壁接触的第一表面、与下部外延层接触的第二表面以及与层间介电质(ILD)层接触的第三表面。在一些进一步的实施例中，下部外延层的波状的顶表面包括多个波峰以及在波峰之间以及下方的一个波谷，波峰以及波谷在由顶部外延层的第一表面形成的沟槽内。
在一些实施例中，顶部外延层的厚度与源极/漏极特征的高度的比率为大约1％至大约20％。在一些实施例中，顶部外延层的厚度与下部外延层的厚度的比为大约0.0025至大约2。
另一种示范的集成电路装置包括设置在基板上方的至少两个鳍片、栅极结构、源极/漏极特征、以及接触窗。其中至少两个鳍片中的每一个包括通道区以及源极/漏极区；栅极结构设置在基板上方以及至少两个鳍片的多个通道区上方；源极/漏极特征外延成长在至少两个鳍片的多个源极/漏极区中，其中源极/漏极特征包括顶部外延层以及形成在顶部外延层下方的下部外延层，下部外延层延伸以包覆至少两个鳍，顶部外延层包括与下部外延层的材料不同的五价硅化合物；接触窗直接形成在源极/漏极特征的下部外延层的顶表面上方。
在一些实施例中，顶部外延层的五价硅化合物包括砷化硅(SiAs)，并且底部外延层的材料包括磷化硅(SiP)或硅锗(SiGe)。在一些实施例中，下部外延层的顶表面是波状顶表面，其包括多个波峰以及在波峰之间以及下方的一个波谷，并且接触窗具有与下部外延层的波状顶表面配合接合的波状底表面。在一些实施例中，顶部外延层围绕接触窗的侧壁的下部。在一些实施例中，源极/漏极特征还包括设置在下部外延层下方的底部外延层，并分别包覆至少两个鳍片中的每一个，顶部外延层的厚度与底部外延层的厚度的比为约0.01至约20。
一种形成具有波状接触窗轮廓的半导体装置的示范的方法包括在基板上方形成多个鳍片，其中多个鳍片中的每一个包括通道区以及源极/漏极区；在基板上方以及多个鳍片的通道区上方形成栅极结构；在至少两个相邻鳍片的源极/漏极区上方外延形成包括顶部外延层以及下部外延层的源极/漏极特征，其中顶部以及下部外延层具有不同的蚀刻选择性；蚀刻源极/漏极特征的顶部外延层的一部分以形成沟槽，以暴露源极/漏极特征的下部外延层的波状顶表面；在沟槽内的下部外延层的波状顶表面上形成接触窗。
在一些实施例中，外延形成源极/漏极特征的操作包括在至少两个相邻鳍片中的每一个的源极/漏极区上方外延形成下部特征，其中至少两个相邻鳍片的下部特征合并在一起以形成具有波状顶表面的下部外延层；在下部外延层的波状顶表面上方外延形成顶部外延层。在一些进一步的实施例中，形成顶部外延层的操作包括将顶部外延层形成为大约0.1至大约20纳米的厚度。
在一些实施例中，顶部外延层包括五价硅化合物。
在一些实施例中，外延形成源极/漏极特征的操作包括在形成下部外延层之前，在至少两个相邻鳍片中的每一个的源极/漏极区上方形成底部特征，其中至少两个相邻鳍片的多个底部特征合并在一起以形成底部外延层，在底部外延层上方形成下部外延层，其中下部外延层具有波状顶表面；在下部外延层的波状顶表面上形成顶部外延层。
在一些实施例中，去除顶部外延层的一部分的操作包括氯(Cl)基等离子体蚀刻工艺，以实质上完全去除在下部外延层的波状顶表面的波峰之间以及波谷上方的顶部外延层的一部分。在一些进一步的实施例中，氯基等离子体蚀刻工艺包括在压力为大约10至大约20mTorr下使用功率密度为大约0.1W/cm2至大约1W/cm2的氯以及三氯化硼的气体混合物去除顶部外延层的一部分。
前面概述数个实施例的特征，使得本技术领域中技术人员可更好地理解本公开的各方面。本技术领域中技术人员应理解的是，可轻易地使用本公开作为设计或修改其他工艺以及结构的基础，以实现在此介绍的实施例的相同目的及/或达到相同优点。本技术领域中技术人员亦应理解的是，这样的等效配置并不背离本公开的构思以及范围，且在不背离本公开的构思以及范围的情形下，可对本公开进行各种改变、替换以及更改。

Claims (1)

1.一种半导体装置，包括：
一鳍片，设置在一基板上方，其中该鳍片包括一通道区以及一源极/漏极区；
一栅极结构，设置在该基板上方以及该鳍片的该通道区上方；
一源极/漏极特征，外延成长在该鳍片的该源极/漏极区中，其中该源极/漏极特征包括一顶部外延层以及形成在该顶部外延层下方的一下部外延层，并且该下部外延层包括一波状顶表面；以及
一接触窗，具有与该源极/漏极特征的该下部外延层的该波状顶表面配合接合的一波状底表面。
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