CN101170112B - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件及其制造方法，该半导体器件具有形成于第一导电类型的第一有源区上的第一MOS晶体管和形成于第二导电类型的第二有源区上的第二MOS晶体管，该第一MOS晶体管具有第一栅电极结构、第一源/漏区、形成于第一源/漏区中的凹部以及掩埋凹部并生长在凹部上的半导体掩埋区，用以将应力施加到第一栅电极结构之下的沟道；该第二MOS晶体管具有第二栅电极结构、第二源/漏区以及形成于未形成凹部的第二源/漏区上的半导体外延层，优选将应力施加到第二栅电极结构之下的沟道。在CMOS器件中，利用应力能够提高性能并能够简化制造工艺。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于2006年10月26日提交的日本专利申请No.2006-290773并要求其优先权；在此通过引用并入该日本专利申请的全部内容。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体地说，涉及一种包括具有应力施加机制的MOS晶体管的半导体器件及其制造方法。所谓MOS晶体管是栅电极由形成于半导体有源区上的栅极绝缘膜与导体膜的叠层构成的场效应晶体管。
背景技术
为了提高硅半导体集成电路的集成密度和运行速度，微图案化已取得进展。微图案化缩短了MOS晶体管的栅极长度。对于65nm或更短的栅极长度，通过微图案化来提高性能是有限度的。
作为提高MOS晶体管性能的技术，除了微图案化之外，通过应变(施加应力)来提高载流子迁移率的应力晶体管引起了关注。应变是通过将应力施加到MOS晶体管的沟道区而产生的，用于增大电子或空穴的迁移率和提高导通电流。
n沟道(N)MOS晶体管的电子迁移率通过沿栅极长度方向的张应力而提高。p沟道(P)MOS晶体管的空穴迁移率通过沿栅极长度方向的压应力而提高。
如果NMOS晶体管的源/漏区是由硅碳(Si-C)混合晶体(掺杂C的Si)的外延晶体层构成，其中该外延晶体层具有比Si衬底的晶格常数更小的晶格常数，则将张应力施加到沟道中的Si晶体，由此增大电子迁移率(参考K.Ang等人的论文：IEDM Tech.Dig.，2004，p.1069)。
如果PMOS晶体管的源/漏区是由硅锗(Si-Ge)混合晶体的外延晶体层构成，其中该外延晶体层具有比Si衬底的晶格常数更大的晶格常数，则将压应力施加到沟道中的Si晶体，由此增大空穴迁移率(参考T.Ghani等人的论文：IEDM Tech.Dig.，2003，p.978和Y.S.Kim等人的论文：Proceedingsof ESSDERC 2005，P.305)
随着栅极长度进一步缩短，实现源/漏区的浅结深以抑制短沟道效应变得更难。已经提出在Si衬底上选择性地生长Si外延层，并在外延层中或通过外延层形成延伸区和源/漏区(参考wakabayashi等人的论文：IEDM 2005，pp.151-154)。
通过将应力施加到MOS晶体管的沟道，可以增大载流子的迁移率并提高MOS晶体管的性能。通过张应力来增大NMOS晶体管的电子迁移率，而通过压应力来增大PMOS晶体管的空穴迁移率。
如果蚀刻和挖掘(dig)PMOS晶体管的源/漏区并生长Si-Ge晶体，并且蚀刻和挖掘NMOS晶体管的源/漏区并生长Si-C晶体，则可将所需的应力施加到PMOS和NMOS晶体管。然而，制造工艺就会变得复杂。因此需要更简单的制造工艺。
发明内容
本发明的目的是提供能够通过利用应力提高包含NMOS和PMOS晶体管的半导体器件的性能并简化制造工艺的技术。
根据本发明的一个方案，提供了一种半导体器件，包括：
半导体衬底，包括第一导电类型的第一有源区以及第二导电类型的第二有源区；
第一MOS晶体管，包括：第一栅电极结构，形成于所述第一有源区上；第一侧壁间隔件形成在所述第一栅电极结构的侧壁上；第二导电类型的第一源/漏区，形成于所述第一栅电极结构两侧的所述第一有源区中；凹部，从所述第一源/漏区的表面挖掘而成；以及第二导电类型的半导体掩埋区，生长成掩埋所述凹部并将应力施加到所述第一栅电极结构之下的沟道；以及
第二MOS晶体管，不包含凹部，但包括：第二栅电极结构，形成于所述第二有源区上；第二侧壁间隔件形成在所述第二栅电极结构的侧壁上；第一导电类型的第二源/漏区，形成于所述第二栅电极结构两侧的所述第二有源区中；以及第一导电类型的半导体外延层，形成于不包含凹部的所述第二源/漏区上；
第一和第二侧壁间隔件包括具有垂直部分和横向部分的L形的第一介电层以及形成在所述垂直部分的侧壁上和所述横向部分的上表面上的第二介电层，所述横向部分未达到所述第二介电层的外边缘，从而在所述第二介电层的下方和内侧形成空隙；
所述半导体外延层包括第一部分和第二部分，所述第一部分延伸到所述第二侧壁间隔件的空隙中至所述横向部分的侧边缘，所述第二部分位于所述侧壁间隔件的外侧，厚度大于所述第一部分；所述第一侧壁间隔件的空隙中形成有外延半导体，其与所述半导体外延层在同一步骤中形成。
根据本发明的另一方案，提供了一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底中形成第一导电类型的第一有源区和第二导电类型的第二有源区；
(b)在所述第一和第二有源区上分别形成第一和第二栅电极结构；
(c)在不包含凹部的情况下，在位于所述第一和第二栅电极结构的两侧并以预定距离与所述第一和第二栅电极结构间隔开的所述第一和第二有源区上形成半导体外延层；
(d)经由所述外延层，至少在所述第二有源区中执行离子注入，以形成源/漏区；
(e)以掩模覆盖所述第二有源区，除去位于所述第一栅电极结构的两侧并以预定距离与所述第一栅电极结构间隔开的所述半导体外延层，并从所述第一有源区的表面挖掘所述第一有源区以形成凹部；以及
(f)外延生长第二导电类型的半导体掩埋区，所述半导体掩埋区掩埋所述凹部并将应力施加到所述第一栅电极结构之下的沟道；
其中在所述步骤(c)，在所述半导体衬底上形成具有不同蚀刻特性的第一介电层和第二介电层的叠层，所述叠层覆盖所述第一和第二栅电极结构；各向异性地蚀刻所述叠层以在所述第一和第二栅电极的侧壁上留下第一侧壁间隔件；横向控制蚀刻在所述第一侧壁间隔件下部暴露的第一介电层，以在所述第二介电层下方和内侧形成空隙；然后在所述第一和第二有源区上外延生长半导体，以形成外延层，所述外延层在所述空隙处具有第一高度，而在所述第一侧壁间隔件外侧具有高于所述第一高度的第二高度。
蚀刻和挖掘NMOS和PMOS晶体管其中之一的源/漏区并且掩埋应力施加物，并对未蚀刻的其它晶体管执行外延生长，由此简化了制造工艺。
由于离子注入是在外延生长之后执行，所以能够调节离子注入条件。
附图说明
图1A和图1B是半导体衬底的剖视图，示意性地示出根据第一和第二实施例的半导体器件的结构。
图2A至图2L是半导体衬底的剖视图，示出图1A和图1B中所示结构的制造方法的主要工艺。
图3是杂质浓度与衬底深度之间关系的曲线图，示出源/漏区中的外延层对于离子注入工艺的影响。
图4A和图4B是半导体衬底的剖视图，示意性地示出根据第三和第四实施例的半导体器件的结构。
图5A至图5I是半导体衬底的剖视图，示出图4A和图4B中所示结构的制造方法的主要工艺。
具体实施方式
以下将参照附图描述本发明的各个实施例。
图1A和图1B是示意性地示出根据第一和第二实施例的半导体器件的结构的剖视图。
参照图1A，p型阱PW和n型阱NW形成于Si衬底1的由隔离区2所界定的有源区内的表面层中。例如，隔离区2是通过浅沟槽隔离(STI)形成，并由通过高密度等离子体化学气相沉积(HDP-CVD)所沉积而且致密的氧化硅膜衬垫2a、氮化硅膜衬垫2b和氧化硅膜2c构成。NMOS晶体管形成于p型阱PW中，而PMOS晶体管形成于n型阱NW中。
栅电极跨越各个有源区而形成，并由栅极绝缘膜4、多晶硅层5以及硅化物层16的叠层构成。在各个栅电极的侧壁上形成第一侧壁间隔件，第一侧壁间隔件由氧化硅膜7和氮化硅膜8的叠层构成。第一延伸区Exn1和Exp1形成于栅电极两侧的有源区中，而第二延伸区Exn2和Exp2形成于第一侧壁间隔件两侧的有源区中。
在NMOS晶体管中，Si-C外延层9生长于第一侧壁间隔件外侧的有源区表面上。Si-C外延层9具有比Si的晶格常数更小的晶格常数。Si-C外延层沿栅极长度方向将张应力施加到栅电极之下的沟道，并提高了电子迁移率。第二侧壁间隔件由氧化硅膜11和氮化硅膜14构成，形成于NMOS晶体管的外延层9上以及第一侧壁间隔件的侧壁上，而源/漏区S/D形成于第二侧壁间隔件外侧的有源区中。Ni-Si硅化物层16形成于第二侧壁间隔件外侧的Si-C外延层9上。
在PMOS晶体管中，源/漏区S/D形成于第一侧壁间隔件外侧的有源区中，且源/漏区的表面层受到蚀刻和挖掘从而形成凹部12。Si-Ge混合晶体外延层13具有比Si的晶格常数更大的晶格常数，生长于凹部12上。Si-Ge外延层13沿栅极长度方向将压应力施加到栅电极之下的沟道，并提高了空穴迁移率。第二侧壁间隔件由氮化硅膜14构成，形成于外延层13上和第一侧壁间隔件的侧壁上。Ni-Si硅化物层16形成于第二侧壁间隔件外侧的Si-Ge外延层13上。
在图1A所示的结构中，仅PMOS晶体管的源/漏区的表面层受到蚀刻从而形成凹部，并且将Si-Ge晶体埋入凹部中。在NMOS晶体管中，Si-C外延层生长于Si衬底上，而没有形成凹部。与PMOS晶体管和NMOS晶体管的源/漏区均受到挖掘并且生长Si-Ge晶体和Si-C晶体的情况相比，工艺可更为简单。在NMOS晶体管中，Si-C晶体生长在硅衬底上，因此源/漏区的表面增大至高于衬底表面的高度。使得Si衬底中的离子注入深度变浅，变浅的量对应于外延层的厚度，这样能够调节离子注入条件。
在图1B所示的结构中，取代图1A中所示的Si-C外延层9，Si外延层10外延生长在形成于Si衬底上的NMOS晶体管的源/漏区上。其它结构与图1A中所示结构相同。离子注入条件的调节可通过外延层10增大源/漏区的表面来实现，类似于图1A中所示结构。由于Si衬底上的外延层10是硅，因此没有实际应力从外延层10施加到衬底。
图2A至图2L是半导体衬底的示意性剖视图，示出图1A和图1B中所示半导体器件的制造方法的主要工艺。
如图2A所示，在硅衬底1中形成用于界定有源区的隔离区2。隔离区2例如是通过浅沟槽隔离(STI)形成。在硅衬底1的表面上形成在隔离区上方具有开口的氮化硅膜图案，并且在氮化硅膜图案与硅衬底1之间设置氧化硅膜。蚀刻开口内的硅衬底1以形成沟槽T。将暴露于沟槽T中的硅表面热氧化以形成氧化硅膜2a作为第一衬垫。例如通过化学气相沉积(CVD)，形成覆盖氧化硅膜2a的氮化硅膜2b作为第二衬垫。在两种类型的衬垫形成之后，通过高密度等离子体(HDP)CVD，将氧化硅膜2c埋入沟槽中。通过化学机械抛光(CMP)将沉积在衬底表面上的氧化硅膜的多余部分抛光和除去。在CMP期间，氮化硅图案起到抛光停止件的作用。在CMP之后，例如借助热磷酸来除去氮化硅膜。通过稀释氢氟酸或类似物来除去氧化硅膜。通过这种方式，即可通过ST1形成图2A中所示的隔离区2。
在形成隔离区2之后，利用抗蚀掩模来分隔各区，通过p型杂质的离子注入在NMOS晶体管区中形成p型阱PW，而通过n型杂质的离子注入在PMOS晶体管区中形成n型阱NW。
借助稀释氢氟酸或类似物来除去有源区表面上的氧化硅膜，并再次将该表面热氧化以形成例如1.2nm厚的栅极绝缘膜4。这一氧化硅膜内可引入氮。在该氧化硅膜上可叠置具有高介电常数的另一绝缘膜。在栅极绝缘膜4上形成例如100nm厚的多晶硅层5，从而形成栅电极层。
在栅电极层5上形成具有栅电极形状的光致抗蚀剂图案PR，并通过各向异性蚀刻，将光致抗蚀剂图案之下的多晶硅层5和栅极绝缘膜4图案化。此后，通过灰化或类似工艺来除去光致抗蚀剂图案。
如图2B所示，形成覆盖PMOS晶体管区的光致抗蚀剂图案PR，并将p型杂质离子注入NMOS晶体管区内。例如在加速能量为50keV且剂量为5×1013cm-2(以下例如表示为5E13)的条件下，沿着从表面法线倾斜例如28°的四个方向注入In离子。借助这种p型杂质离子注入，在p型阱PW的表面区域中形成NMOS Pkn的p型袋状(或晕状)区，该p型袋状区具有高p型杂质浓度。注入n型杂质离子以形成n型第一延伸区Exn1。例如，在加速能量为5keV且剂量为1E15的条件下沿垂直方向注入As离子。第一延伸区Exn1的外围被袋状区Pkn覆盖，从而实现浅结深。此后，除去覆盖PMOS晶体管区的光致抗蚀剂图案PR。
如图2C所示，形成覆盖NMOS晶体管区的光致抗蚀剂图案PR，并将n型杂质离子倾斜注入PMOS晶体管区内以形成PMOS Pkp的n型袋状区，并注入p型杂质离子以形成p型第一延伸区Exp1。例如，以60keV的加速能量和5E13的剂量，沿四个方向倾斜注入n型杂质离子Sb离子以形成n型袋状区Pkp。以5keV的加速能量和1E15的剂量注入p型杂质离子B离子以形成p型第一延伸区Exp1。此后，除去覆盖NMOS晶体管区的光致抗蚀剂图案PR。因为袋状区具有与阱相同的导电类型，故未在以下附图中示出袋状区。
如图2D所示，在栅电极的侧壁上形成侧壁间隔件SW1，侧壁间隔件为氧化硅膜7和氮化硅膜8的叠层。例如，通过利用正硅酸四乙酯(TEOS)和氧作为源气体在550℃至700℃的温度下进行热CVD，在衬底上沉积5nm至30nm厚的氧化硅膜7，以覆盖栅电极结构。通过利用二氯硅烷SiH2Cl2和氨NH3作为源气体在600℃至800℃的温度下进行热CVD，在氧化硅膜7上沉积10nm至60nm厚的氮化硅膜8。通过利用氢氟烃(hydrofluorocarbon)作为蚀刻气体进行反应离子蚀刻(RIE)，对氮化硅膜8和氧化硅膜7进行各向异性蚀刻，以在栅电极结构的侧壁上留下第一侧壁间隔件SW1。第一侧壁间隔件SW1例如具有30nm的厚度。
如图2E所示，在有源区中的硅表面上，选择性地外延形成将Si-C混合晶体(或掺杂C的Si)膜9、或Si膜10至约20nm的厚度。在多晶硅栅电极上生长多晶体。
Si-C外延层9是通过以下方式生长：例如在600℃至900℃的成膜温度(衬底温度)下，以50sscm至300sccm的流速流动SiH2Cl2(Si的源气体)，以2sccm至50sccm的流速流动SiH3(CH3)(C的源气体)，以30sccm至300sccm的流速流动HCl，以及以适当流速流动H2。成膜腔室中的压强例如为100Pa至5000Pa。通过低压化学气相沉积(LPCVD)进行的选择性外延生长，在硅表面上生长Si-C晶体9，而不在绝缘膜上生长Si-C晶体。除了SiH2Cl2之外，Si的源气体还可以是SiH4、Si2H6、Si3H8、Si3Cl6或类似物。除了HCl之外，还可以使用Cl2。SiH3(CH3)被用来作为C的源气体。Si-C中的C成分优选设定为0.1至5.0at％。
Si外延层10是通过以下方式生长：在例如700℃至800℃的成膜温度下，分别以20sscm至100sccm的流速流动SiH2Cl2(Si的源气体)，以20sccm至100sccm的流速流动HCl，并以20slm至40slm的流速流动H2。成膜腔室中的压强例如为2.666×103Pa至1.333×104Pa。通过低压化学气相沉积(LPCVD)进行的选择性外延生长，在硅表面上生长Si晶体10，而不在绝缘膜上生长Si晶体。
在生长外延层9(10)的状态下，以抗蚀掩模覆盖NMOS区，并且注入p型杂质离子例如B离子，以形成p型第二延伸区Exp2；并以高浓度更深地注入p型杂质离子例如B离子，以形成源/漏区S/D。以抗蚀掩模覆盖PMOS区，并且将n型杂质离子例如P离子，注入NMOS晶体管区内以形成n型第二延伸区Exn2。第二延伸区Ex2是位于第一延伸区Ex1与源/漏区S/D之间的杂质掺杂区，用以降低电阻。第二延伸区可以略去。
如图2F所示，例如通过高密度等离子体增强化学气相沉积(HDP-CVD)，沉积氧化硅膜11至大约40nm的厚度。形成覆盖NMOS区的抗蚀图案，并除去PMOS区中的氧化硅膜11。此氧化硅膜为硬掩模，其在蚀刻Si-C外延层9或Si外延层10和Si衬底时用作掩模，并且可通过HDP之外的其它工艺形成。
如图2G所示，利用氧化硅膜11作为蚀刻掩模，蚀刻PMOS区中生长的Si-C层9或Si层10以及衬底的Si。通过利用例如HBr作为蚀刻气体进行RIE，蚀刻至大约35nm的深度。如果外延层9(10)的厚度为20nm，则蚀刻Si衬底至大约15nm的深度。接下来，通过利用HCl进行化学蚀刻来清洁Si表面。
如图2H所示，通过低压热CVD，在PMOS晶体管区中暴露的硅表面上，外延生长Si-Ge混合晶体或Si-Ge-C混合晶体以形成外延层13。例如，该外延层是通过以下方式生长：在例如500℃至800℃的成膜温度下，以50sccm至300sccm的流速流动SiH2Cl2(Si的源气体)，以50sccm至300sccm的流速流动GeH4(Ge的源气体)，以2sccm至50sccm的流速流动SiH3(CH3)(C的源气体)，以30sccm至300sccm的流速流动HCl气体，并流动H2。在生长期间掺杂p型杂质B。CVD成膜腔室中的压强例如为100Pa至5000Pa。
Ge成分优选设定为5至40at％。如果轻掺杂C，则尽管应变量减少，但能提高热稳定性。采用具有良好平衡的成分比的Si-Ge-C是有效的。
外延生长仅发生于Si表面上，而不发生在绝缘体表面上。生长最初沿凹部表面发展，并且在侧壁间隔件周围形成具有增大或升高表面的外延层。外延层的表面突出于衬底表面的上方。
除了SiH2Cl2之外，Si源气体还可以是SiH4、Si2H6、Si3H8、Si3Cl6或类似物。除了HCl之外，还可以使用Cl2。这类似于Si-C混合晶体的外延生长。除了GeH4之外，还可以使用GeH2Cl2。
在源/漏区的蚀刻工艺中，也蚀刻PMOS晶体管的多晶硅栅电极。然而，在Si-Ge生长工艺中，也在多晶硅上生长多晶Si-Ge，因此空腔一旦形成即为Si-Ge所掩埋。
如图2I所示，在衬底上沉积氮化硅膜14。在NMOS区中，以氮化硅膜14覆盖氧化硅膜11。
如图2J所示，在NMOS区中，通过RIE进行各向异性蚀刻，除去平坦表面上的氮化硅膜14以及下面的氧化硅膜11，从而仅留下栅电极5的侧壁上的氮化硅膜和氧化硅膜。在PMOS区中，留下仅由氮化硅膜14构成的第二侧壁间隔件SW2。
如图2K所示，对于NMOS晶体管的源/漏区执行离子注入。以抗蚀掩模覆盖PMOS区，经由外延层9(10)将n型杂质离子例如P离子以高浓度注入第二侧壁间隔件SW2外侧的Si衬底内，从而形成源/漏区S/Dn。
如图2L所示，在衬底表面上溅射Ni或加入少量Pt的Ni，并执行硅化工艺，以形成NiSi硅化物膜16。例如，通过溅射在衬底上沉积优选5nm厚或更厚的Ni膜，并执行退火以产生硅化反应。在除去未反应的Ni层之后，可进一步执行退火。通过这种方式，在硅表面上形成NiSi层16。除了Ni硅化物之外，还可以形成其它硅化物，例如Co硅化物。
以上述方式形成CMOS结构。因为Si-Ge混合晶体被埋入PMOS晶体管的源/漏区中，所以将压应力沿栅极长度方向施加到沟道。因此，提高了PMOS晶体管的迁移率。
在NMOS和PMOS晶体管二者的源/漏区的离子注入期间，外延层9(10)存在于Si衬底上，从而升高了衬底表面。因此，能够调节源/漏区的离子注入条件。
图3是以P离子为例示出注入的杂质离子沿深度方向的分布的曲线图。横坐标以nm为单位表示距硅衬底表面的深度。纵坐标以cm-3为单位表示杂质浓度。曲线S6、S8和S10示出在未形成外延层9(10)的状态下将P离子分别以6keV、8keV和10keV的加速度能量注入Si衬底内时的杂质分布。为了形成浅结从而抑制短沟道效应，利用了6keV的加速能量。曲线E8和E10示出在形成20nm厚的外延层9(10)的状态下将P离子分别以8keV和10keV的加速度能量注入Si衬底内时的杂质分布。可以理解，即使以10keV注入离子也能获得类似于在没有外延层的条件下以6keV获得的结深水平。
如果外延层是由Si-C制成的，则将张应力沿栅极长度方向施加到NMOS晶体管的沟道。因此，提高了NMOS晶体管的迁移率。
图4A和图4B是半导体衬底的剖视图，示意性地示出根据本发明的第三和第四实施例的半导体器件的结构。
在图4A中，将主要描述与图1A的差异点。Si-C外延层9形成在与栅电极结构的侧壁相距微小距离的位置，该栅电极结构由栅极绝缘膜4、多晶硅层5以及硅化物层16的叠层构成。在栅电极结构的侧壁上形成薄氧化硅膜或类似膜构成的绝缘膜21，掩埋栅电极结构与Si-C外延层之间的间隙。
在NMOS晶体管中，在绝缘膜21上形成氧化硅或类似物的另一绝缘膜22，从而与绝缘膜21一起构成侧壁间隔件SW。在侧壁间隔件SW外侧的Si-C外延层9上形成硅化物层16。
在PMOS晶体管中，在外延层9外侧的衬底中形成凹部12，而在凹部12上形成Si-Ge混合晶体外延层13。在绝缘膜21上形成氧化硅或类似物的另一绝缘膜22，从而与绝缘膜21一起构成侧壁间隔件SW。硅化物层16形成于侧壁间隔件SW外侧的Si-Ge外延层13上。半导体衬底中的杂质浓度分布不同于第一实施例中的杂质浓度分布。然而，这种不同不是本质性的。其它点则类似于图1A中所示的实施例。在图4B所示的结构中，形成Si外延层10来取代Si-C外延层9。第三实施例与第四实施例之间的差异类似于第一实施例与第二实施例之间的差异。
以下将参照图5A至图5I，对于第三和第四实施例的半导体器件的制造方法的主要工艺进行描述。
如图5A所示，形成栅电极结构，该栅电极结构是由栅极绝缘膜4、多晶硅层5以及氮化硅覆盖膜6的叠层构成。在图5A所示的工艺中，通过CVD在多晶硅层5上形成氮化硅膜6，此后将叠层图案化成栅电极形状。其它点则类似于图2A中所示的工艺。
如图5B所示，沉积并各向异性地蚀刻氧化硅膜7和氮化硅膜8的叠层，从而仅留下栅电极结构的侧壁上的侧壁间隔件。然而在这些实施例中，在后面的工艺中除去上述氧化硅膜7和氮化硅膜8。栅电极结构具有氮化硅的覆盖膜6。氧化物膜7具有L形截面，其中横向部分具有暴露的侧端而垂直部分具有暴露的上端。
如图5C所示，以稀释氢氟酸对氧化硅膜7进行控制蚀刻。蚀刻不达到栅电极结构，使得在栅电极结构的侧壁上留下预定厚度的氧化硅膜7，从而在氮化硅膜8下方和氮化硅膜8内侧形成空隙。
如图5D所示，生长Si-C或Si的外延层9(10)。这一工艺类似于图2E中所示的工艺，但外延层不生长在绝缘膜上，例如氮化硅覆盖膜6上。外延层9(10)进入氮化硅膜8下方的空隙。为施加张应力而生长的Si-C外延层9延伸得更为接近沟道，因此能够更有效地施加张应力。
如图5E所示，以氧化硅膜11覆盖NMOS区，类似于图2F中所示的工艺；蚀刻PMOS区中的外延层9(10)和硅衬底以形成凹部12，类似于图2G中所示的工艺；并生长Si-Ge混合晶体外延层13，类似于图2H中所示的工艺。Si-C或Si外延层9(10)留在Si-Ge外延层13之内。
如图5F所示，以稀释氢氟酸来蚀刻并除去衬底表面上的氧化物膜，以热磷酸来蚀刻并除去氮化物膜，以稀释氢氟酸来蚀刻并除去氧化物膜7，而且以热磷酸来蚀刻并除去留下来的氮化硅膜。因此，除去了氮化硅膜6、氧化硅膜7和氮化硅膜8。由此，形成栅电极结构与外延层9(10)之间的间隙。
如图5G所示，通过CVD在衬底上沉积大约10nm厚的薄氧化硅膜21，掩埋栅电极结构与外延层9(10)之间的间隙。执行各向异性蚀刻，从而在栅电极结构的侧壁上留下类似于侧壁的氧化硅膜。
如图5H所示，执行离子注入以形成袋状区和延伸区。由此，在外延层9(10)之下形成延伸区Ex和袋状区Pk。
如图5I所示，通过CVD在衬底上沉积氧化硅膜22，并执行各向异性蚀刻以除去平坦表面上的氧化硅膜22。氧化硅膜21和氧化硅膜22构成侧壁间隔件SW。除了氧化硅膜22之外，还可以沉积氮化硅膜或氧化硅膜与氮化硅膜的叠层。此后，对源/漏区执行离子注入。由于源/漏区的表面通过外延层9(10)而增大或升高，所以能够调节离子注入条件。
结合优选实施例描述了本发明。但本发明不仅限于上述实施例。例如，将实施例中的导电类型颠倒，形成NMOS晶体管来取代PMOS晶体管，而形成PMOS晶体管来取代NMOS晶体管，并蚀刻和挖掘NMOS晶体管的源/漏区从而形成凹部，将Si-C晶体埋入凹部中，而且在没有形成凹部的PMOS晶体管的源/漏区上外延生长Si-Ge或Si。第三和第四实施例中的覆盖膜6可以略去。虽然向下蚀刻氧化硅膜，但在外延生长期间用多晶掩埋蚀刻的区域。对本领域的技术人员来说显然的是，可以进行其它各种修改、改进、组合等。

Claims (11)

1.一种半导体器件，包括：
半导体衬底，包括第一导电类型的第一有源区以及第二导电类型的第二有源区；
第一MOS晶体管，包括：第一栅电极结构，形成于所述第一有源区上；第一侧壁间隔件形成在所述第一栅电极结构的侧壁上；第二导电类型的第一源/漏区，形成于所述第一栅电极结构两侧的所述第一有源区中；凹部，从所述第一源/漏区的表面挖掘而成；以及第二导电类型的半导体掩埋区，生长成掩埋所述凹部并将应力施加到所述第一栅电极结构之下的沟道；以及
第二MOS晶体管，不包含凹部，但包括：第二栅电极结构，形成于所述第二有源区上；第二侧壁间隔件形成在所述第二栅电极结构的侧壁上；第一导电类型的第二源/漏区，形成于所述第二栅电极结构两侧的所述第二有源区中；以及第一导电类型的半导体外延层，形成于所述第二源/漏区上；
所述第一和第二侧壁间隔件包括具有垂直部分和横向部分的L形的第一介电层以及形成在所述垂直部分的侧壁上和所述横向部分的上表面上的第二介电层，所述横向部分未达到所述第二介电层的外边缘，从而在所述第二介电层的下方和内侧形成空隙；
所述半导体外延层包括第一部分和第二部分，所述第一部分延伸到所述第二侧壁间隔件的空隙中至所述横向部分的侧边缘，所述第二部分位于所述侧壁间隔件的外侧，厚度大于所述第一部分；
所述第一侧壁间隔件的空隙中形成有外延半导体，其与所述半导体外延层在同一步骤中形成。
2.根据权利要求1所述的半导体器件，其中所述半导体掩埋区的表面高于所述半导体衬底的表面。
3.根据权利要求2所述的半导体器件，其中所述半导体掩埋区是由Si-Ge或掺杂C的Si制成。
4.根据权利要求3所述的半导体器件，其中第一导电类型是n型，第二导电类型是p型，所述半导体掩埋区是由Si-Ge制成，而所述半导体外延层是由掺杂C的Si或Si制成。
5.根据权利要求3所述的半导体器件，其中第一导电类型是p型，第二导电类型是n型，所述半导体掩埋区是由掺杂C的Si制成，而所述半导体外延层是由Si-Ge或Si制成。
6.一种半导体器件的制造方法，包括以下步骤：
(a)在半导体衬底中形成第一导电类型的第一有源区和第二导电类型的第二有源区；
(b)在所述第一和第二有源区上分别形成第一和第二栅电极结构；
(c)在位于所述第一和第二栅电极结构的两侧并以预定距离与所述第一和第二栅电极结构间隔开的所述第一和第二有源区上，不通过凹部，形成半导体外延层；
(d)经由所述外延层，至少在所述第二有源区中执行离子注入，以形成源/漏区；
(e)以掩模覆盖所述第二有源区，除去位于所述第一栅电极结构的两侧并以预定距离与所述第一栅电极结构间隔开的部分半导体外延层，并从所述第一有源区的表面挖掘所述第一有源区以形成凹部；以及
(f)外延生长第二导电类型的半导体掩埋区，所述半导体掩埋区掩埋所述凹部并将应力施加到所述第一栅电极结构之下的沟道；
其中在所述步骤(c)，在所述半导体衬底上形成具有不同蚀刻特性的第一介电层和第二介电层的叠层，所述叠层覆盖所述第一和第二栅电极结构；各向异性地蚀刻所述叠层以在所述第一和第二栅电极的侧壁上留下第一侧壁间隔件；横向控制蚀刻在所述第一侧壁间隔件下部暴露的第一介电层，以在所述第二介电层下方和内侧形成空隙；然后在所述第一和第二有源区上外延生长半导体，以形成外延层，所述外延层在所述空隙处具有第一高度，而在所述第一侧壁间隔件外侧具有高于所述第一高度的第二高度。
7.根据权利要求6所述的半导体器件的制造方法，其中在所述步骤(f)，外延生长所述半导体掩埋区达到高于所述半导体衬底的表面的高度。
8.根据权利要求6所述的半导体器件的制造方法，其中：
在所述步骤(e)，以绝缘掩模覆盖所述第二有源区，蚀刻位于所述第一侧壁间隔件外侧的所述第一有源区上的所述半导体外延层，然后蚀刻所述第一有源区；并且
在所述步骤(f)，在以所述绝缘掩模覆盖所述第二有源区的状态下执行外延生长。
9.根据权利要求6所述的半导体器件的制造方法，其中：
在所述步骤(b)，形成包括栅极绝缘膜、栅电极层以及绝缘覆盖层的叠层的所述栅电极结构。
10.根据权利要求6所述的半导体器件的制造方法，其中在所述步骤(c)之后，在所述步骤(e)，以掩模覆盖所述第二有源区，蚀刻和除去所述第一有源区中位于所述第一侧壁间隔件外侧的所述外延层，并蚀刻和挖掘暴露的第一有源区。
11.根据权利要求10所述的半导体器件的制造方法，在所述步骤(f)之后还包括以下步骤：
(i)除去所述第一侧壁间隔件；
(j)在所述第一和第二栅电极结构的侧壁上形成第二侧壁间隔件，所述第二侧壁间隔件部分覆盖所述半导体外延层和所述半导体掩埋区；以及
(k)在所述第二侧壁间隔件外侧的所述半导体外延层的表面上和所述半导体掩埋区的表面上形成硅化物层。
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