CN101621073A - 半导体器件及半导体器件的制造方法 - Google Patents

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Abstract

本发明提供半导体器件及半导体器件的制造方法，该半导体器件包括：栅极电极，形成在半导体基板的表面中挖出的凹槽中，在栅极电极和半导体基板之间插设有栅极绝缘膜；源极－漏极扩散层，形成在半导体基板的相邻于栅极电极两侧的表面上；以及应力施加层，以覆盖源极－漏极扩散层的方式，形成在深入半导体基板的表面的位置。

Description

半导体器件及半导体器件的制造方法
技术领域
本发明涉及半导体器件及其制造方法。更具体地，本发明涉及场效应晶体管结构的半导体器件及其制造方法，该半导体器件因施加到半导体基板中的沟道部分的应力而具有改善的载流子迁移率。
背景技术
随着追求高速度、低功耗、低成本和小尺寸的优势，带有场效应晶体管的集成电路变得不断地小型化。现在，小型化已经达到技术上能够制造栅极长度小于100nm的晶体管的程度。而且，ITRS的路线图(半导体的国际技术路线图)设想，称为32nm结点的晶体管的栅极长度将小于20nm。
栅极长度的减少也伴随着器件结构自身的缩小(按比例缩小)。然而，从抑制栅极泄漏电流的角度看，栅极长度从亚微米级减小到100nm级或者更小受到常规用作栅极绝缘膜的氧化硅(SiO2)绝缘膜的物理厚度的阻碍。
正在研究的减少栅极绝缘膜的有效厚度的可能途径有：用高介电常数(高K)的氧化铪制作栅极绝缘膜，由此提高栅极绝缘膜的介电常数；或者用金属材料制作栅极绝缘膜，由此防止栅极电极耗尽。
正在研究用诸如钨(W)、钛(Ti)、铪(Hf)、钌(Ru)和铱(Ir)的金属材料制作栅极电极来防止栅极电极耗尽的方法。遗憾的是，这些金属材料在高温下热处理时与栅极绝缘膜反应，因此使栅极绝缘膜变坏，且使阈值电压波动。在现有技术形成栅极电极并形成诸如源极-漏极区域的杂质扩散层的工艺中进行的用于杂质激活的热处理会涉及这样的问题。
迄今针对解决金属材料的栅极电极问题提出的一个途径是镶嵌栅极工艺(damascene gate process)，其旨在形成源极-漏极区域、然后形成栅极电极(见日本专利申请公开No.2000-315789和No.2005-26707)。根据镶嵌栅极工艺，用预先形成的虚设栅极形成源极-漏极区域。然后，形成覆盖虚设栅极的层间绝缘膜，并且随后抛光而暴露虚设栅极。通过蚀刻去除虚设栅极，并且在去除的部分中形成新的栅极绝缘膜和栅极电极。该工艺保护栅极电极不受形成源极-漏极区域中激活杂质的热处理的影响。
另一方面，还有一些积极采用的技术，通过给硅基板中的沟道部分施加应力来增加沟道部分中的载流子迁移率。
这些技术之一由以下步骤组成，在硅基板中相邻于具有侧壁的栅极电极形成沟槽，并且在该沟槽中通过外延生长形成晶格常数与硅(Si)不同的半导体层的源极-漏极。构成以这样方式形成的源极-漏极的半导体层给沟道部分施加应力(见日本专利申请公开No.2006-186240)。
迄今还提出了另一技术。涉及形成在基板101的表面上的MOS(金属氧化物半导体)晶体管Tr，如图11所示。晶体管Tr在其源极-漏极(S/D)上具有硅化物层103，并且晶体管Tr和基板101覆盖有施加应力的应力衬层膜105。应力衬层膜105为拉应力型或者压应力型，分别取决于MOS晶体管(Tr)是n沟道型还是p沟道型。该结构允许硅化物层103和应力衬层膜105给晶体管(Tr)的沟道部分(ch)施加应力(见日本专利申请公开Nos.2002-198368、2005-57301、2006-165335和2006-269768)。
发明内容
上述给沟道部分施加应力的技术具有这样的缺点，从形成为沟槽中的源极-漏极的半导体层或者从硅化物层和应力施加膜给沟道部分施加的应力因来自形成在沟道部分上面的栅极电极的抵抗而减弱。因此，从半导体层、硅化物层或者应力施加膜施加给沟道部分的应力不能有效实现，并且因此而不能获得载流子迁移率的改善。
本发明鉴于前述缺点而完成。所希望的是本发明提供半导体器件及其制造方法，该半导体器件设计为使得应力有效施加给沟道部分，以实现改善载流子迁移率和高性能。
根据本发明的实施例，半导体器件组成如下：半导体基板；栅极电极，隔着栅极绝缘膜形成在半导体基板上；以及源极-漏极扩散层，形成在半导体基板相邻于栅极电极的表面上。在这些部件中，栅极电极隔着栅极绝缘膜形成在通过下挖半导体基板的表面形成的凹槽(recess)中。源极-漏极扩散层覆盖有应力施加层，该应力施加层形成为深入半导体基板的表面。
如上所述构造的半导体器件具有填充通过下挖半导体基板的表面形成的凹槽的栅极绝缘膜和栅极电极，从而沟道部分位于深入半导体基板的相邻于栅极电极两侧的表面。结果，沟道部分接收来自于形成在深入半导体基板相邻于栅极电极两侧的表面的位置的应力施加层的集中的应力。结果，从应力施加层施加给沟道部分的应力可以比现有技术中沟道部分与半导体基板表面的高度近似相同的结构更加有效。
另外，根据本发明的另一实施例，制造半导体器件方法的特征在于如下步骤。第一步骤，在半导体基板上形成虚设栅极电极，然后在半导体基板的相邻于虚设栅极电极两侧的表面上形成源极-漏极扩散层。第二步骤，在源极-漏极扩散层的表面层上形成应力施加层。应力施加层位于在源极-漏极扩散层的深度内深入半导体基板的表面的位置。第三步骤，形成层间绝缘膜以覆盖虚设栅极电极和应力施加层，然后使得虚设栅极电极从层间绝缘膜暴露，并且进一步去除虚设栅极电极，由此在层间绝缘膜中形成沟槽图案(groove pattern)。第四步骤，在沟槽图案的底部将所述半导体基板暴露的表面下挖。第五步骤，在半导体基板的暴露表面中被下挖的沟槽图案中隔着栅极绝缘膜形成新的栅极电极。
在前述工艺中，第三步骤中在形成有应力施加层的状态去除虚设栅极电极。这防止了从应力施加层施加给半导体基板在栅极电极下面部分的应力因虚设栅极电极的抵抗而减弱。结果，应力有效地从应力施加层施加给基板在半导体层之间的部分。而且，第四步骤进一步下挖半导体基板在虚设栅极电极下面的部分，从而使得在第五步骤中形成栅极绝缘膜和栅极电极后，沟道部分位于在有效施加应力的层之间深入半导体基板的表面的位置。结果，沟道部分接收集中的应力，该应力遍布应力施加层的深度方向施加给半导体基板在半导体层之间的部分。因此，来自应力施加层的应力可以有效和集中地施加给沟道部分。
本发明的再一实施例可以实施为以另一方法制造半导体器件，包括如下步骤。第一步骤，下挖半导体基板的表面，由此形成凹槽。第二步骤，在凹槽中形成虚设栅极电极，并且在半导体基板的相邻于虚设栅极电极两侧的表面层中形成源极-漏极扩散层。第三步骤，在源极-漏极扩散层中形成应力施加层(应力施加层在源极-漏极扩散层的深度范围内深入半导体基板的表面的位置)。第四步骤，形成层间绝缘膜以覆盖虚设栅极电极和应力施加层，并使虚设栅极电极从层间绝缘膜暴露，并且去除虚设栅极电极，由此形成与半导体基板中的凹槽重叠的沟槽图案。第五步骤，在半导体基板包括凹槽的沟槽图案中隔着栅极绝缘膜形成新的栅极电极。
在前述工艺中，第四步骤在形成有应力施加层的状态去除了虚设栅极电极。这防止从应力施加层施加给半导体基板在栅极电极下面部分的应力因来自虚设栅极电极的抵抗而减弱。结果，应力从应力施加层有效地施加给基板在半导体层之间的部分。而且，第五步骤在半导体基板中包括凹槽的沟槽图案中隔着栅极绝缘膜形成新的栅极电极，这使得沟道部分位于在施加应力的层之间深入基板的表面的位置(沟道部分是有效施加应力的部分)。结果，沟道部分接收集中的应力，该应力遍布应力施加层的深度方向施加给半导体基板在半导体层之间的部分。因此，来自应力施加层的应力可以有效和集中地施加给沟道部分。
如上所述，本发明使应力从相邻于栅极电极两侧的应力施加层有效地施加给沟道部分。这导致载流子迁移率的改善，并且因此而改善半导体器件的性能。
附图说明
图1是示出根据第一实施例的半导体器件的截面图；
图2A至2P的截面图示出了根据第一实施例的制造方法的第一示例；
图3是示出根据第二实施例的半导体器件的截面图；
图4A至4C的截面图示出了根据第二实施例的制造方法中的特征步骤；
图5是示出根据第三实施例的半导体器件的截面图；
图6A至6M的截面图示出了根据第三实施例的制造方法；
图7A至7M的截面图示出了根据第三实施例的制造方法的修改示例；
图8是示出根据第四实施例的半导体器件的截面图；
图9A至9J的截面图示出了根据第四实施例的制造方法的第一示例；
图10是示出根据第五实施例的半导体器件的截面图；以及
图11的截面图示出了现有技术的半导体器件的一个示例。
具体实施方式
下面，将参考附图详细描述本发明的实施例。每个实施例的描述首先包括半导体器件的结构，然后是半导体器件的制造方法。
<根据第一实施例的半导体器件的结构>
图1是示出根据本发明第一实施例的半导体器件1-1的主要部分的截面图。该图所示的半导体器件1-1是场效应晶体管型半导体器件。其以下面的方式构造。
在单晶硅的半导体基板3上形成半导体器件。半导体基板3具有通过下挖其表面形成的凹槽3a。在半导体基板3上形成栅极电极7，该栅极电极7隔着栅极绝缘膜5填充凹槽3a。在栅极电极7的两侧形成绝缘侧壁9。在半导体基板3的相邻于具有侧壁9的栅极电极7的两侧的表面上，形成源极-漏极扩散层11。源极-漏极扩散层11的表面覆盖有硅化物膜13。
在第一实施例中，硅化物膜13用作给半导体基板3的栅极电极7下面的部分中的沟道部分ch施加应力的应力施加层。硅化物膜(应力施加层)13通过稍后描述的制造方法的部分中的步骤形成。其通过将已经形成有源极-漏极扩散层11的半导体基板3的暴露表面转换成硅化物而形成。该硅化物膜13在源极-漏极扩散层11的深度内具有从半导体基板3的表面开始的足够深度的d1。
如果d1表示从半导体基板3的表面开始的硅化物膜(应力施加层)13的深度，并且d2表示埋入栅极绝缘膜5和栅极电极7的凹槽3a的深度(或者沟道ch的深度)，那么应当保持[d2]＜[d1]的关系。在上述具体的范围内，沟道部分ch的优选深度d2应当实验确定，从而给沟道部分ch施加最大的应力。
硅化物膜13由钴(Co)、镍(Ni)或者铂(Pt)的硅化物形成。该成分的硅化物膜用作给单晶硅的半导体基板3施加拉应力的应力施加层。因此，具有硅化物膜13的半导体器件1-1适合用于n沟道型的场效应晶体管。附带地，如果硅化物膜13是施加压应力的，则具有该硅化物膜13的半导体器件1-1适合用于p沟道型的场效应晶体管。
栅极绝缘膜5和栅极电极7是镶嵌栅极结构，并且栅极电极7具有绝缘侧壁9。在该结构中，覆盖半导体基板3和硅化物膜(应力施加层)13的层间绝缘膜15具有侧壁由侧壁9限定的沟槽图案17。沟槽图案17的底部在通过下挖半导体基板3形成的凹槽3a的底部。栅极绝缘膜5形成为覆盖沟槽图案17的包括底部的内壁，并且栅极电极7形成为隔着栅极绝缘膜5填充沟槽图案17。
附带地，半导体器件1-1可以选择性地覆盖有上层绝缘膜19。在此情况下，该结构可以修改为使得到达硅化物膜(应力施加层)13的连接孔21形成在上层绝缘膜19和层间绝缘膜15中，并且形成通过连接孔21底部的硅化物膜(应力施加层)13连接到源极-漏极扩散层11的配线23。
构成栅极绝缘膜5的高介电常数绝缘膜可以是由包含选自铝(Al)、钇(Y)、锆(Zr)、镧(La)、铪(Hf)和钽(Ta)的至少一种的氧化物、氧硅化物(oxysilicide)、氧氮化物(oxynitride)或者氧氮硅化物(oxynitridesilicide)形成。具体地讲，例如为HfO2、ZrO2、La2O3、Y2O3、Ta2O5、Al2O3、HfSiOx、ZrSiOx、ZrTiOx、HfAlOx、ZrAlOx及其氮化物例如为HfSiON。这些材料在介电常数上根据它们的成分和结晶度而略微变化。例如，HfO2和ZrO2分别具有介电常数25至30和20至25。附带地，栅极绝缘膜5可以是由氧化硅膜和高介电常数(高K)绝缘膜组成的层叠结构。
构成栅极电极7的主要金属层可以由金属，如Ti、Ru、Hf、Ir、Co、W、Mo、La、Ni、Cu和Al，或者其Si化合物或N化合物，或者其组合物来形成。在层叠结构的情况下，其可以与多于一个金属膜结合，该金属膜作为功函数调节层控制栅极电极的功函数或者控制阈值电压，由此减少栅极电极的电阻。该金属膜应当与栅极绝缘膜接触。
在n型场效应晶体管的情况下，栅极电极7的功函数应当不高于4.6eV，优选不高于4.3eV。相比之下，在p型场效应晶体管的情况下，栅极电极7的功函数应当不低于4.6eV，优选不低于4.9eV。所希望的是栅极电极7的功函数的n型和p型之间的差异应当不少于0.3eV。
在栅极电极7为层叠结构的情况下，下层为功函数调节层，功函数调节层应当由选自Ti、V、Ni、Zr、Nb、Mo、Ru、Hf、Ta、W和Pt的任意金属和包含它们的合金形成，其具有合适的功函数。其它的材料包括该些金属的化合物，如金属氮化物和金属硅化物(金属和半导体的化合物)。
具体地讲，n型场效应晶体管的栅极电极7应当优选由Hf或Ta或者其合金或其化合物形成，更优选由HfSix形成。HfSix的功函数根据其成分和结晶度而变化；该功函数通常约为4.1至4.3eV。
同样，p型场效应晶体管的栅极电极7应当优选由Ti、Mo或Ru或其合金或其化合物形成，更优选由TiN或Ru形成。TiN的功函数根据其成分和结晶度而变化；该功函数通常约为4.5至5.0eV。
因此，在半导体基板3上形成p型场效应晶体管或者n型场效应晶体管的情况下，它们中至少一个的栅极电极可以具有包括控制栅极电极功函数的层的层叠结构。附带地，在p型场效应晶体管和n型场效应晶体管二者都具有控制栅极电极功函数的层的情况下，各栅极电极应当构造为它们的每一个都具有合适的功函数。
在如上所述构造的半导体器件1-1中，沟道部分ch相邻于与半导体基板3中的栅极绝缘膜5的界面，并形成为在硅化物膜(应力施加层)13的厚度内深入半导体基板3的表面。
作为该结构的结果，施加给半导体基板3对应于硅化物膜(应力施加层)13厚度的部分的应力集中到位于硅化物膜(应力施加层)13的深度方向上半途的沟道部分ch。因此，前述结构允许应力从硅化物膜(应力施加层)13施加给沟道部分ch，比沟道部分在与半导体基板3的表面近似相同高度的现有技术中的结构更加有效。
结果，改善了载流子迁移率，而与构成硅化物膜(应力施加层)13的材料浓度无关。而且，这有助于改善半导体器件1-1的性能。
<根据第一实施例的半导体器件的制造方法>
图2A至2P的截面图示出了上面参考图1说明的根据第一实施例的半导体器件1-1的制造方法的步骤。与图1中采用的相同附图标记用于图2A至2P中的对应元件。
图2A所示的第一步骤是形成STI(浅沟道隔离)结构的隔离31，隔离31是氧化硅膜，填充单晶硅的半导体基板3的表面中的沟槽。
图2B所示的后续步骤是通过表面氧化形成防止沟道效应(channeling)的氧化硅的保护膜33(约5至10nm厚)。为了调整阈值电压，该步骤后进行杂质的离子注入，该杂质例如为磷(P)、砷(As)、硼(B)和铟(In)。对于形成n沟道型场效应晶体管的区域和形成p沟道型场效应晶体管的区域选择离子注入的合适杂质。前者和后者的区域将分别称为nMOS区域和pMOS区域。在离子注入后，去除保护膜33。
图2C所示的后续步骤是通过热氧化形成氧化硅的虚设栅极绝缘膜35(约1至3nm厚)。然后，通过CVD(化学气相沉积)工艺用多晶硅或者非晶硅的虚设栅极电极膜37(约100至150nm厚)覆盖该虚设栅极绝缘膜35。然后通过CVD工艺进一步用氮化硅的硬掩模层39(约30至100nm厚)。
图2D所示的后续步骤是通过图案化将硬掩模层39、虚设栅极电极膜37和虚设栅极绝缘膜35蚀刻成栅极电极的形状而形成虚设栅极的形状。
该图案化蚀刻以下面的方式完成。首先，通过光学光刻或者电子束光刻在硬掩模层39上形成栅极电极的抗蚀剂图案。该抗蚀剂图案用作掩模，以在硬掩模层39上执行蚀刻，并且图案化硬掩模层39。如此图案化的硬掩模39用于在虚设栅极电极膜37上执行蚀刻，由此形成虚设栅极电极37a，并且进一步图案化虚设栅极绝缘膜35。通过有适当选择性的干蚀刻执行该图案化以几乎不损伤硬掩模层39。采用虚设栅极绝缘膜35作为停止层通过蚀刻实现虚设栅极电极膜37的图案化。这样能够防止蚀刻损害半导体基板3相邻于虚设栅极结构A两侧的表面部分。
图2E所示的后续步骤是在虚设栅极结构A的侧面形成第一绝缘侧壁9-1。侧壁9-1可以由CVD工艺通过形成氮化硅膜(约1至10nm厚)，并且由各向异性蚀刻(干蚀刻)执行回蚀刻而形成，从而氮化硅膜仅在虚设栅极结构A的侧面保留。附带地，第一侧壁9-1可以通过回蚀刻由沉积的氧化硅膜形成。作为选择，它们可以通过虚设栅极电极37a的侧壁的氧化而形成。
附带地，第一侧壁9-1是可选择的，并且它们根据需要而形成，这是因为只有随后在源极-漏极区域中形成延伸时需要它们以调整该延伸的位置。
图2F所示的后续步骤是通过离子注入将杂质引入半导体基板3的表面层中，以便在源极-漏极区域中形成延伸11e。该步骤中采用的杂质是，对于pMOS区域为p型杂质，如B和In，而对于nMOS区域为n型杂质，如As和P。以约0.5至2keV的能量和约5×1014 to 2×1015个离子/cm2的剂量完成离子注入。
图2G所示的后续步骤是由CVD工艺通过在第一侧壁9-1的外侧上形成氮化硅膜，并且在其上执行回蚀刻，而形成第二绝缘侧壁9-2。附带地，在下文，第一侧壁9-1和第二侧壁9-2将统称为侧壁9。
图2G所示的步骤之后是用杂质(如P、As和B)进行离子注入，以形成源极-漏极扩散层11。该离子注入之后是900至1100℃下60秒或者更少的热处理，以激活注入的杂质。附带地，该步骤中采用的杂质对于pMOS区域为p型杂质，如B和In，而对于nMOS区域为n型杂质，如As和P。
图2H所示的后续步骤是通过硅化工艺在源极-漏极扩散层11的表面上形成金属硅化物膜13作为应力施加层。金属硅化物膜13的金属选自钴(Co)、镍(Ni)和铂(Pt)。该金属硅化物膜13减少了源极-漏极扩散层11的接触电阻。随着硅化物形成工艺的进行，使得硅化物膜(应力施加层)13在源极-漏极扩散层11的表面或者单晶硅的半导体基板3的表面中的深度方向上生长。因此，重要的是硅化物膜(应力施加层)13应当充分向下生长，到源极-漏极扩散层11的深度内距半导体基板3的表面的深度(d1)。
图2I所示的后续步骤是形成氧化硅的层间绝缘膜15以将虚设栅极结构A和硅化物膜(应力施加层)13埋在层间绝缘膜15中。
图2J所示的后续步骤是由CMP(化学机械抛光)工艺抛光层间绝缘膜15的表面，直到虚设栅极结构A的虚设栅极电极37a暴露。
图2K所示的后续步骤是通过干蚀刻去除多晶硅或者非晶硅的虚设栅极电极37a，然后通过湿蚀刻去除氧化硅的虚设栅极绝缘膜35。这样，在覆盖半导体基板3和硅化物膜(应力施加层)13的层间绝缘膜15中去除虚设栅极结构A后形成沟槽图案17，并且使得半导体基板3在沟槽17的底部暴露。该沟槽图案17的侧壁由侧壁9(9-1和9-2)限定。
图2L所示的后续步骤是在沟槽图案17的底部(通过凹槽蚀刻)下挖半导体基板3暴露的表面，由此在半导体基板3中形成凹槽3a。因此，在远离硅化物膜(应力施加层)13的位置下挖沟槽图案17。
这种下挖应当以这样的方式完成，保持[d2]＜[d1]的关系，其中d1表示硅化物膜(应力施加层)13距半导体基板3表面的深度，而d2表示凹槽3a(或者沟道深度d2)的深度。附带地，凹槽3a的沟道深度d2在上面规定的范围内的优化值应当实验确定，从而给这里要形成的MOS晶体管(场效应晶体管)的沟道部分施加最大的应力。
这样来完成凹槽蚀刻，通过在等离子体气氛中氧化在单晶硅的半导体基板3上形成氧化硅膜(约1至2nm厚)，然后通过以氢氟酸的湿蚀刻去除氧化硅膜。等离子体氧化和湿蚀刻的步骤可以根据沟道深度d2的需要而重复多次。这样，能够防止凹槽蚀刻中产生对半导体基板3的暴露表面的损坏。而且，等离子体氧化应当在不高于500℃的温度下进行，以防止杂质因受热而再扩散。
附带地，半导体基板3的表面氧化可以通过臭氧或者气体的氧化以及上述的等离子体氧化来完成。这样的氧化也可以通过直接蚀刻(或者干蚀刻)硅化物表面来实现。
图2M所示的后续步骤是形成栅极绝缘膜5以覆盖通过下挖半导体基板3的表面形成的沟槽图案17的侧壁。所希望的是通过CVD工艺或者ALD(原子层沉积)工艺由上述的高介电常数材料形成栅极绝缘膜5。
图2N所示的后续步骤是形成栅极电极材料膜7a以填充沟槽图案17的内部，在栅极电极材料膜7a下面有栅极绝缘膜5。栅极电极材料膜7a是由CVD工艺、PVD(物理气相沉积)工艺或者ALD工艺形成的用于金属栅极的金属层。栅极电极材料膜7a是可以是单层结构或多层结构。栅极电极材料膜7a可由上面关于器件的结构中所述的任何材料形成。
图2O所示的后续步骤是通过CMP抛光栅极电极材料膜7a和栅极绝缘膜5，直到层间绝缘膜15暴露。这样，用与栅极绝缘膜5保持接触的栅极电极材料膜7a，能够在沟槽图案17中形成栅极电极7。
上面刚刚所述的步骤之后可以有这样的可选步骤，形成氧化硅的上层绝缘膜19以覆盖层间绝缘膜15和栅极电极7，如图2P所示。然后，到达硅化物膜(应力施加层)13的连接孔21形成在上层绝缘膜19和层间绝缘膜15中。此外，形成填充连接孔21的插塞和用于其连接的配线23。
前述各步骤制造了前面参考图1描述的半导体器件1-1。它具有栅极电极7，该栅极电极7形成在半导体基板3的表面中挖出的凹槽3a中，用绝缘膜5将该栅极电极7围绕。它还具有硅化物膜(应力施加层)13，以覆盖相邻于栅极电极7的两侧的源极-漏极扩散层11表面的方式形成为深入半导体基板3的表面。
上述制造方法提供下面的优点。如参考图2K所说明，去除虚设栅极结构A而保留硅化物膜(应力施加层)13。因此，从硅化物膜(应力施加层)13施加给半导体基板3的在虚设栅极结构A下面部分的应力不受虚设栅极电极37a的抵抗而减弱。结果，来自硅化物膜(应力施加层)13的应力有效地施加给沟道部分ch。
而且，如参考图2L所说明，在已经去除虚设栅极结构A后，进一步向下挖沟槽图案17底部的半导体基板3，从而沟道部分ch位于深入半导体基板3的表面的位置。结果，沟道部分ch集中接收施加给半导体基板3在硅化物膜(应力施加层)13的深度方向上在硅化物膜(应力施加层)13内的部分的应力。因此，最终的半导体器件1-1构造为使得来自硅化物膜(应力施加层)13的应力有效并集中地施加给沟道部分ch。
<根据第二实施例的半导体器件的结构>
图3是示出根据本发明第二实施例的半导体器件1-2的主要部分的截面图。该图所示的半导体器件1-2是场效应晶体管型半导体器件。其与前面参考图1说明的根据第一实施例的区别在于，半导体基板3的表面形成有源极-漏极扩散层11和硅化物膜(应力施加层)13的部分通过凹槽蚀刻下挖。除此，其结构与根据第一实施例的结构相同。
与第一实施例中的情况一样，半导体器件形成在单晶硅的半导体基板3上。半导体基板3具有通过下挖其表面形成的凹槽3a。在半导体基板3上形成隔着栅极绝缘膜5填充凹槽3a的栅极电极7。在栅极电极7的两侧形成绝缘侧壁9。在第二实施例中，半导体基板3相邻于具有侧壁9的栅极电极的两侧的表面具有通过凹槽蚀刻挖出的凹槽。而且，源极-漏极扩散层11相邻于被下挖的表面形成。源极-漏极扩散层11的表面覆盖有硅化物膜13。
在第二实施例中，硅化物膜13也用作应力施加层，以给半导体基板3在栅极电极7下面的部分中的沟道部分ch施加应力。硅化物膜(应力施加层)13通过后面详细描述的制造方法部分中的步骤形成。该硅化物膜通过将半导体基板3的已经形成源极-漏极扩散层11的暴露表面转换成硅化物而形成。该硅化物膜在源极-漏极扩散层11的深度内具有距半导体基板3的表面足够的深度d1。
如果d1表示硅化物膜(应力施加层)13距半导体基板3的表面的深度，而d2表示埋设栅极绝缘膜5和栅极电极7的凹槽3a的深度(或者沟道部分ch的深度)，则与第一实施例一样，应当保持[d2]＜[d1]的关系。沟道部分ch的优化深度d2应当实验完成，从而与第一实施例一样，给沟道部分ch施加最大的应力。
附带地，根据第二实施例，所希望的是凹槽3a的底部应当设置在硅化物膜(应力施加层)13的厚度内，或者在硅化物膜(应力施加层)13的表面和深度d1的位置(背侧)之间。
在此情况下，也与第一实施例一样，硅化物膜13由钴(Co)、镍(Ni)或者铂(Pt)的硅化物形成。这样成分的硅化物膜13用作给半导体基板3施加拉应力的应力施加层。它可适用于n沟道型场效应晶体管。另一方面，如果硅化物膜13用于施加压应力，则这样的半导体器件1-2适合于p沟道型场效应晶体管。
与第一实施例一样，栅极绝缘膜5和栅极电极7为镶嵌栅极结构，并且栅极电极7具有绝缘侧壁9。在此结构中，层间绝缘膜15覆盖半导体基板3和硅化物膜(应力施加层)13，具有由侧壁9限定的侧壁的沟槽图案17。沟槽图案17的底部在通过下挖半导体基板3形成的凹槽3a的底部。栅极绝缘膜5形成为覆盖沟槽图案17包括底部的内壁，并且栅极电极7形成为隔着栅极绝缘膜5填充沟槽图案17。
附带地，半导体器件1-2可以可选地覆盖有上层绝缘膜19。在此情况下，该结构可以修改为使得到达硅化物膜(应力施加层)13的连接孔21形成在上层绝缘膜19和层间绝缘膜15中，并且形成通过连接孔21的底部的硅化物膜(应力施加层)13连接到源极-漏极扩散层11的配线23。
与第一实施例一样，栅极绝缘膜5应当优选由高介电常数(高K)材料形成，以便减少有效的膜厚度而保持物理膜厚度。高介电常数材料与第一实施例中采用的相同。
栅极电极7在结构和材料上与第一实施例的相同。
同样，在如上构造的半导体器件1-2中，沟道部分ch相邻于与半导体基板3中的栅极绝缘膜5的界面，形成为在硅化物膜(应力施加层)13的厚度内深入半导体基板3的表面的位置。
该结构的结果是，施加给半导体基板3对应于硅化物膜(应力施加层)13厚度的部分的应力集中到位于硅化物膜(应力施加层)13的深度方向上的半途的沟道部分ch。因此，前述结构允许从硅化物膜(应力施加层)13给沟道部分ch施加的应力比沟道部分与半导体基板3的表面高度近似相同的现有技术中的结构更加有效。
结果，改善了载流子迁移率，而与构成硅化物膜(应力施加层)13的材料浓度无关。而且，这有助于改善半导体器件1-2的性能。
<根据第二实施例的半导体器件的制造方法>
图4A至4C是示出上面参考图3说明的根据第二实施例的半导体器件1-2的制造方法步骤的截面图。下面，参考该图和根据第一实施例的制造方法的描述所采用的截面图来描述根据第二实施例的制造方法。
第一步骤是执行与前面第一实施例中参考图2A至2G说明的相同的步骤。
第一步骤的结果如图4A所示。单晶硅的半导体基板3由形成在其表面上的隔离31隔开。形成虚设栅极结构A，该虚设栅极结构A由硬掩模层39、虚设栅极电极膜37和虚设绝缘膜35组成，并通过图案化蚀刻成栅极电极的形状而形成。在虚设栅极结构A的侧面形成侧壁9，其由绝缘第一侧壁9-1和外面的第二侧壁9-2组成。在侧壁9的下面形成具有延伸11e的源极-漏极扩散层11。
图4B所示的后续步骤是通过凹槽蚀刻下挖半导体基板3的暴露表面或者源极-漏极扩散层11的暴露表面。
图4C所示的后续步骤是通过硅化工艺在源极-漏极扩散层11上形成诸如钴(Co)、镍(Ni)和铂(Pt)的金属的硅化物膜13(作为应力施加层)。该硅化物膜13减少了源极-漏极扩散层11的接触电阻。随着硅化物形成工艺的进行，硅化物膜(应力施加层)13也在源极-漏极扩散层11的表面中或者单晶硅的半导体基板3的表面中在深度方向上生长。因此，重要的是硅化物膜(应力施加层)13应当在源极-漏极扩散层11的深度内充分生长到距半导体基板的表面的深度d1。
前述步骤之后的步骤已经在前面第一实施例中参考图2I至2P进行了说明。
就是说，这些步骤是形成层间绝缘膜15，通过CMP抛光其表面，直到虚设栅极结构A的虚设栅极电极37a暴露，并且去除该虚设栅极结构A，由此形成沟槽图案17，并且使得半导体基板3在沟槽图案17的底部暴露。该沟槽图案17具有其由侧壁9(9-1和9-2)限定的侧壁。
接下来的步骤是要下挖沟槽图案17底部上的半导体基板3的暴露表面，在半导体基板3中执行凹槽蚀刻以形成凹槽3a，并且在远离硅化物膜(应力施加层)13的位置下挖沟槽图案17。如果硅化物膜(应力施加层)13距半导体基板3的表面的深度为d1，并且凹槽3a的深度(或者沟道深度)为d2，则应当保持[d2]＜[d1]的关系。然而，在第二实施例中，所希望的是以凹槽3a的底部位于硅化物膜(应力施加层)13的厚度内或者硅化物膜(应力施加层)13的表面和深度d1的位置(背侧)之间的方式执行凹槽蚀刻。
然后，形成栅极绝缘膜5以覆盖通过下挖半导体基板3的表面形成的沟槽图案17的内壁。此外，形成栅极绝缘膜5，并且形成栅极电极材料膜7a，而且通过CMP将它们抛光以形成栅极电极7，在沟槽图案17中保留栅极电极材料膜7a和并插设栅极绝缘膜5。其后，形成上层绝缘膜19、连接孔21和配线23。
这样，就获得了半导体器件1-2，其这样来构造，栅极电极7隔着绝缘膜5形成在半导体基板3的表面中挖出的凹槽3a中，并且硅化物膜(应力施加层)13形成在深入半导体基板3的表面的位置以覆盖相邻于栅极电极7的两侧的源极-漏极扩散层11，如前面参考图3的说明。
根据第二实施例的制造方法与根据第一实施例的相同之处在于，去除虚设栅极结构A，形成有硅化物膜(应力施加层)13。因此，从硅化物膜(应力施加层)13施加给半导体基板3在虚设栅极结构A下面的部分的应力不因来自虚设栅极电极37a的抵抗而减弱。结果，来自硅化物膜(应力施加层)13的应力有效地施加给沟道部分ch。
与第一实施例一样，在去除虚设栅极结构A后，沟槽图案17底部的半导体基板3进一步下挖，从而沟道部分ch设置为深入半导体基板3的表面的位置。结果，沟道部分ch集中接收施加给半导体基板3的在硅化物膜(应力施加层)13的深度方向上在硅化物膜(应力施加层)13内的部分上的应力。因此，最终的半导体器件102构造为使得来自硅化物膜(应力施加层)13的应力有效和集中地施加给沟道部分ch。
<根据第三实施例的半导体器件的结构>
图5是示出根据本发明第三实施例的半导体器件1-3的主要部分的截面图。该图所示的半导体器件1-3是场效应晶体管型的半导体器件。其与前面参考图1说明的第一实施例的区别在于，栅极绝缘膜5没有完全覆盖沟槽图案17的内壁，而是允许内壁的上部暴露。除此之外，其结构与根据第一实施例的结构相同。
与第一实施例一样，半导体器件形成在单晶硅的半导体基板3上。半导体基板3具有通过下挖其表面而形成的凹槽3a。在半导体基板3上形成隔着栅极绝缘膜5填充凹槽3a的栅极电极7。在栅极电极7的两侧形成绝缘侧壁9。半导体基板3相邻于具有侧壁9的栅极电极7两侧的表面具有源极-漏极扩散层11。源极-漏极扩散层11的表面覆盖有硅化物膜13。
在第三实施例中，硅化物膜13也用作应力施加层，以给半导体基板3在栅极电极7下面的部分中的沟道部分ch施加应力。硅化物膜(应力施加层)13通过稍后详细描述的制造方法部分中的步骤形成。该硅化物膜通过将半导体基板3已经形成源极-漏极扩散层11的暴露表面转换成硅化物而形成。该硅化物膜在源极-漏极扩散层11的深度内具有距半导体基板3的表面的足够的深度d1。
如果d1表示硅化物膜(应力施加层)13距半导体基板3表面的深度，并且d2表示埋设有栅极绝缘膜5和栅极电极7的凹槽3a的深度(或者沟道部分ch的深度)，则与第一实施例一样，应当保持[d2]＜[d1]的关系。沟道部分ch的优化深度d2应当实验确定，从而与第一实施例一样，给沟道部分ch施加最大的应力。
与第一实施例一样，所希望的是沟道部分ch应当位于硅化物膜(应力施加层)13的厚度内或者硅化物膜(应力施加层)13的表面和深度d1的位置(背侧)之间。
在此情况下，也与第一实施例一样，硅化物膜13由钴(Co)、镍(Ni)或者铂(Pt)的硅化物形成。这样成分的硅化物膜13用作给半导体基板3施加拉应力的应力施加层。它可适合用于n沟道型场效应晶体管。另一方面，如果硅化物膜13是施加压应力的，则具有该硅化物膜的半导体器件1-3适合用于p沟道型场效应晶体管。
与第一实施例一样，栅极绝缘膜5和栅极电极7是镶嵌栅极结构，并且栅极电极7具有绝缘侧壁9。在该结构中，覆盖半导体基板3和硅化物膜(应力施加层)13的层间绝缘膜15具有侧壁由侧壁9限定的沟槽图案17。沟槽图案17的底部在通过下挖半导体基板3形成的凹槽3a的底部。于是，在第三实施例中，栅极绝缘膜5形成为覆盖作为沟槽图案17下部的凹槽3a的内壁，并且允许沟槽图案17的内壁的上部暴露，而且栅极电极7形成为隔着栅极绝缘膜5填充沟槽图案17。
附带地，半导体器件1-3可以可选地覆盖有上层绝缘膜19。在此情况下，该结构可以修改为使得到达硅化物膜(应力施加层)13的连接孔21形成在上层绝缘膜19和层间绝缘膜15中，并且配线23形成为在连接孔21的底部通过硅化物膜(应力施加层)13连接到源极-漏极扩散层11。
与第一实施例一样，栅极绝缘膜5应当优选由高介电常数(高K)材料形成，以便减少有效膜厚度而保持物理膜厚度。高介电常数材料为与第一实施例采用的相同。
栅极电极7在结构和材料上与第一实施例相同。
同样，在如上所述构造的半导体器件1-3中，相邻于与半导体基板3中的栅极绝缘膜5的界面的沟道部分ch形成为在硅化物膜(应力施加层)13的厚度内深入半导体基板3的表面的位置。
该结构的结果是，施加给半导体基板3对应于硅化物膜(应力施加层)13厚度的部分的应力集中到位于硅化物膜(应力施加层)13的厚度方向上半途的沟道部分ch。因此，前述结构允许从硅化物膜(应力施加层)13施加给沟道部分ch的应力比现有技术中沟道部分与半导体基板3表面的高度近似相同的结构更加有效。
结果，改善了载流子迁移率，而与构成硅化物膜(应力施加层)13的材料浓度无关。而且，这贡献于改善半导体器件1-3的性能。
另外，根据第三实施例的半导体器件构造为使得栅极绝缘膜5以沟槽图案17的内壁上部暴露的方式仅形成在构成沟槽图案17下部的凹槽3a的内壁上。因此，由高介电常数材料形成的栅极绝缘膜5在栅极电极7和配线23之间不存在，并且这产生防止器件性能因栅极电极7和配线23之间的寄生电容而下降的效果。
<根据第三实施例的半导体器件的制造方法>
图6A至6M的截面图示出了前面参考图5已经说明的根据第三实施例的半导体器件1-3的制造方法的步骤。下面参考这些图来描述根据第三实施例的制造方法。
图6A所示的第一步骤是以与第一实施例相同的方式，在半导体基板的表面层中形成隔离，形成保护膜(未示出)，通过保护膜进行杂质的离子注入以调整阈值电压，并且在离子注入后去除保护膜。
图6B所示的后续步骤是在半导体基板3中的隔离31之间保持的空间中形成沟状凹槽(groove-like recess)3a，该凹槽3a与稍后形成的栅极电极一致。该凹槽3a通过光学光刻或者电子束光刻形成的抗蚀剂图案的掩模在半导体基板3上进行凹槽蚀刻形成。附带地，因为凹槽3a的表面层为沟道部分，所以沟道深度，即凹槽3a的深度与第一实施例中说明的沟道深度d2相同。该沟道深度d2与第一实施例中的相同，并且对于稍后形成的硅化物膜(应力施加层)的深度d1应当保持[d2]＜[d1]的关系。
图6C所示的后续步骤是以覆盖通过下挖半导体基板3的表面形成的凹槽3a的内壁的方式，通过CVD或者ALD工艺，由高介电常数材料(上述的)形成栅极绝缘膜5。附带地，尽管在该步骤中栅极绝缘膜5由高介电常数材料预先形成，但是它也可以由虚设氧化膜替代。
图6D所示的后续步骤是依次用多晶硅或者非晶硅的虚设栅极电极膜37和氮化硅的硬掩模层39覆盖栅极绝缘膜5。
图6E所示的后续步骤是通过抗蚀剂图案作为掩模(未示出)在硬掩模层39上执行蚀刻，以便图案化硬掩模层39。在虚设栅极电极膜37上通过图案化的硬掩模层39进一步执行蚀刻，以使其图案化而形成虚设栅极电极37a。以高介电常数材料的栅极绝缘膜5用作停止层的方式执行虚设栅极电极膜37的图案化，从而蚀刻损坏不进入虚设栅极结构A两侧的半导体基板3的表面。以HBr/O2作为蚀刻气体通过干蚀刻实现该蚀刻。
前述干蚀刻之后以栅极绝缘膜5仅保留在虚设栅极结构A下的方式对栅极绝缘膜5进行蚀刻。
在所示的示例中，虚设栅极结构A与凹槽3a一致。然而，该实施例不限于此；可以该图案错位，只要虚设栅极结构A与凹槽3a重叠。
图6F所示的后续步骤是在虚设栅极结构A的侧壁上形成绝缘第一侧壁9-1。执行离子注入，以将杂质(形成源极-漏极扩散层的延伸11e)引入半导体基板3的表面层。附带地，以与第一实施例相同的方式执行该离子注入，以为pMOS区域和nMOS区域引入不同的杂质。该步骤可以根据需要而可选地执行。
图6G所示的后续步骤是在第一侧壁9-1的外面形成绝缘第二侧壁9-2。附带地，在下文，第一侧壁9-1和第二侧壁9-2统称为侧壁9。
然后，执行杂质的离子注入而形成源极-漏极扩散层11，并且执行热处理而激活该杂质。附带地，在虚设栅极结构A的图案与凹槽3a的图案错位，并且凹槽3a的底部从虚设栅极结构A暴露的情况下，所希望的是凹槽3a的该暴露部分完全覆盖有第二侧壁9-2。
图6H所示的后续步骤是通过硅化工艺在侧壁9外面的源极-漏极扩散层11的表面上形成金属硅化物膜13作为应力施加层。用于金属硅化物膜13的金属选自钴(Co)、镍(Ni)和铂(Pt)。该硅化物膜13减少源极-漏极扩散层11的接触电阻。随着硅化物形成工艺的进行，使得硅化物膜(应力施加层)13在源极-漏极扩散层11的表面或者单晶硅的半导体基板3的表面中在深度方向上生长。因此，重要的是硅化物膜(应力施加层)13应当在源极-漏极扩散层11的深度内从半导体基板3的表面充分向下生长到深度(d1)，并且凹槽3a具有深度d2，使得[d2]＜[d1]。
图6I所示的后续步骤是形成氧化硅的层间绝缘膜15，以将虚设栅极结构A和硅化物膜(应力施加层)13埋入该层间绝缘膜15中。
图6J所示的后续步骤是通过CMP工艺抛光层间绝缘膜15的表面，直到虚设栅极结构A的虚设栅极电极37a暴露。
图6K所示的后续步骤通过干蚀刻去除多晶硅或者非晶硅的虚设栅极电极37a，而保留栅极绝缘膜5。这样，在去除覆盖半导体基板3和硅化物膜(应力施加层)13的半导体绝缘膜15中的虚设栅极结构A后，形成了沟槽图案17。沟槽图案17的底部保持覆盖有栅极绝缘膜5。在凹槽3a中再次形成该沟槽图案17。该沟槽图案17的侧壁由侧壁9(9-1和9-2)限定。附带地，在该实施例中预先形成高介电常数材料的栅极绝缘膜5，然而，如果存在虚设栅极绝缘膜，在该步骤中也被去除。
图6L所示的后续步骤是形成栅极电极7以填充沟槽图案17的内部。此时，形成栅极电极材料膜以隔着栅极绝缘膜5填充沟槽图案17的内部。这里，栅极电极材料膜通过CVD、PVD或者ALD工艺由用于金属栅极的金属层形成。栅极电极材料膜7可以是单层结构或者多层结构。它可以由第一实施例关于器件结构的描述中所述的任何材料形成。接下来的步骤是通过CMP抛光栅极电极材料膜，直到层间绝缘膜15暴露。这样，用保留的与栅极绝缘膜5接触的栅极电极材料膜在沟槽图案17中形成栅极电极7。附带地，在虚设栅极绝缘膜被去除的情况下，栅极绝缘膜应当在形成栅极电极材料膜前形成。
上面刚刚所述的步骤之后可以是形成氧化硅的上层绝缘膜19以覆盖层间绝缘膜15和栅极电极7的可选的步骤，如图6M所示。然后，在上层绝缘膜19和层间绝缘膜15中形成到达硅化物膜(应力施加层)13的连接孔21。此外，形成填充连接孔21的插塞和用于其连接的配线23。
前述各步骤制造出上面参考图5描述的半导体器件1-3。半导体器件1-3具有形成在半导体基板3的表面中挖出的凹槽3a中的栅极电极7，栅极绝缘膜5围绕栅极电极7。半导体器件1-3还有硅化物膜(应力施加层)13，形成深入半导体基板3的表面的位置以覆盖相邻于栅极电极7两侧的源极-漏极扩散层11的表面。
上述的制造方法还提供下面的优点。如参考图6K说明，去除虚设栅极电极37a而保留硅化物膜(应力施加层)13。因此，从硅化物膜(应力施加层)13施加给半导体基板3在虚设栅极结构A下面的部分的应力不因来自虚设栅极电极37a的抵抗而减弱。结果，来自硅化物膜(应力施加层)13的应力有效地施加给沟道部分ch。
沟槽图案17底部的半导体基板3进一步向下挖而形成凹槽3a，从而沟道部分ch位于深入半导体基板3的表面的位置。结果，沟道部分ch集中接收施加给半导体基板3在硅化物膜(应力施加层)13的深度方向上在硅化物膜(应力施加层)13内的部分的应力。因此，与第一实施例一样，最终的半导体器件1-3构造为使得来自硅化物膜(应力施加层)13的应力有效和集中地施加给沟道部分ch。
<根据第三实施例的半导体器件的制造方法(修改示例)>
图7A至7M的截面图示出了根据前面参考图5描述的第三实施例的修改示例的半导体器件1-3的制造方法的步骤。下面参考这些附图描述根据第三实施例的制造方法的修改示例。
图7A和7B所示的步骤与第三实施例中的那些相同。
图7A所示的第一步骤是以与第一实施例相同的方式在半导体基板的表面层中形成隔离，形成保护膜(未示出)，通过保护膜执行杂质的离子注入以调整阈值电压，并且在离子注入后去除保护膜。
图7B所示的后续步骤是在半导体基板3中的隔离31之间保持的空间中形成沟状凹槽3a，凹槽3a与稍后形成的栅极电极一致。该凹槽3a通过光学光刻或者电子束光刻形成的抗蚀剂图案的掩模由凹槽蚀刻形成在半导体基板3上。附带地，因为凹槽3a的表面层是沟道部分，所以沟道深度，即凹槽3a的深度与第一实施例中说明的沟道深度d2相同。该沟道深度d2与第一实施例中的相同，并且对于稍后形成的硅化物膜(应力施加层)的深度d1应当保持[d2]＜[d1]的关系。
图7C所示的后续步骤是通过CVD或者ALD工艺由高介电常数材料(如前所述)形成栅极绝缘膜5，以覆盖通过下挖半导体基板3的表面形成的凹槽3a的内壁。在该修改示例中，栅极绝缘膜5通过CVD、PVD或ALD工艺用盖膜50覆盖。盖膜50旨在后续步骤中保护栅极绝缘膜5。盖膜50为氮化钛(TiN)膜，约1至10nm厚。
图7D所示的后续步骤是依次用多晶硅或者非晶硅的虚设栅极电极膜37和氮化硅的硬掩模层39覆盖该盖膜50。
图7E所示的后续步骤是通过抗蚀剂图案作为掩模(未示出)在硬掩模层39上执行蚀刻，以图案化硬掩模层39。通过图案化的硬掩模层39在虚设栅极电极膜37上进一步执行蚀刻，使其图案化形成虚设栅极电极37a。虚设栅极电极膜37的蚀刻之后是盖膜50和栅极绝缘膜5的蚀刻，从而使栅极绝缘膜5仅保留在虚设栅极结构A的下面。
图7F至7J所示的后续步骤与第三实施例中说明的图6F至6J所示的相同。
图7F所示的后续步骤是在虚设栅极结构A的侧壁上形成绝缘第一侧壁9-1。执行离子注入，以将杂质(形成源极-漏极扩散层的延伸11e)引入半导体基板3的表面层中。附带地，以与第一实施例相同的方式执行该离子注入，以给pMOS区域和nMOS区域引入不同的杂质。该步骤是根据需要而执行的可选的步骤。
图7G所示的后续步骤是在第一侧壁9-1外面形成绝缘第二侧壁9-2。附带地，在下文第一侧壁9-1和第二侧壁9-2将统称为侧壁9。
然后，执行杂质的离子注入以形成源极-漏极扩散层11，并且执行热处理以激活杂质。附带地，在虚设栅极结构A的图案由凹槽3a的图案错位，并且凹槽3a的底部从虚设栅极结构A暴露的情况下，所希望的是凹槽3a的暴露部分完全以第二侧壁9-2覆盖。
图7H所示的后续步骤是通过硅化工艺在源极-漏极扩散层11的表面上形成金属硅化物膜13作为应力施加层。金属硅化物膜13的金属选自钴(Co)、镍(Ni)和铂(Pt)。该硅化物膜13降低了源极-漏极扩散层11的接触电阻。随着硅化物形成工艺的进行，使得硅化物膜(应力施加层)13在源极-漏极扩散层11的表面或者单晶硅的半导体基板3的表面中在深度方向上生长。因此，重要的是硅化物膜(应力施加层)13在源极-漏极扩散层11的深度内应当向下充分生长到距半导体基板3的表面的深度(d1)，并且凹槽3a具有深度d2，使得[d2]＜[d1]。
图7I所示的后续步骤是形成氧化硅的层间绝缘膜15以将虚设栅极结构A和硅化物膜(应力施加层)13埋在层间绝缘膜15中。
图7J所示的后续步骤是通过CMP工艺抛光层间绝缘膜15的表面，直到虚设栅极结构A的虚设栅极电极37a暴露。
图7K所示的后续步骤是通过采用盖膜50作为停止层的干蚀刻去除多晶硅或者非晶硅的虚设栅极电极37a。这样，能够防止高介电常数材料的栅极绝缘膜5被损坏。
图7L所示的后续步骤是通过对下层引起很少蚀刻损伤的湿蚀刻或者干蚀刻选择性去除盖膜50。因此，该步骤在覆盖半导体基板3和硅化物膜(应力施加层)13的层间绝缘膜15中形成沟槽图案17。沟槽图案17的底部仍覆盖有栅极绝缘膜5，并且该沟槽图案17形成为与凹槽3a完全一致。同样，该沟槽图案17由侧壁9(9-1、9-2)的侧壁限定。
以与第三实施例中参考图6L和6M所说明的相同的方式执行图7M所示的后续步骤。
图7M所示的后续步骤是形成栅极电极7以填充沟槽图案17的内部。此时，隔着栅极绝缘膜5形成栅极电极材料膜，从而填充沟槽图案17的内部。这里，栅极电极材料膜通过CVD、PVD或ALD工艺由用于金属栅极的金属形成。栅极电极材料膜7可以是单层结构或者多层结构。栅极电极材料膜7可以由第一实施例中所述的任何材料形成。接下来的步骤是通过CMP抛光栅极电极材料膜，直到层间绝缘膜15暴露。这样，用剩余的与栅极绝缘膜5接触的栅极电极材料膜在沟槽图案17中形成栅极电极7。
前面刚刚所述的步骤之后可以有形成氧化硅的上层绝缘膜19(如图5所示)以覆盖层间绝缘膜15和栅极电极7的可选的步骤。然后，在上层绝缘膜19和层间绝缘膜15中形成到达硅化物膜(应力施加层)13的连接孔21。此外，形成填充连接孔21的插塞和用于其连接的配线23。
前述步骤制造了前面参考图5描述的半导体器件1-3。半导体器件1-3具有在半导体基板3表面中挖出的凹槽3a中形成的栅极电极7，栅极绝缘膜5围绕栅极电极7。半导体器件1-3还有在深入半导体基板3的表面的位置形成的硅化物膜(应力施加层)13，以覆盖相邻于栅极电极7两侧的源极-漏极扩散层11表面。
上述的制造方法还提供下面的优点。如参考图7K所说明，去除虚设栅极结构37a而保留硅化物膜(应力施加层)13。因此，从硅化物膜(应力施加层)13施加给半导体基板3在虚设栅极电极37a下面部分的应力不因虚设栅极电极37a的抵抗而减弱。结果，来自硅化物膜(应力施加层)13的应力有效地施加给沟道部分ch。
进一步向下挖沟槽图案17底部的半导体基板3以形成凹槽3a，从而沟道部分ch位于深入半导体基板3的表面的位置。结果，沟道部分ch集中接收施加给半导体基板3在硅化物膜(应力施加层)13的深度方向上在硅化物膜(应力施加层)13内的部分的应力。因此，与第一实施例一样，最终的半导体器件1-3构造为使得来自硅化物膜(应力施加层)13的应力有效并集中地施加给沟道部分ch。
根据第三实施例的修改形式，制造方法包括在栅极绝缘膜5上形成盖膜50并且通过采用盖膜50作为蚀刻停止层去除虚设栅极电极37a的步骤。因此，即使在预先形成栅极绝缘膜5的情况下，也能够防止栅极绝缘膜5在去除虚设栅极电极37a时受蚀刻损坏，并且这允许栅极绝缘膜5保持其质量。
附带地，根据第三实施例的修改形式，制造方法包括去除盖膜50的步骤。然而，盖膜50可以保留作为栅极电极的一部分。在此情况下，盖膜50可以保留作为在器件结构的部分中提及的功函数调节层。它可以由适当选择的任何材料形成。
<根据第四实施例的半导体器件的结构>
图8是示出根据本发明第四实施例的半导体器件1-4的主要部分的截面图。该图所示的半导体器件1-4为场效应晶体管型半导体器件。它与上面参考图1说明的根据第一实施例的半导体器件区别在于，半导体基板3形成有源极-漏极扩散层11和硅化物膜13的表面的一部分通过凹槽蚀刻被下挖。它的区别还在于具有应力衬层膜(stress liner film)(应力施加层)53，形成为应力施加层。除了这些区别外，它与根据第一实施例的相同。
与第一实施例一样，半导体器件形成在单晶硅的半导体基板3上。半导体基板3具有通过下挖其表面形成的凹槽3a。在半导体基板3上形成有隔着栅极绝缘膜5填充凹槽3a的栅极电极7。在栅极电极7的两侧形成有绝缘侧壁9。根据第四实施例，半导体基板3相邻于具有侧壁9的栅极电极7两侧的表面通过凹槽蚀刻被下挖，并且在该被下挖的表面侧形成源极-漏极扩散层11。源极-漏极扩散层11的表面覆盖有硅化物膜13。而且，根据第四实施例，硅化物膜13和侧壁9的侧面连续地覆盖有应力衬层膜53。
应力衬层膜53用作给半导体基板3在栅极电极7下面的沟道部分ch施加应力的应力施加层。例如，应力衬层膜53由氮化硅形成。可以选择在nMOS区域中给半导体基板3施加拉应力或者在pMOS区域中给半导体基板3施加压应力的任何材料。同样，应力衬层膜(应力施加层)53形成为具有距半导体基板3的表面足够的深度d1。
如果d1’表示应力衬层膜(应力施加层)53距半导体基板3的表面的深度，并且d2表示埋有栅极绝缘膜5和栅极电极7的凹槽3a的深度(或者沟道部分ch的深度)，则应当保持[d2]＜[d1’]的关系。与第一实施例一样，沟道部分的深度d2应当实验确定，从而给沟道部分ch施加最大的应力。
附带地，根据第四实施例，所希望的是凹槽3a的底部位于应力衬层膜(应力施加层)53的厚度内或者在应力衬层膜(应力施加层)53的表面和深度d1’的位置(背侧)之间。
同样，根据第四实施例，硅化物膜13可以形成为应力施加层，给半导体基板3在栅极电极7下面的沟道部分ch施加应力。这样，应力施加层构造为由硅化物膜13和应力衬层膜53组成的层叠结构的形式。
同样，在此情况下，与第一实施例一样，硅化物膜13由钴(Co)、镍(Ni)和铂(Pt)的硅化物形成。这样成分的硅化物膜13用作给半导体基板3施加拉应力的应力施加层。它可适用于n沟道型场效应晶体管。另一方面，如果硅化物膜13施加压应力，则使用该硅化物膜13的半导体器件1-4适合于p沟道型场效应晶体管。
与第一实施例一样，栅极绝缘膜5和栅极电极7为镶嵌栅极结构，并且栅极电极7具有绝缘侧壁9。在该结构中，覆盖半导体基板3和硅化物膜(应力施加层)13的层间绝缘膜15具有侧壁由侧壁9限定的沟槽图案17。沟槽图案17的底部在通过下挖半导体基板3而形成的凹槽3a的底部。栅极绝缘膜5形成为覆盖沟槽图案17的内壁，并且栅极电极7形成为隔着栅极绝缘膜5填充沟槽图案17。
附带地，半导体器件1-4可以可选地覆盖有上层绝缘膜19。在此情况下，该结构可以修改为使得到达硅化物膜(应力施加层)13的连接孔21形成在上层绝缘膜19和层间绝缘膜15中，并且形成在连接孔21的底部通过硅化物膜(应力施加层)13连接到源极-漏极扩散层11的配线23。
与第一实施例一样，栅极绝缘膜5应当优选由高介电常数(高K)材料形成，以便减少有效的膜厚度而保持物理膜厚度。高介电常数材料为与第一实施例中所采用的相同的材料。
栅极电极7在结构和材料上与第一实施例中的相同。
同样，在如上所述构造的半导体器件1-4中，相邻于与半导体基板3中的栅极绝缘膜5的界面的沟道部分ch形成为应力施加层的厚度内深入半导体基板3的表面，该应力施加层由层叠结构中的硅化物膜13和应力衬层膜53组成。
该构造的结果是，施加给半导体基板3对应于由应力衬层膜53和硅化物膜13组成的应力施加层厚度的部分的应力集中到位于应力施加层的深度方向上的半途的沟道部分ch。因此，前述结构允许从应力施加层施加给沟道部分ch的应力比沟道部分与半导体基板的表面大约在相同高度的现有技术的结构更加有效。
结果，改善了载流子迁移率，而与构成应力施加层的材料浓度无关。而且，这有助于改善半导体器件1-4的性能。
<根据第四实施例的半导体器件的制造方法>
图9A至9J的截面图示出了前面参考图8说明的根据第四实施例的半导体器件1-4的制造方法的步骤。下面参考这些图和根据第一实施例的制造方法的描述采用的截面图来描述根据第四实施例的制造方法。
初始步骤与前面参考图2A至2G说明的第一实施例中的那些相同。
初始步骤的结果如图9A所示。单晶硅的半导体基板3通过形成其表面中的隔离31分隔。形成虚设栅极结构A，该虚设栅极结构A由硬掩模层39、虚设栅极电极膜37和虚设栅极绝缘膜35组成，并通过图案化蚀刻成栅极电极的形状而形成。在虚设栅极结构A的侧面形成由绝缘第一侧壁9-1和外面的第二侧壁9-2组成的侧壁9。在侧壁9的下面形成具有延伸11e的源极-漏极扩散层11。
图9B所示的后续步骤是通过凹槽蚀刻下挖半导体基板3的暴露表面或者源极-漏极扩散层11的暴露表面。因为所下挖的凹槽表面确定了稍后形成的应力衬层膜的深度，所以重要的是在源极-漏极扩散层11的深度内下挖半导体基板3到足够的深度。
图9C所示的后续步骤是通过硅化工艺在源极-漏极扩散层11上形成诸如钴(Co)、镍(Ni)和铂(Pt)的金属的硅化物膜13(作为应力施加层)。该硅化物膜13减少了源极-漏极扩散层11的接触电阻。随着硅化物形成工艺的进行，硅化物膜13也生长在凹槽表面上，这是发生在源极-漏极扩散层11的表面或者单晶硅的半导体基板3的表面上的现象。因此，如此生长的硅化物膜13的表面变为稍后形成的应力衬层膜的深度d1’。
图9D所示的后续步骤是形成应力衬层膜53以将虚设栅极结构A和硅化物膜(应力施加层)13埋在其中。应力衬层膜53对于nMOS区域产生拉应力，而对pMOS区域产生压应力。以下面的方式形成应力衬层膜53。
对于nMOS区域产生拉应力的应力衬层膜53是通过等离子体CVD形成的氮化硅膜。这样的氮化硅膜由供入保持在5至15托的膜形成气氛中的N2气体(500至2000sccm)、NH3气体(500至1500sccm)和SiH4气体(50至300sccm)形成。反应条件是基板温度为200至400℃和RF功率为50至500W。膜形成步骤之后是在400至600℃和5至15托下的He气流(10至20slm)中的UV(紫外线)照射(通过功率为1至10kW的UV灯)。这样，获得了产生约1.2GPa拉应力的氮化硅的应力衬层膜53(约40nm厚)。附带地，应力衬层膜53的厚度和拉应力不限于如上所述。
对于pMOS区域产生压应力的应力衬层膜53是通过等离子体CVD形成的氮化硅膜。这样的氮化硅膜由供入H2气(1000至5000sccm)中的N2气(500至2500sccm)、Ar气(1000至5000sccm)、NH3气(50至200sccm)和三甲基硅烷气(10至50sccm)作为膜形成气氛而形成。反应条件是基板温度为400至600℃，膜形成气氛的压力为1至5托，并且RF功率为50至500W。这样，获得了产生约1.2GPa的压应力的氮化硅的应力衬层膜53(约40nm厚)。附带地，应力衬层膜53的厚度和压应力不限于如上所述。
图9E所示的后续步骤是形成氧化硅的层间绝缘膜15以将虚设栅极结构A埋在其中。
图9F所示的后续步骤是通过CMP工艺抛光层间绝缘膜15的表面，直到虚设栅极结构A的虚设栅极电极37a暴露。
图9G所示的后续步骤是通过干蚀刻去除多晶硅或者非晶硅的虚设栅极电极37a，然后通过湿蚀刻去除氧化硅的虚设栅极绝缘膜35。这样，在去除覆盖半导体基板3的层间绝缘膜15中的虚设栅极结构A后形成沟槽图案17。然后，执行凹槽蚀刻以在沟槽图案17的底部下挖半导体基板3的暴露表面。
如果d1’表示应力衬层膜(应力施加层)53距半导体基板3的表面的深度，并且d2表示凹槽3a的深度(或者沟道部分ch的深度)，则应当保持[d2]＜[d1’]的关系。凹槽3a的沟道深度d2的优化值应当实验确定，从而给MOS晶体管(场效应晶体管)的沟道部分施加最大的应力。
附带地，这里所希望的是，凹槽蚀刻应当执行为使得凹槽3a位于应力衬层膜(应力施加层)53的厚度内或者应力衬层膜(应力施加层)53的表面和深度d1’的位置(背侧)之间。
图9H所示的后续步骤是形成栅极电极材料膜7a以隔着栅极绝缘膜5填充沟槽图案17的内部。所希望的是，栅极绝缘膜5应当由上述的高介电常数材料通过CVD或者ALD工艺形成。然后，形成栅极电极材料膜7a以隔着栅极绝缘膜5填充沟槽图案17的内部。这里，栅极电极材料膜7a由用于金属栅极的金属层通过CVD、PVD或者ALD工艺形成。栅极电极材料膜7a可以是单层结构或者层叠结构。它可以由在描述根据第一实施例的器件的部分中所述的任何材料形成。
图9I所示的后续步骤是通过CMP抛光栅极电极材料膜7a和栅极绝缘膜5，直到层间绝缘膜15暴露。这样，以剩余的栅极电极材料膜7a隔着栅极绝缘膜5在沟槽图案17中形成栅极电极7。
前面刚刚所述的步骤之后可以是形成氧化硅的上层绝缘膜19以覆盖层间绝缘膜15和栅极电极7的可选的步骤，如图9J所示。然后，到达硅化物膜13的连接孔21形成在上层绝缘膜19、层间绝缘膜15和应力衬层膜53中。此外，形成填充连接孔21的插塞和用于其连接的配线23。
前述步骤制造了前面参考图8描述的半导体器件1-4。半导体器件1-4具有形成在半导体基板3的表面中挖出的凹槽3a中的栅极电极7，栅极绝缘膜5围绕栅极电极7。半导体器件1-4还具有形成为深入半导体基板3的表面的应力衬层膜53，以覆盖相邻于栅极电极7两侧的源极-漏极扩散层11上的硅化物膜13表面。
上述制造方法还提供下面的优点。如参考图9G所说明的，去除虚设栅极结构A而保留应力衬层膜(应力施加层)53。因此，从应力衬层膜(应力施加层)53施加给半导体基板3在虚设栅极结构A下面的部分的应力不因来自虚设栅极电极37a的抵抗而减弱。结果，来自应力衬层膜(应力施加层)53的应力有效地施加给沟道部分ch。
去除了虚设栅极结构A的沟槽图案17底部的半导体基板3进一步被下挖，从而沟道部分ch位于深入半导体基板3的表面的位置。结果，沟道部分ch集中接收施加给半导体基板3在应力衬层膜(应力施加层)53的深度方向上在应力衬层膜(应力施加层)53内的部分的应力。因此，最终的半导体器件1-4构造为使得来自应力衬层膜(应力施加层)53的应力有效和集中地施加给沟道部分ch。
上面，已经描述了根据第四实施例的制造方法。它包括这样的步骤，形成沟槽图案17，通过凹槽蚀刻在沟槽图案17的底部下挖半导体基板3，并且在半导体基板3中形成凹槽3a。然而，根据第三实施例的制造方法可以应用于根据第四实施例的半导体器件中，在根据第四实施例的半导体器件中应力衬层膜53用作应力施加层。它包括这样的步骤，通过预先执行凹槽蚀刻在半导体基板3上形成凹槽3a，并且在形成栅极绝缘膜5后形成沟槽图案17。附带地，在此情况下，如参考图6G对第三实施例的说明，该工艺由以下步骤组成，形成源极-漏极扩散层11、下挖源极-漏极扩散层11的表面，以及通过下挖其表面在其上形成绝缘应力衬层膜的应力施加层。
前述工艺使其能够制造沟槽图案17的侧壁的上部分上没有形成栅极绝缘膜的半导体器件。因此，如对第三实施例的说明，由高介电常数材料形成的栅极绝缘膜5在栅极电极7和配线23之间不存在，并且这产生防止器件性能因栅极电极7和配线23之间的寄生电容而变坏的效果。
<根据第五实施例的半导体器件的结构>
图10是示出根据本发明第五实施例的半导体器件1-5的主要部分的截面图。该图所示的半导体器件1-5与图8所示的根据第四实施例的半导体器件区别在于，硅化物膜13没有形成在源极-漏极扩散层11的表面上，而是应力衬层膜53直接形成在源极-漏极扩散层11上。除了这些区别外，它与根据第四实施例的半导体器件相同。
与第四实施例一样，应力衬层膜53用作给半导体基板3在栅极电极7下面的沟道部分ch施加应力的应力施加层。例如，它由氮化硅形成。可以选择在nMOS区域中为半导体基板3施加拉应力或者在pMOS区域中为半导体基板3施加压应力的任何材料。同样，应力衬层膜(应力施加层)53形成为从半导体基板3的表面具有足够的深度d1’。
与第四实施例一样，如果d1’表示应力衬层膜(应力施加层)53距半导体基板3的表面的深度，并且d2表示埋设有栅极绝缘膜5和栅极电极7的凹槽3a的深度(或者沟道部分ch的深度)，则应当保持[d2]＜[d1’]的关系。附带地，与第四实施例一样，所希望的是凹槽3a的底部位于应力衬层膜(应力施加层)53的厚度内或者在应力衬层膜(应力施加层)53的表面和深度d1’的位置(背侧)之间。
根据第五实施例的半导体器件1-5的制造方法除了省略形成硅化物膜13的步骤外与第四实施例的部分中说明的相同。
如上所述构造的半导体器件1-5与根据第四实施例的器件产生相同的效果。如果它在nMOS区域和pMOS区域具有通常采用的钴(Co)、镍(Ni)或铂(Pt)的硅化物膜，则硅化物膜13给半导体基板3施加拉应力。因此，在p沟道型场效应晶体管的情况下，应力衬层膜不能有效施加压应力。然而，根据第五实施例，其中省略了硅化物膜，应力衬层膜53有效地施加压应力。
本申请包含2008年6月30日提交日本专利局的日本优先权专利申请JP2008-169793中公开的相关主题，因此其全部内容一并作为参考。
本领域的技术人员应当理解的是，在权利要求及其等同特征的范围内，根据设计需要和其它因素，可以进行各种修改、结合、部分结合和替换。

Claims (26)

1、一种半导体器件，包括：
栅极电极，形成在半导体基板的表面中挖出的凹槽中，栅极绝缘膜插设在所述栅极电极和所述半导体基板之间；
源极-漏极扩散层，形成在所述半导体基板的相邻于所述栅极电极两侧的表面上；以及
应力施加层，以覆盖所述源极-漏极扩散层的表面的方式形成为深入所述半导体基板的表面。
2、如权利要求1所述的半导体器件，其中沟道部分距所述半导体器件表面的位置浅于所述应力施加层的深度位置。
3、如权利要求1所述的半导体器件，其中所述应力施加层具有生长在所述源极-漏极扩散层表面上的硅化物膜。
4、如权利要求1所述的半导体器件，其中所述应力施加层具有由形成在所述源极-漏极扩散层上的绝缘材料形成的应力衬层膜。
5、如权利要求4所述的半导体器件，其中作为所述应力施加层的构成部分的所述应力衬层膜连续地覆盖从所述源极-漏极扩散层延伸到所述栅极电极侧壁的区域。
6、如权利要求1所述的半导体器件，其中所述应力施加层具有层叠结构，所述层叠结构由生长在所述源极-漏极扩散层表面上的硅化物膜和由绝缘材料形成在所述硅化物膜上的应力衬层膜组成。
7、如权利要求6所述的半导体器件，其中作为所述应力施加层的构成部分的所述应力衬层膜连续地覆盖从所述源极-漏极扩散层延伸到所述栅极电极侧壁的区域。
8、如权利要求1所述的半导体器件，其中
通过下挖，在所述半导体基板和该半导体基板上的绝缘膜中形成沟槽图案，使所述沟槽图案的底部为所述半导体基板，并且
所述栅极电极形成为隔着所述栅极绝缘膜填充所述沟槽图案，所述栅极绝缘膜至少覆盖所述半导体基板的暴露表面。
9、如权利要求8所述的半导体器件，其中所述栅极绝缘膜形成为覆盖所述沟槽图案的包括底部的内壁。
10、如权利要求8所述的半导体器件，其中所述栅极绝缘膜以所述沟槽图案的内壁的上部暴露的方式形成。
11、如权利要求1所述的半导体器件，其中所述栅极绝缘膜包含含有选自铝(Al)、钇(Y)、锆(Zr)、镧(La)、铪(Hf)和钽(Ta)中至少一种的氧化物、氧硅化物、氧氮化物或者氧氮硅化物。
12、如权利要求1所述的半导体器件，其中所述栅极电极具有包括用于调整所述栅极电极的功函数的功函数调节层的层叠结构。
13、如权利要求12所述的半导体器件，其中所述功函数调节层与所述栅极绝缘膜接触。
14、一种制造半导体器件的方法，所述方法包括：
第一步骤，在半导体基板上形成虚设栅极电极，并且在所述半导体基板的在所述虚设栅极电极两侧的表面层中形成源极-漏极扩散层；
第二步骤，在所述源极-漏极扩散层的表面层中在所述源极-漏极扩散层的深度范围内，深入所述半导体基板的表面形成应力施加层；
第三步骤，形成层间绝缘膜以覆盖所述虚设栅极电极和应力施加层，使所述虚设栅极电极从所述层间绝缘膜暴露，并且去除所述虚设栅极电极，由此在所述层间绝缘膜中形成沟槽图案，并且使所述半导体基板暴露；
第四步骤，下挖所述半导体基板的在所述沟槽图案的底部露出的表面；以及
第五步骤，在所述半导体基板的暴露表面中被下挖的所述沟槽图案中，隔着栅极绝缘膜埋设新的栅极电极。
15、如权利要求14所述的制造半导体器件的方法，其中在所述第四步骤中下挖所述半导体基板的深度浅于所述应力施加层的深度位置。
16、如权利要求14所述的制造半导体器件的方法，其中
所述第一步骤是在所述虚设栅极电极的侧面形成侧壁，并在所述虚设栅极电极和所述侧壁的外面形成源极-漏极扩散层，并且
所述第二步骤是在所述侧壁的外面形成所述应力施加层。
17、如权利要求14所述的制造半导体器件的方法，其中所述第二步骤是形成硅化物膜的所述应力施加层作为所述应力施加层。
18、如权利要求14所述的制造半导体器件的方法，其中所述第二步骤是下挖所述源极-漏极扩散层的表面，然后在所述源极-漏极扩散层上形成绝缘应力衬层膜的所述应力施加层。
19、一种制造半导体器件的方法，所述方法包括：
第一步骤，下挖半导体基板的表面，由此形成凹槽；
第二步骤，在所述凹槽中形成虚设栅极电极，并且在所述半导体基板的在所述虚设栅极电极两侧的表面层中形成源极-漏极扩散层；
第三步骤，在所述源极-漏极扩散层的表面层中在所述源极-漏极扩散层的深度范围内，深入所述半导体基板的表面形成应力施加层；
第四步骤，形成层间绝缘膜以覆盖所述虚设栅极电极和应力施加层，使所述虚设栅极电极从所述层间绝缘膜暴露，并且去除所述虚设栅极电极，由此形成与所述半导体基板的凹槽重叠的沟槽图案；以及
第五步骤，在所述半导体基板的包括所述凹槽的所述沟槽图案中隔着栅极绝缘膜埋设新的栅极电极。
20、如权利要求19所述的制造半导体器件的方法，其中在所述第三步骤中形成的所述应力施加层深于所述凹槽的深度位置。
21、如权利要求19所述的制造半导体器件的方法，其中
所述第二步骤是在所述虚设栅极电极的两侧形成侧壁，并且在所述虚设栅极电极和所述侧壁的外面形成所述源极-漏极扩散层，以及
所述第三步骤是在所述侧壁的外面形成所述应力施加层。
22、如权利要求19所述的制造半导体器件的方法，其中所述第三步骤形成硅化物膜的所述应力施加层作为所述应力施加层。
23、如权利要求19所述的制造半导体器件的方法，其中所述第三步骤是下挖所述源极-漏极扩散层的表面，然后在所述源极-漏极扩散层上形成绝缘应力衬层膜的所述应力施加层。
24、如权利要求19所述的制造半导体器件的方法，其中
所述第二步骤是隔着所述栅极绝缘膜形成所述虚设栅极电极，并且
所述第五步骤是在所述第二步骤中形成的所述栅极绝缘膜上形成新的栅极电极。
25、如权利要求24所述的制造半导体器件的方法，其中
所述第二步骤在所述栅极绝缘膜和所述虚设栅极电极之间形成盖膜，并且
所述第四步骤采用所述盖膜作为停止层执行蚀刻来去除所述虚设栅极电极。
26、如权利要求25所述的制造半导体器件的方法，其中所述第四步骤在所述栅极绝缘膜上保留所述盖膜作为用于调整所述栅极电极的功函数的功函数调节层。
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