JP2007214481A - 半導体装置 - Google Patents
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Abstract
【課題】 キャリア移動度を向上しつつトランジスタ特性の劣化を抑制した半導体装置を提供する。
【解決手段】 シリコン基板100上にゲート絶縁膜103を介してゲート電極104を有し、ゲート電極104の側面に第一の側壁絶縁膜105を有し、第一の側壁絶縁膜105の側面に第二の側壁絶縁膜106を有し、第二の側壁絶縁膜106の下方に第一のソース/ドレイン層108を有し、第二の側壁絶縁膜106の外側に第一のソース/ドレイン層108と接し、かつシリコンゲルマニウムを含有し、表層部にゲルマニウム層110を有する第二のソース/ドレイン層111を有し、第二のソース/ドレイン層111のゲルマニウム層110上にジャーマナイド層113を有する。
【選択図】図1
【解決手段】 シリコン基板100上にゲート絶縁膜103を介してゲート電極104を有し、ゲート電極104の側面に第一の側壁絶縁膜105を有し、第一の側壁絶縁膜105の側面に第二の側壁絶縁膜106を有し、第二の側壁絶縁膜106の下方に第一のソース/ドレイン層108を有し、第二の側壁絶縁膜106の外側に第一のソース/ドレイン層108と接し、かつシリコンゲルマニウムを含有し、表層部にゲルマニウム層110を有する第二のソース/ドレイン層111を有し、第二のソース/ドレイン層111のゲルマニウム層110上にジャーマナイド層113を有する。
【選択図】図1
Description
本発明は、半導体装置、特にMISFET(Metal Insulator Semiconductor Field Effect Transistor)に関する。
近年、半導体装置の微細化に伴って、MISFETの高速化について注目が集められている。例えば、CMOSFET(Complementally MOS Field Effect Transistor)では、pチャネルMOSFET(pMOS)のチャネル領域のキャリア(ホール)移動度が、nチャネルMOSFET(nMOS)のチャネル領域のキャリア(電子)移動度より遅いため、pMOSを高速化させることが望まれている。
これに対し、pMOSにおいて、ソース/ドレイン層に、シリコンとシリコンよりも原子半径の大きいゲルマニウムとの化合物であるシリコンゲルマニウムを使用することにより、チャネル領域に圧縮応力を与え、キャリア移動度を向上させること、さらに、シリコンゲルマニウムのソース/ドレイン層上に、シリサイド膜を形成することによって、ソース/ドレイン層の低抵抗化を図ることが知られている(例えば、非特許文献1参照。)。
しかしながら、この従来技術では、ソース/ドレイン層にシリサイド膜を形成する場合、シリコンゲルマニウムとシリサイド膜とは親和性が悪いため、接合リーク電流の増大又はコンタクト不良を引き起こしてしまう恐れがある。つまり、シリコンゲルマニウム上に例えばニッケルシリサイド膜を形成した場合、それらの間にNiSiGeの3元化合物が形成されるが、この化合物は熱的に不安定であるために、Niの凝集や表面モホロジーの劣化が起こり、接合リーク電流が増大し、また化合物とニッケルシリサイド膜との界面等でコンタクト抵抗のばらつきが増大し、トランジスタ特性が劣化するという問題が生じる場合がある。
P. R. Chidambaram et. al.; "35% Drive Current Improvement from Recessed-SiGe Drain Extension on 37nm Gate Length PMOS", 2004 Symposium on VLSI Technology Digest of Technical Papers, pp. 48-49.
P. R. Chidambaram et. al.; "35% Drive Current Improvement from Recessed-SiGe Drain Extension on 37nm Gate Length PMOS", 2004 Symposium on VLSI Technology Digest of Technical Papers, pp. 48-49.
本発明は、上記問題点を解決するためになされたもので、キャリア移動度を向上しつつ、トランジスタ特性の劣化を抑制した半導体装置を提供することを目的とする。
上記目的を達成するために、本発明の一態様の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側に形成され、シリコンゲルマニウムを含有し、表層部にゲルマニウム層を有するソース/ドレイン層と、前記ソース/ドレイン層の前記ゲルマニウム層上に形成されたジャーマナイド層を備えたことを特徴とする。
また、本発明の別の一態様の半導体装置は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に形成された第一の側壁絶縁膜と、前記第一の側壁絶縁膜の側面に形成された第二の側壁絶縁膜と、前記第二の側壁絶縁膜の下方に形成された第一のソース/ドレイン層と、前記第二の側壁絶縁膜の外側に前記第一のソース/ドレイン層と接して形成され、かつシリコンゲルマニウムを含有し、表層部にゲルマニウム層を有する第二のソース/ドレイン層と、前記第二のソース/ドレイン層の前記ゲルマニウム層上に形成されたジャーマナイド層を備えたことを特徴とする。
本発明によれば、キャリア移動度を向上しつつトランジスタ特性の劣化を抑制した半導体装置を提供することができる。
以下、本発明の実施形態に係る半導体層装置およびその製造方法について図面を参照して説明する。
まず、図1を参照して、本発明の実施例1に係る半導体装置の構成を説明する。図1は、CMOSFETのpMOSとして機能する本実施例に係る半導体装置を示す断面図である。
図1に示すように、本実施例に係る半導体装置は、単結晶シリコン基板(半導体基板)100に素子分離101が設けられ、この素子分離101で区画された素子形成領域100aに、n型不純物イオンを有するn型ウェル領域102が形成されている。シリコン基板100のn型ウェル領域102上にはゲート絶縁膜103を介してゲート電極104が形成されている。ゲート電極104の側面には第一の側壁絶縁膜105が形成され、第一の側壁絶縁膜105の側面には第二の側壁絶縁膜106が形成されている。
また、第二の側壁絶縁膜106の下方のn型ウェル領域102上には半導体層107が形成されており、さらにこの半導体層107にはp型不純物イオンが注入されたエクステンション層である第一のソース/ドレイン層108が形成されている。ここで、半導体層107は、チャネル領域に圧縮応力を与えてキャリアの移動度を高めるため、シリコンゲルマニウムを含む半導体層であることが好ましい。また、第一のソース/ドレイン層108は、実効的な接合深さを浅くして短チャネル効果を抑制するため、その表面がチャネルの移動するシリコン基板100表面よりも上方に位置する、いわゆるエレベーテッド構造となるように形成されていることが好ましい。
第二の側壁絶縁膜106の両側(外側)のn型ウェル領域102上には、シリコンゲルマニウム層109が形成されており、シリコンゲルマニウム層109上にはゲルマニウム層110が形成されている。さらに、このシリコンゲルマニウム層109及びゲルマニウム層110には、p型不純物イオンが注入された第二のソース/ドレイン層111が形成されている。このように、第二のソース/ドレイン層111にシリコンゲルマニウムを含有することにより、チャネル領域に圧縮応力を与えてキャリアの移動度を高めることができる。またここで、第一のソース/ドレイン層108と同様に、短チャネル効果の抑制を図るため、第二のソース/ドレイン層111は、その表面がシリコン基板100の表面の高さよりも高い位置に形成されるエレベーテッド構造となるように形成されることが好ましい。
また、ゲート電極104、第二のソース/ドレイン層111の低抵抗化を図るため、ゲート電極104上部にはシリサイド層112、第二のソース/ドレイン層111のゲルマニウム層110上にはジャーマナイド層113が形成されている。このジャーマナイト層113は、第二のソース/ドレイン層111のゲルマニウム層110上に、例えば、ニッケル(Ni)、コバルト(Co)あるいはチタン(Ti)、イリジウム(Ir)、白金(Pt)のような高融点金属膜を形成した後、熱処理を行って、第二のソース/ドレイン層111のゲルマニウム層110と高融点金属膜とを反応させることにより形成され、Siを含まない、NiGe、CoGe、TiGe、IrGe、PtGe等の2元化合物で構成される。
さらに、素子分離101、ゲート電極104、側壁絶縁膜105、106及びジャーマナイド層113上には、バリア絶縁膜114が形成され、バリア絶縁膜114上には層間絶縁層115が形成されている。また、層間絶縁層115上には配線層116が形成され、コンタクトプラグ117を介してジャーマナイド層113と電気的に接続されている。
次に、図2乃至図4を参照して、上述した本実施例に係る半導体装置の製造方法を説明する。図2乃至図4は、本実施例に係る半導体装置の製造方法を示す工程断面図である。
はじめに、図2(a)に示すように、シリコン基板等の半導体基板100に素子分離101を形成する。素子分離101は、リソグラフィー法によりシリコン基板100に浅い溝を形成して、その溝を絶縁膜、例えば、CVD(Chemical vapor deposition)法で形成した酸化シリコン膜(SiO2膜)で埋めた、いわゆるSTI(shallow trench isolation)を使用することができる。さらに、シリコン基板100の素子形成領域100aに、n型不純物イオン注入し、熱処理を施してn型ウェル領域102を形成する。そして、シリコン基板100上及び素子分離101上に、CVD法等を用いて、例えば、SiO2膜若しくは酸窒化シリコン膜(SiON膜)等を材料とするゲート絶縁膜103を形成する。ゲート絶縁膜103上に、ゲート電極104となる導電性材料膜、例えば、リン(P)又はホウ素(B)を高濃度に添加した多結晶シリコン膜を堆積する。さらに、多結晶シリコン膜上に、例えば、CVD法で形成したSiO2膜等の酸化膜118を堆積する。
次に、図2(b)に示すように、酸化膜118にゲート電極パターンをリソグラフィー及びエッチングによって加工した後、この酸化膜118をマスクとして多結晶シリコン膜をエッチングしてゲート電極104を形成し、さらにゲート電極104下部以外のゲート絶縁膜103をエッチング除去する。
次に、図2(c)に示したように、CVD法等により、例えば膜厚10nmの窒化シリコン膜(SiN膜)を、素子分離101上、シリコン基板100上及びゲート電極104上に形成する。そして、ゲート電極104上及びシリコン基板100上等に形成された窒化シリコン膜を異方性エッチングすることにより、ゲート電極104の側面に第一の側壁絶縁膜105を形成する。さらに、ゲート電極104及び第一の側壁絶縁膜105をマスクにしてシリコン基板100表面部をエッチング除去し、ソース/ドレイン・エクステンション層となる第一のソース/ドレイン層108用の浅い溝119を形成する。
次に、図3(a)に示したように、溝119上に半導体層107、例えばシリコンゲルマニウム層を選択エピタキシャル成長させる。このシリコンゲルマニウム層107の選択エピタキシャル成長は、キャリアガスである水素(H2)に塩化水素(HCl)を、例えば、0.4%から0.5%程度添加し、ジクロルシラン(SiH2Cl2)とモノゲルマン(GeH4)の混合ガスを原料として、例えば、650℃から750℃の温度で行うことができる。SiH2Cl2に対するGeH4のガス流量は、例えば、2%から5%とすることができる。このガス流量比を変えることによって、シリコンゲルマニウム層107中のゲルマニウム濃度を所望の値に制御することがでる。本実施例では、このシリコンゲルマニウム層107中のゲルマニウム濃度は、ゲルマニウムを含有することによりチャネル領域に圧縮応力を与えキャリア移動度を効果的に向上するために、また一方でゲルマニウムを過剰に含有することによる結晶欠陥発生の影響を抑制するため、例えば10at%から30at%の範囲とする。また、シリコンゲルマニウム層107の厚さは、ゲート長に依存して変えることができる。ゲート長が、例えば、70nmの場合、シリコンゲルマニウム層107の厚みを、例えば、35nmから40nmとすることができるが、この値より厚くして、チャネル領域に与える圧縮応力を大きくすることもできる。
本実施例に係る半導体装置では、このシリコンゲルマニウム層107の表面の高さは、チャネル領域のシリコン基板100の表面よりも高くする。例えば、シリコンゲルマニウム層107形成のための溝119の深さを30nmとし、シリコンゲルマニウム層107の膜厚を40nmとする。このようにシリコンゲルマニウム層107をエレベーテッド構造とすることによって、シリコンゲルマニウム層107を厚く形成して圧縮応力を向上することができる。また一方で、後述する第一のソース/ドレイン層108の実効的な接合深さを浅くすることができ、平坦構造よりも、短チャネル効果を抑制することが可能となる。
その後、シリコンゲルマニウム層107に、例えば不純物イオンを注入することにより、第一のソース/ドレイン層108を形成する。シリコンゲルマニウム層107中に注入する不純物としては、例えば、ホウ素(B)を使用することができる。ここでイオン注入により第一のソース/ドレイン層108を形成する場合、注入エネルギーを調節することによって接合深さを制御できる。例えば、図3(a)に示したように、第一のソース/ドレイン層108の接合深さをシリコンゲルマニウム層107の厚さよりも浅くすることができる。さらに、シリコンゲルマニウム層107中のホウ素(B)の拡散は、シリコン基板中よりも抑制されるため、第一のソース/ドレイン層108の接合深さを浅くして短チャネル効果を抑止するためには好都合である。
次に、図3(b)に示したように、CVD法等によりゲート電極104上及びシリコンゲルマニウム層107上に、第二の側壁絶縁膜106となる、例えば膜厚20〜30nmのSiN膜若しくはSiO2膜を堆積する。その後、異方性エッチングによりゲート電極104上及びシリコンゲルマニウム層107上のこの絶縁膜を除去して、ゲート電極104の側面にだけ絶縁膜を残し、第二の側壁絶縁膜106を形成する。
さらに、ゲート電極104及び第二の側壁絶縁膜106をマスクとして、露出したシリコンゲルマニウム層107をエッチングして、第二のソース/ドレイン層111を形成するための溝120を形成する。この溝120の深さは、例えばシリコンゲルマニウム層107を除去する深さとすることができる。なお、このエッチング時には、ゲート電極104の上面は酸化膜118により覆われているため、ゲート電極104がエッチングされることはない。このようにして、第二の側壁絶縁膜106の下にだけ、シリコンゲルマニウム層107が残され、第二の側壁絶縁膜106の下に第一のソース/ドレイン層108が形成された構造にする。 次に、図3(c)に示したように、溝120にシリコンゲルマニウム層109及びゲルマニウム層110を順次選択エピタキシャル成長させる。シリコンゲルマニウム層109の選択エピタキシャル成長は、上述のシリコンゲルマニウム層107の選択エピタキシャル成長と同様に、キャリアガスであるH2ガスに微量のHClを添加し、モノシラン(SiH4)を原料ガスとして行うことができる。またゲルマニウム層110は、シリコンゲルマニウム層109を成長させた後、シリコンゲルマニウム層109の選択エピタキシャル成長時のガス流量比、すなわちSiH2Cl2に対するGeH4のガス流量を大きく上昇させて、シリコンゲルマニウム層109上に選択エピタキシャル成長させる。このとき、例えば、シリコンゲルマニウム層109のゲルマニウム濃度が10at%〜30at%、ゲルマニウム層110のゲルマニウム濃度が約100at%となるように成長させる。シリコンゲルマニウム層109及びゲルマニウム層110の全体の厚さは、この後の工程でここに形成する第二のソース/ドレイン層111をエレベーテッド構造とするために、溝120の深さ、すなわち、シリコンゲルマニウム層107の厚さより厚くする。このようにして、第二のソース/ドレイン層111をエレベーテッド構造とすれば、第二のソース/ドレイン層111の実効的な接合深さを浅くして、短チャネル効果を抑制することができる。
さらに、第二の側壁絶縁膜106の両側に第二のソース/ドレイン層111を形成するために、ゲート電極104及び第二の側壁絶縁膜106をマスクとして、例えば、ホウ素(B)イオンを、シリコンゲルマニウム層109及びゲルマニウム層110に注入する。第二のソース/ドレイン層111のイオン注入条件は、第一のソース/ドレイン層108のイオン注入より、高エネルギーで高濃度である。これにより、ソース/ドレイン・エクステンション層である第一のソース/ドレイン層108の接合深さよりも、第二のソース/ドレイン層111を深く形成することができる。ここでは、第二のソース/ドレイン層111は、第一のソース/ドレイン層108と接するように形成し、またシリコンゲルマニウム層109よりも深く形成してもよい。なお本実施例では、図3(b)及び図3(c)に示したように、第二の側壁絶縁膜106の外側の露出したシリコンゲルマニウム層107をエッチングして溝120を形成後、溝120にシリコンゲルマニウム層109を形成しているが、本実施例のように半導体層107にシリコンゲルマニウム層を用いる場合であれば、シリコンゲルマニウム層107をエッチングせずにそのまま残置させておいてもよい。この場合、残置させた第二の側壁絶縁膜106の外側のシリコンゲルマニウム層107上にゲルマニウム層110を形成することができ、さらにこの第二の側壁絶縁膜106の外側のシリコンゲルマニウム層107及びゲルマニウム層110に第二のソース/ドレイン層111を形成することができる。
次に、図4(a)に示したように、ゲート電極104上の酸化膜118を、例えば、ウェット・エッチングにより除去し、ゲート電極104の多結晶シリコン層表面を露出した後、ゲート電極104上にシリサイド層112、第二のソース/ドレイン層111上にジャーマナイド層113を形成する。すなわち、ゲート電極104上、第二のソース/ドレイン層111上に金属膜(図示せず)を、例えば、スパッタリングにより堆積した後、熱処理を行って、ゲート電極104表面の多結晶シリコン層と金属膜とを反応させゲート電極104上にシリサイド層112を形成し、第二のソース/ドレイン層111表層部のゲルマニウム層110と金属膜とを反応させて第二のソース/ドレイン層111上にジャーマナイド層113を形成する。このとき、第二のソース/ドレイン層111は、ジャーマナイド層113との界面においてゲルマニウム層110を有している。また、金属膜の金属材料としては、例えば、ニッケル(Ni)、コバルト(Co)あるいはチタン(Ti)、イリジウム(Ir)、白金(Pt)のような高融点金属を使用することができる。その後、シリサイド層112及びジャーマナイド層113以外の未反応の金属膜を除去する。次に、図4(b)に示したように、バリア絶縁膜114を全面に堆積した後、バリア絶縁膜114上に層間絶縁層115を堆積し、例えば、CMP(Chemical Mechanical Polishing)により平坦化する。さらに、層間絶縁層115に第二のソース/ドレイン層111に達するコンタクトホールを形成した後、コンタクトホール内に導電性材料を埋め込みコンタクトプラグ117を形成し、層間絶縁層115上にコンタクトプラグ117に接続する配線層116を形成する。その後、多層配線等の半導体装置に必要な工程を行って、本実施例に係る半導体装置を製造することができる。
本実施例に係る半導体装置によれば、ソース/ドレイン層108、111に、シリコンとシリコンよりも原子半径の大きいゲルマニウムとの化合物であるシリコンゲルマニウムを含有することにより、チャネル領域に圧縮応力を与え、キャリア移動度を向上することができる。
また、従来技術では、シリコンゲルマニウムを使用したソース/ドレイン層の低抵抗化を図るためにソース/ドレイン層上にシリサイド層を形成するが、ソース/ドレイン層のシリコンゲルマニウムにシリサイド層が直接接触することで熱的に不安定な化合物が生成され、トランジスタ特性の劣化を引き起こす場合がある。また、シリコンゲルマニウムのソース/ドレイン層の表層を一定の厚さのシリコン層で構成し、そのシリコン層にのみシリサイド層を形成してシリコンゲルマニウムとシリサイド層の反応による化合物の生成を抑えたとしても、シリコン層とシリサイド層とのコンタクト抵抗が高くなるために、トランジスタ特性の劣化の改善が不十分となる恐れがある。
これに対し、本実施例に係る半導体装置は、ソース/ドレイン層108、111の低抵抗化を図るために、シリコンゲルマニウムを使用した第二のソース/ドレイン層111の表層を一定の厚さのゲルマニウム層110で構成し、さらにシリコンゲルマニウム層109に達しないようにゲルマニウム層110上にジャーマナイド層113を設けているため、第二のソース/ドレイン層111のシリコンゲルマニウム層109とジャーマナイド層113が直接接触することがなく熱的に不安定な化合物が生成されないため、トランジスタ特性の劣化を防止することができる。さらに、ゲルマニウム層110とジャーマナイド層113とのコンタクト抵抗は、シリコン層とシリサイド層とのコンタクト抵抗よりも低いため、トランジスタ特性の劣化を効果的に抑制することができる。
従って、本実施例に係る半導体装置によれば、チャネル領域に圧縮応力を与え、キャリア移動度を向上するとともに、ソース/ドレイン層上において熱的に不安定な化合物を生成せずに、ソース/ドレイン層の抵抗を低減することができ、トランジスタ特性の劣化を抑えることができる。
(実施例1の変形例1)
図5は、上記実施例1の変形例1に係る半導体装置の断面図である。
図5は、上記実施例1の変形例1に係る半導体装置の断面図である。
本変形例に係る半導体装置は、ソース/ドレイン・エクステンション層である第一のソース/ドレイン層108の厚みが、第二の側壁絶縁膜106の下方の半導体層107の厚みと同じである点で上記実施例1に係る半導体装置と異なる。従って以下、本変形例に係る半導体装置の説明においては、実施例1に係る半導体装置の構成及び製造方法と同様の部分については同一符号を付して詳細な説明を省略する。
すなわち、本変形例に係る半導体装置の第一のソース/ドレイン層108は、半導体層107としてのシリコンゲルマニウム層の選択エピタキシャル成長時に、例えば、ホウ素(B)を同時にドープすることによって形成される。従って、図5に示すように、第一のソース/ドレイン層108の厚みは、シリコンゲルマニウム層107の厚みと同じ厚みとなる。
本変形例の半導体装置によれば、実施例1と同様に、チャネル領域に圧縮応力を与え、キャリア移動度を向上するとともに、ソース/ドレイン層上において熱的に不安定な化合物を生成せずに、ソース/ドレイン層の抵抗を低減することができ、トランジスタ特性の劣化を抑えることができる。
また、本変形例に係る半導体装置の製造においては、実施例1に係る半導体装置の製造における半導体層107へのイオン注入工程を省略することができる。
なお、本変形例では、半導体層107の選択エピタキシャル成長時にホウ素(B)を同時にドープして第一のソース/ドレイン層108を形成しているが、第二のソース/ドレイン層111も同様に、シリコンゲルマニウム層109とゲルマニウム層110の選択エピタキシャル成長時にホウ素(B)を同時にドープすることによって形成してもよい。
(実施例1の変形例2)
図6は、上記実施例1の変形例2に係る半導体装置の断面図である。
図6は、上記実施例1の変形例2に係る半導体装置の断面図である。
本変形例に係る半導体装置では、第二のソース/ドレイン層111上に形成されたジャーマナイド層113が、ソース/ドレイン・エクステンション層である第一のソース/ドレイン層108に接している点で上記実施例1に係る半導体装置と異なる。従って以下、本変形例に係る半導体装置の説明においては、実施例1に係る半導体装置の構成及び製造方法と同様の部分については同一の符号を付して詳細な説明を省略する。
すなわち、図6に示すように、本変形例に係る半導体装置では、第二のソース/ドレイン層111上に金属膜を形成した後、熱処理を施してジャーマナイド層113を形成する際、ジャーマナイド層113が第二のソース/ドレイン層111に隣接して形成された第一のソース/ドレイン層108に接する位置まで形成されている。なお、本変形例に係る半導体装置においても、第二のソース/ドレイン層111は、ジャーマナイド層113との界面においてゲルマニウム層110を有している。
また本変形例では、ジャーマナイド層113と半導体層107の界面において、熱的に不安定なNiSiGeの3元化合物が形成されないようにするため、半導体層107のジャーマナイド層113との接触部には、ゲルマニウム層210を有している。
本変形例に係る半導体装置によれば、実施例1に係る半導体装置と同様に、チャネル領域に圧縮応力を与え、キャリア移動度を向上するとともに、ソース/ドレイン層上において熱的に不安定な化合物を生成せずに、ソース/ドレイン層の抵抗を低減することができ、トランジスタ特性の劣化を抑えることができる。
次に、図7を参照して、実施例2に係る半導体装置の構成について説明する。図7は、本実施例に係る半導体装置の断面図である。
本実施例に係る半導体装置は、実施例1に係る半導体装置と、ゲート電極104側面の第二の側壁絶縁膜106両側のシリコンゲルマニウム層109とゲルマニウム層110の間に遷移層121を有する点で異なる。従って以下、本実施例の説明においては、上述の実施例1に係る半導体装置の構成及び製造方法と同様の部分については同一符号を付して詳細な説明を省略する。
すなわち、図7に示すように、本実施例に係る半導体装置は、第二の側壁絶縁膜106の両側のシリコン基板100上には、シリコンゲルマニウム層109が形成されており、さらにシリコンゲルマニウム層109上には遷移層121、遷移層121上にはゲルマニウム層110が形成されている。ここで、シリコンゲルマニウム層109及びゲルマニウム層110に含有されたゲルマニウム濃度は、それぞれ10〜30at%及び約100at%である。また遷移層121は、シリコンゲルマニウム層からなり、シリコンゲルマニウム層109との界面においてゲルマニウム濃度が約30at%で、上方に向かうにつれてゲルマニウム濃度が高くなり、ゲルマニウム層110との界面においてゲルマニウム濃度が約100at%となっている。
また、このシリコンゲルマニウム層109、遷移層121及びゲルマニウム層110には、不純物イオンが注入された第二のソース/ドレイン層111が形成され、ゲルマニウム層110上には、第二のソース/ドレイン層111の抵抗を低減するため、ジャーマナイド層113が形成されている。
次に、本実施例に係る半導体装置のシリコンゲルマニウム層109及び遷移層121及びゲルマニウム層110の形成方法を説明する。
まず、実施例1に係る半導体装置の製造方法と同様に、シリコン基板100上にゲート電極104、第一のソース/ドレイン層108等を形成した後、ゲート電極104側面に形成された第二の側壁絶縁膜106の両側のシリコン基板100に溝120を形成する。
次に、溝120にシリコンゲルマニウム層109を選択エピタキシャル成長させる。このとき、シリコンゲルマニウム層109は、実施例1と同様に、キャリアガスである水素(H2)に塩化水素(HCl)を添加し、ジクロルシラン(SiH2Cl2)とモノゲルマン(GeH4)の混合ガスを原料として、加熱することで成長させることができる。SiH2Cl2に対するGeH4のガス流量は、例えば、2%から5%とすることができる。
さらに、シリコンゲルマニウム層109を選択エピタキシャル成長させた後、SiH2Cl2に対するGeH4のガス流量比を徐々に上昇させて、ゲルマニウム濃度を徐々に上昇させながら、シリコンゲルマニウムによって構成される遷移層121を連続的に選択エピタキシャル成長させる。このとき、遷移層121のゲルマニウム濃度が30at%〜約100at%の濃度勾配となるように調節する。
さらに、SiH2Cl2に対するGeH4のガス流量比を上昇させて、ゲルマニウム濃度が約100at%となるゲルマニウム層110を、例えば30nm程度の厚みになるよう連続的にエピタキシャル成長させる。
以上のようにして、本実施例に係る半導体装置のシリコンゲルマニウム層109、遷移層121及びゲルマニウム層110を順に形成することができる。
本実施例に係る半導体装置によれば、実施例1に係る半導体装置と同様に、ソース/ドレイン層108、111にシリコンゲルマニウムを含有させて、チャネル領域に圧縮応力を与え、キャリア移動度を向上するとともに、シリコンゲルマニウム層上にゲルマニウム層を形成し、このゲルマニウム層上に高融点金属膜を形成してジャーマナイド層を形成することにより、ソース/ドレイン層上において熱的に不安定な化合物が生成されないためトランジスタ特性の劣化を抑えることができ、さらにはソース/ドレイン層の抵抗を低減することができる。
また、実施例1に係る半導体装置の製造における、第二のソース/ドレイン層111が形成されるシリコンゲルマニウム層109及びゲルマニウム層110の成長工程では、SiH2Cl2に対するGeH4のガス流量比を急激に変化させてシリコンゲルマニウム層109上にゲルマニウム層110を成長させる必要がある。これに対し、本実施例に係る半導体装置の製造における、第二のソース/ドレイン層111が形成されるシリコンゲルマニウム層109、遷移層121及びゲルマニウム層110の成長工程では、SiH2Cl2に対するGeH4のガス流量比を徐々に上昇させつつ、連続的にシリコンゲルマニウム層109上に遷移層121、遷移層121上にゲルマニウム層110を成長させることで形成できるため、製造が簡易である。
また本発明は、上述の各実施例あるいは変形例に限定されるものではなく、発明の要旨を変更しない範囲で、種々、変更し、実施することは可能である。
例えば、上述の各実施例あるいは各変形例に係る半導体装置では、第一のソース/ドレイン層108の表面又は第二のソース/ドレイン層111の表面が、シリコン基板100の表面よりも上方に位置しているが、シリコン基板100の表面と同じ高さあるいは下方に位置してもよい。
また、上述の各実施例あるいは各変形例に係る半導体装置では、半導体層107にシリコンゲルマニウム層を使用しているが、例えば他の材料としてシリコン層を使用することも可能である。
また、上述の各実施例あるいは各変形例に係る半導体装置の第二のソース/ドレイン層111では、シリコンゲルマニウム層109又は遷移層121上に直接ゲルマニウム層110を形成しているが、シリコンゲルマニウム層109又は遷移層121上に、例えばシリコン層を介在させてゲルマニウム層110を形成してもよい。
100 半導体基板
103 ゲート絶縁膜
104 ゲート電極
105 第一の側壁絶縁膜
106 第二の側壁絶縁膜
107 半導体層(シリコンゲルマニウム層)
108 第一のソース/ドレイン層
109 シリコンゲルマニウム層
110 210 ゲルマニウム層
111 第二のソース/ドレイン層
113 ジャーマナイド層
121 遷移層
103 ゲート絶縁膜
104 ゲート電極
105 第一の側壁絶縁膜
106 第二の側壁絶縁膜
107 半導体層(シリコンゲルマニウム層)
108 第一のソース/ドレイン層
109 シリコンゲルマニウム層
110 210 ゲルマニウム層
111 第二のソース/ドレイン層
113 ジャーマナイド層
121 遷移層
Claims (5)
- 半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側に形成され、シリコンゲルマニウムを含有し、表層部にゲルマニウム層を有するソース/ドレイン層と、
前記ソース/ドレイン層の前記ゲルマニウム層上に形成されたジャーマナイド層と、
を備えたことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に形成された第一の側壁絶縁膜と、
前記第一の側壁絶縁膜の側面に形成された第二の側壁絶縁膜と、
前記第二の側壁絶縁膜の下方に形成された第一のソース/ドレイン層と、
前記第二の側壁絶縁膜の外側に前記第一のソース/ドレイン層と接して形成され、かつシリコンゲルマニウムを含有し、表層部にゲルマニウム層を有する第二のソース/ドレイン層と、
前記第二のソース/ドレイン層の前記ゲルマニウム層上に形成されたジャーマナイド層と、
を備えたことを特徴とする半導体装置。 - 前記第一のソース/ドレイン層は、シリコンゲルマニウムを含有することを特徴とする請求項2記載の半導体装置。
- 前記シリコンゲルマニウムのゲルマニウム濃度は10at%以上であることを特徴とする請求項1乃至3のいずれか一項記載の半導体装置。
- 前記第一のソース/ドレイン層の表面又は前記第二のソース/ドレイン層の表面は、前記半導体基板の表面よりも上方に位置することを特徴とする請求項2乃至4のいずれか一項記載の半導体装置。
Priority Applications (3)
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011044706A (ja) * | 2009-07-28 | 2011-03-03 | Taiwan Semiconductor Manufacturing Co Ltd | 高ゲルマニウム濃度のSiGeストレッサの形成方法 |
WO2011033623A1 (ja) * | 2009-09-16 | 2011-03-24 | 株式会社 東芝 | 半導体装置及びその製造方法 |
JP2014501452A (ja) * | 2010-12-21 | 2014-01-20 | インテル・コーポレーション | トレンチを介した選択的ゲルマニウムpコンタクトメタライゼーション |
WO2014185086A1 (ja) * | 2013-05-14 | 2014-11-20 | 独立行政法人産業技術総合研究所 | 電界効果型半導体装置及びその製造方法 |
US8994104B2 (en) | 1999-09-28 | 2015-03-31 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US9484432B2 (en) | 2010-12-21 | 2016-11-01 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
WO2018190828A1 (en) * | 2017-04-12 | 2018-10-18 | Intel Corporation | Semiconducting oxide device source and drain contacts |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE602006019940D1 (de) * | 2006-03-06 | 2011-03-17 | St Microelectronics Crolles 2 | Herstellung eines flachen leitenden Kanals aus SiGe |
US8435873B2 (en) | 2006-06-08 | 2013-05-07 | Texas Instruments Incorporated | Unguarded Schottky barrier diodes with dielectric underetch at silicide interface |
US7504301B2 (en) * | 2006-09-28 | 2009-03-17 | Advanced Micro Devices, Inc. | Stressed field effect transistor and methods for its fabrication |
JP2008171999A (ja) * | 2007-01-11 | 2008-07-24 | Toshiba Corp | 半導体装置およびその製造方法 |
JP5259211B2 (ja) * | 2008-02-14 | 2013-08-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
KR101561059B1 (ko) * | 2008-11-20 | 2015-10-16 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
JP2010219152A (ja) * | 2009-03-13 | 2010-09-30 | Toshiba Corp | 半導体装置およびその製造方法 |
CN102237294B (zh) * | 2010-04-21 | 2013-11-27 | 中国科学院微电子研究所 | 一种源漏区、接触孔及其形成方法 |
DE102010063782B4 (de) * | 2010-12-21 | 2016-12-15 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Verfahren zur Herstellung von Transistoren mit Metallgatestapeln mit großem ε und einem eingebetteten Verspannungsmaterial |
US8421160B2 (en) * | 2011-02-25 | 2013-04-16 | International Business Machines Corporation | Structure and method to enabling a borderless contact to source regions and drain regions of a complementary metal oxide semiconductor (CMOS) transistor |
WO2013095377A1 (en) | 2011-12-20 | 2013-06-27 | Intel Corporation | Self-aligned contact metallization for reduced contact resistance |
FR2989517B1 (fr) | 2012-04-12 | 2015-01-16 | Commissariat Energie Atomique | Reprise de contact sur substrat semi-conducteur heterogene |
CN103426766B (zh) * | 2012-05-24 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | Pmos晶体管及其形成方法 |
KR20140121617A (ko) * | 2013-04-08 | 2014-10-16 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
US9685509B2 (en) * | 2013-07-30 | 2017-06-20 | Samsung Electronics Co., Ltd. | Finfet devices including high mobility channel materials with materials of graded composition in recessed source/drain regions |
US10147793B2 (en) * | 2013-07-30 | 2018-12-04 | Samsung Electronics Co., Ltd. | FinFET devices including recessed source/drain regions having optimized depths |
KR102167519B1 (ko) * | 2014-03-21 | 2020-10-19 | 인텔 코포레이션 | Ge-풍부 p-mos 소스/드레인 컨택트들의 집적을 위한 기술들 |
US9716172B2 (en) | 2014-04-21 | 2017-07-25 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device having multiple active area layers and its formation thereof |
US10084063B2 (en) * | 2014-06-23 | 2018-09-25 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor device and manufacturing method thereof |
CN104821336B (zh) * | 2015-04-20 | 2017-12-12 | 上海华力微电子有限公司 | 用于使用保形填充层改善器件表面均匀性的方法和系统 |
WO2017111810A1 (en) * | 2015-12-24 | 2017-06-29 | Intel Corporation | Low schottky barrier contact structure for ge nmos |
US10217707B2 (en) * | 2016-09-16 | 2019-02-26 | International Business Machines Corporation | Trench contact resistance reduction |
US10522359B2 (en) | 2016-11-29 | 2019-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of forming |
US10163643B2 (en) | 2016-12-14 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming semiconductor device using titanium-containing layer and device formed |
CN108987399A (zh) * | 2017-06-05 | 2018-12-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
US11011623B2 (en) | 2018-06-29 | 2021-05-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for increasing germanium concentration of FIN and resulting semiconductor device |
US10937876B2 (en) * | 2018-10-26 | 2021-03-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Source/drain feature to contact interfaces |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07169958A (ja) * | 1993-12-16 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
JP2005353831A (ja) * | 2004-06-10 | 2005-12-22 | Toshiba Corp | 半導体装置 |
WO2006011851A1 (en) * | 2004-07-27 | 2006-02-02 | Agency For Science, Technology And Research | Reliable contacts |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4692348A (en) * | 1984-06-21 | 1987-09-08 | International Business Machines Corporation | Low temperature shallow doping technique |
KR100246602B1 (ko) * | 1997-07-31 | 2000-03-15 | 정선종 | 모스트랜지스터및그제조방법 |
US6218711B1 (en) * | 1999-02-19 | 2001-04-17 | Advanced Micro Devices, Inc. | Raised source/drain process by selective sige epitaxy |
JP2004214607A (ja) * | 2002-12-19 | 2004-07-29 | Renesas Technology Corp | 半導体装置及びその製造方法 |
US6815770B1 (en) * | 2003-08-14 | 2004-11-09 | United Microelectronics Corp. | MOS transistor having reduced source/drain extension sheet resistance |
JP4630728B2 (ja) * | 2005-05-26 | 2011-02-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
2006
- 2006-02-13 JP JP2006034916A patent/JP2007214481A/ja active Pending
-
2007
- 2007-02-09 US US11/673,278 patent/US20070187767A1/en not_active Abandoned
-
2010
- 2010-03-12 US US12/723,251 patent/US7880228B2/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07169958A (ja) * | 1993-12-16 | 1995-07-04 | Nec Corp | 半導体装置およびその製造方法 |
JP2005353831A (ja) * | 2004-06-10 | 2005-12-22 | Toshiba Corp | 半導体装置 |
WO2006011851A1 (en) * | 2004-07-27 | 2006-02-02 | Agency For Science, Technology And Research | Reliable contacts |
Cited By (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8994104B2 (en) | 1999-09-28 | 2015-03-31 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US8623728B2 (en) | 2009-07-28 | 2014-01-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for forming high germanium concentration SiGe stressor |
JP2017147458A (ja) * | 2009-07-28 | 2017-08-24 | 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. | 集積回路のトランジスタ構造 |
US9660082B2 (en) | 2009-07-28 | 2017-05-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit transistor structure with high germanium concentration SiGe stressor |
JP2011044706A (ja) * | 2009-07-28 | 2011-03-03 | Taiwan Semiconductor Manufacturing Co Ltd | 高ゲルマニウム濃度のSiGeストレッサの形成方法 |
WO2011033623A1 (ja) * | 2009-09-16 | 2011-03-24 | 株式会社 東芝 | 半導体装置及びその製造方法 |
KR101298378B1 (ko) | 2009-09-16 | 2013-08-20 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
US8574993B2 (en) | 2009-09-16 | 2013-11-05 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
US9627384B2 (en) | 2010-12-21 | 2017-04-18 | Intel Corporation | Transistors with high concentration of boron doped germanium |
JP2018113484A (ja) * | 2010-12-21 | 2018-07-19 | インテル・コーポレーション | ホウ素ドープゲルマニウムの濃度が高いトランジスタ |
US8901537B2 (en) | 2010-12-21 | 2014-12-02 | Intel Corporation | Transistors with high concentration of boron doped germanium |
JP2014508396A (ja) * | 2010-12-21 | 2014-04-03 | インテル コーポレイション | トランジスタ装置、集積回路及び製造方法 |
US9117791B2 (en) | 2010-12-21 | 2015-08-25 | Intel Corporation | Selective germanium P-contact metalization through trench |
US9349810B2 (en) | 2010-12-21 | 2016-05-24 | Intel Corporation | Selective germanium P-contact metalization through trench |
US9437691B2 (en) | 2010-12-21 | 2016-09-06 | Intel Corporation | Column IV transistors for PMOS integration |
US9484432B2 (en) | 2010-12-21 | 2016-11-01 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
JP2014507792A (ja) * | 2010-12-21 | 2014-03-27 | インテル コーポレイション | ゲルマニウム・オーバーレイヤ・プリコンタクト・メタライゼーションを利用したコンタクト抵抗低減 |
JP2014504453A (ja) * | 2010-12-21 | 2014-02-20 | インテル・コーポレーション | ホウ素ドープゲルマニウムの濃度が高いトランジスタ |
US9722023B2 (en) | 2010-12-21 | 2017-08-01 | Intel Corporation | Selective germanium P-contact metalization through trench |
JP2017135399A (ja) * | 2010-12-21 | 2017-08-03 | インテル・コーポレーション | ホウ素ドープゲルマニウムの濃度が高いトランジスタ |
JP2014501452A (ja) * | 2010-12-21 | 2014-01-20 | インテル・コーポレーション | トレンチを介した選択的ゲルマニウムpコンタクトメタライゼーション |
US11508813B2 (en) | 2010-12-21 | 2022-11-22 | Daedalus Prime Llc | Column IV transistors for PMOS integration |
US10090383B2 (en) | 2010-12-21 | 2018-10-02 | Intel Corporation | Column IV transistors for PMOS integration |
US11387320B2 (en) | 2010-12-21 | 2022-07-12 | Intel Corporation | Transistors with high concentration of germanium |
US10297670B2 (en) | 2010-12-21 | 2019-05-21 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US10304927B2 (en) | 2010-12-21 | 2019-05-28 | Intel Corporation | Selective germanium p-contact metalization through trench |
US10553680B2 (en) | 2010-12-21 | 2020-02-04 | Intel Corporation | Selective germanium P-contact metalization through trench |
US10700178B2 (en) | 2010-12-21 | 2020-06-30 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US10811496B2 (en) | 2010-12-21 | 2020-10-20 | Intel Corporation | Transistor devices having source/drain structure configured with high germanium content portion |
US10879353B2 (en) | 2010-12-21 | 2020-12-29 | Intel Corporation | Selective germanium P-contact metalization through trench |
US11251281B2 (en) | 2010-12-21 | 2022-02-15 | Intel Corporation | Contact resistance reduction employing germanium overlayer pre-contact metalization |
US11476344B2 (en) | 2011-09-30 | 2022-10-18 | Daedalus Prime Llc | Contact resistance reduction employing germanium overlayer pre-contact metalization |
WO2014185086A1 (ja) * | 2013-05-14 | 2014-11-20 | 独立行政法人産業技術総合研究所 | 電界効果型半導体装置及びその製造方法 |
WO2018190828A1 (en) * | 2017-04-12 | 2018-10-18 | Intel Corporation | Semiconducting oxide device source and drain contacts |
Also Published As
Publication number | Publication date |
---|---|
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US7880228B2 (en) | 2011-02-01 |
US20070187767A1 (en) | 2007-08-16 |
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