CN102237294B - 一种源漏区、接触孔及其形成方法 - Google Patents

一种源漏区、接触孔及其形成方法 Download PDF

Info

Publication number
CN102237294B
CN102237294B CN2010101565701A CN201010156570A CN102237294B CN 102237294 B CN102237294 B CN 102237294B CN 2010101565701 A CN2010101565701 A CN 2010101565701A CN 201010156570 A CN201010156570 A CN 201010156570A CN 102237294 B CN102237294 B CN 102237294B
Authority
CN
China
Prior art keywords
drain area
source
contact hole
boundary line
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2010101565701A
Other languages
English (en)
Other versions
CN102237294A (zh
Inventor
尹海洲
朱慧珑
骆志炯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN2010101565701A priority Critical patent/CN102237294B/zh
Priority to US13/119,074 priority patent/US8692335B2/en
Priority to GB1122081.1A priority patent/GB2493226B/en
Priority to CN2011900000533U priority patent/CN202585380U/zh
Priority to PCT/CN2011/071086 priority patent/WO2011131053A1/zh
Publication of CN102237294A publication Critical patent/CN102237294A/zh
Application granted granted Critical
Publication of CN102237294B publication Critical patent/CN102237294B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76889—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances by forming silicides of refractory metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66696—Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种源漏区，包括：第一区，至少部分厚度的所述第一区位于衬底内；第二区，所述第二区形成于所述第一区上，所述第二区的材料与所述第一区的材料不同。一种源漏区的形成方法，包括：在衬底中位于栅堆叠结构两侧形成沟槽；形成第一半导体层，至少部分所述第一半导体层填充所述沟槽；在所述第一半导体层上形成第二半导体层，所述第二半导体层的材料与所述第一半导体层的材料不同。还提供了一种接触孔及其形成方法。可增加接触孔与接触区的接触面积，减小接触电阻。

Description

一种源漏区、接触孔及其形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种源漏区、接触孔及其形成方法。 
背景技术
随着半导体器件临界尺寸的逐渐减小，各种微观效应开始显现，优化半导体器件的性能变得越来越困难，其中，颇具挑战性和实际意义的是如何减小源漏区接触孔的接触电阻。 
如图1所示，所述源漏区40可由半导体材料构成，所述源漏区40位于栅堆叠结构(所述栅堆叠结构包括形成于衬底10上的栅介质层12、形成于所述栅介质层12上的栅极14，以及，环绕所述栅介质层12和所述栅极14的侧墙16)两侧且嵌入衬底10中，所述源漏区40的实际高度与目标高度之间的差值小于误差标准。为减小所述接触电阻，在层间介质层20中形成接于所述源漏区40上的所述接触孔30时，需在形成所述接触孔30后，在所述源漏区40表层形成接触区18(如为金属硅化物)，使所述接触孔30经由所述接触区18接于所述源漏区40，由此，如何减小所述接触区18的电阻成为减小所述接触电阻的关键。 
为减小所述接触区的电阻，理论上，可采用增加所述接触区的面积的技术方案。但是，随着半导体器件临界尺寸的逐渐减小，所述接触孔的临界尺寸也逐渐减小，如何在实践中增加所述接触区的面积成为本领域技术人员亟待解决的主要问题。 
发明内容
为了解决上述问题，本发明提供了一种源漏区及其形成方法，可以在所述源漏区上形成接触区以承载具有确定尺寸的接触孔时，增加所述接触 孔与所述接触区的接触面积，减小接触电阻；本发明提供了一种接触孔及其形成方法，可以使所述接触孔经由所述接触区接于所述源漏区时，具有增加的接触面积，而减小接触电阻。 
本发明提供的一种源漏区，由半导体材料构成，所述源漏区位于栅堆叠结构两侧且嵌入衬底中，所述源漏区包括： 
第一区，至少部分厚度的所述第一区位于所述衬底内； 
第二区，所述第二区形成于所述第一区上，所述第二区的材料与所述第一区的材料不同。 
可选地，所述第二区包括： 
辅助层，所述辅助层用以在所述源漏区上形成嵌入的接触孔时承载所述接触孔； 
停止层，所述停止层用以使所述接触孔终止于所述栅堆叠结构与所述衬底的交界线以上。 
可选地，在形成于硅衬底的PMOS器件中，所述第一区材料为SiGe，停止层为Si，辅助层为SiGe。 
可选地，在形成于硅衬底的NMOS器件中，所述第一区材料为Si1-xCx，停止层为Si，辅助层为SiGe。 
可选地，在包含所述源漏区的CMOS器件中，所述第一区对PMOS器件的沟道区提供压应力，所述第一区对NMOS器件的沟道区提供拉应力。 
可选地，所述PMOS器件中所述第一区的材料与所述NMOS器件中所述第一区的材料不同。 
可选地，所述PMOS器件中所述第二区的材料与所述NMOS器件中所述第二区的材料相同。 
本发明提供的一种接触孔，所述接触孔嵌入上述的源漏区中，所述接触孔的底面与所述源漏区的交界线高于或重合于栅堆叠结构与衬底的交界线。 
可选地，在所述接触孔暴露的所述源漏区表层形成接触区后，所述接触区的底面与所述源漏区的交界线高于或重合于所述栅堆叠结构与所述衬底的交界线。 
本发明提供的一种接触孔，所述接触孔嵌入源漏区中，所述接触孔的底面与所述源漏区的交界线高于或重合于栅堆叠结构与衬底的交界线；所述源漏区由半导体材料构成，所述源漏区位于栅堆叠结构两侧且嵌入衬底中，所述源漏区的上表面与所述栅堆叠结构和所述衬底的交界线之间的高度差大于所述源漏区的实际高度与目标高度之间的差值。 
可选地，在所述接触孔暴露的所述源漏区表层形成接触区后，所述接触区的底面与所述源漏区的交界线高于或重合于所述栅堆叠结构与所述衬底的交界线。 
本发明提供的一种源漏区的形成方法，包括： 
在衬底中位于栅堆叠结构两侧形成沟槽； 
形成第一半导体层，至少部分所述第一半导体层填充所述沟槽； 
在所述第一半导体层上形成第二半导体层，所述第二半导体层的材料与所述第一半导体层的材料不同。 
可选地，形成所述第二半导体层的步骤包括： 
形成辅助层，所述辅助层用以在所述源漏区上形成嵌入的接触孔时承载所述接触孔； 
形成停止层，所述停止层用以使所述接触孔终止于所述栅堆叠结构与所述衬底的交界线以上。 
可选地，在形成于硅衬底的PMOS器件中，所述第一区材料为SiGe，停止层为Si，辅助层为SiGe。 
可选地，在形成于硅衬底的NMOS器件中，所述第一区材料为SiC，停止层为Si，辅助层为SiGe。 
可选地，在包含所述源漏区的CMOS器件中，所述第一半导体层对PMOS器件的沟道区提供压应力，所述第一半导体层对NMOS器件的沟道区提供拉应力。 
可选地，所述PMOS器件中所述第一半导体层的材料与所述NMOS器件中所述第一半导体层的材料不同。 
可选地，所述PMOS器件中所述第二半导体层的材料与所述NMOS器件中所述第二半导体层的材料相同。 
本发明提供的一种接触孔的形成方法，包括： 
以上述的方法形成源漏区； 
在所述源漏区中嵌入接触孔，所述接触孔的底面与所述源漏区的交界线高于或重合于所述栅堆叠结构与衬底的交界线。 
可选地，在所述接触孔暴露的所述源漏区表层形成接触区后，所述接触区的底面与所述源漏区的交界线高于或重合于所述栅堆叠结构与所述衬底的交界线。 
本发明提供的一种接触孔的形成方法，包括： 
在衬底中位于栅堆叠结构两侧形成沟槽； 
形成半导体层，所述半导体层的上表面与所述栅堆叠结构和所述衬底的交界线之间的高度差大于所述半导体层的实际高度与目标高度之间的差值； 
在所述半导体层中嵌入接触孔，所述接触孔的底面与所述半导体层的交界线高于或重合于所述栅堆叠结构与衬底的交界线。 
可选地，在所述接触孔暴露的所述源漏区表层形成接触区后，所述接触区的底面与所述源漏区的交界线高于或重合于所述栅堆叠结构与所述衬底的交界线。 
与现有技术相比，采用本发明提供的技术方案具有如下优点： 
通过使所述源漏区包括至少部分厚度位于所述衬底内的第一区和形成于所述第一区上的第二区，且所述第二区的材料与所述第一区的材料不同(换言之，使所述源漏区的上表面高于所述栅堆叠结构与所述衬底的交界线)，在后续形成接触孔时，需在所述源漏区表层形成凹槽，并在所述凹槽的底壁和侧壁处均形成接触区，使所述接触孔在经由其底面接于所述源漏区之余，还可经由其侧面中靠近所述底面的部分接于所述源漏区，相比于只经由其底面接于所述源漏区的技术方案，增加了接触面积，利于减小接触电阻；且可以通过选用适合的刻蚀剂使所述凹槽形成于所述第二区中而停止于所述第一区上，使得可以通过调节所述第二区的厚度，调节所述凹槽的形貌，以灵活调节接触面积的大小； 
通过使所述第二区包括辅助层和停止层，利于在所述第二区与所述第 一区的刻蚀速率之差不明显时，使所述凹槽形成于所述第二区中而停止于所述第一区上，进而，可以通过调节所述第二区的厚度，调节所述凹槽的形貌，以灵活调节接触面积的大小； 
通过使PMOS器件中所述第二区的材料与NMOS器件中所述第二区的材料相同，可以对包含所述PMOS器件和NMOS器件的CMOS器件同步形成源漏区上的接触孔，在减小接触电阻之余，还利于简化工艺。 
附图说明
图1所示为现有技术中在源漏区上形成接触孔后的结构示意图； 
图2所示为本发明源漏区第一实施例的结构示意图； 
图3所示为本发明源漏区第二实施例的结构示意图； 
图4所示为本发明接触孔第一实施例的结构示意图； 
图5所示为本发明接触孔第二实施例的结构示意图； 
图6至图8所示为施行本发明源漏区的形成方法第一实施例各步骤时的中间结构示意图； 
图9所示为施行本发明源漏区的形成方法第二实施例后形成的中间结构示意图； 
图10至图11所示为施行本发明接触孔的形成方法第一实施例各步骤时的中间结构示意图； 
图12所示为施行本发明接触孔的形成方法第二实施例时的结构示意图。 
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。 
此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。 
本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术 人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。 
如图2所示，在源漏区第一实施例中，所述源漏区由半导体材料构成，所述源漏区位于栅堆叠结构两侧且嵌入衬底100中，所述源漏区包括：第一区120，所述第一区120位于所述衬底100内；第二区，所述第二区形成于所述第一区120上；其中，所述第二区包括：辅助层144，所述辅助层144用以在所述源漏区上形成嵌入的接触孔时承载所述接触孔；停止层142，所述停止层142用以使所述接触孔终止于所述栅堆叠结构与所述衬底100的交界线以上；在包含所述源漏区的CMOS器件中，所述第一区120对PMOS器件的沟道区提供压应力，所述第一区120对NMOS器件的沟道区提供拉应力；PMOS器件中所述第一区120的材料与NMOS器件中所述第一区120的材料不同；所述PMOS器件中所述第二区的材料与所述NMOS器件中所述第二区的材料相同。 
本文件中，所述目标高度意指制程所需的理论高度，如，为满足设计需要，需使源漏区的高度为2000埃，此2000埃即为所述目标高度；所述误差标准意指满足工艺要求的误差范围，如，在某一工艺条件下，规定形成所述源漏区的高度偏差小于或等于±5％时，均认为所述源漏区的高度满足工艺要求，此小于或等于±5％即为所述误差标准；所述实际高度意指在实践中为获得所述目标高度而获得的满足工艺要求的现实高度，如，所述目标高度为2000埃，所述误差标准为小于或等于±5％时，对于符合工艺要求的高度为2050埃的源漏区，此2050埃即为所述源漏区的实际高度。 
具体地，本文件中，所述衬底100均已经历处理操作，所述处理操作包括预清洗、形成阱区及形成浅沟槽隔离区，在本实施例中，所述衬底100为硅衬底，在其他实施例中，所述衬底100还可以包括其他化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟；此外，所述衬底100优选地包括外延层；所述衬底100也可以包括绝缘体上硅(SOI)结构。 
所述栅堆叠结构包括形成于衬底100上的栅介质层102、形成于所述栅介质层102上的栅极104，以及，环绕所述栅介质层102和所述栅极104 的侧墙106。其中，所述栅极104包括多晶硅栅极、多晶硅伪栅或金属栅极(说明：本文件内，在描述源漏区实施例时，所述栅极104为多晶硅栅极或多晶硅伪栅；在描述接触孔实施例时，所述栅极104可以为多晶硅栅极或金属栅极)。所述栅介质层102可以选用铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合。侧墙106可以包括氮化硅、氧化硅、氮氧化硅、碳化硅中的一种或其组合。侧墙106可以具有多层结构。所述栅介质层102和所述侧墙106和上述处理操作均可采用传统工艺形成或执行。 
构成所述源漏区的半导体材料包括Si、SiGe(Ge的原子数百分比可以为40％，Ge的含量可以根据工艺需要灵活调节，如30％-50％，本文件内未作特殊说明处，Ge的原子数百分比均与此相同，不再赘述)或Si1-xCx(C的原子数百分比可以为0-2％，C的含量可以根据工艺需要灵活调节，本文件内未作特殊说明处，C的原子数百分比均与此相同，不再赘述)。需说明的是，所述半导体材料可以是已完成离子掺杂的半导体材料，如，可以是N型或P型的Si、SiGe或Si1-xCx。所述离子掺杂操作可以在生成所述半导体材料的过程中直接形成(如在生成所述半导体材料的反应物中掺入包含掺杂离子成分的反应物)；也可以在生成所述半导体材料后，再经由离子注入工艺形成，可采用任何传统的离子注入工艺执行所述离子掺杂操作，不再赘述。 
在本实施例中，在包含所述源漏区的CMOS器件中，所述PMOS器件中所述第一区120的材料为SiGe，所述NMOS器件中所述第一区120的材料为Si1-xCx，可使所述第一区120对所述PMOS器件的沟道区提供压应力，而对NMOS器件的沟道区提供拉应力，利于改善CMOS器件性能。在源漏区的其他实施例中，所述PMOS器件与NMOS器件中所述第一区120的材料还可以选用其他不同的半导体材料。所述PMOS器件中所述第一区120的材料与NMOS器件中所述第一区120的材料也可以相同，此时，为使所述第一区120对所述PMOS器件的沟道区提供压应力，而对NMOS器件的沟道区提供拉应力，可采用不同的工艺形成所述PMOS器件和NMOS器件中的所述第一区120的材料。 
在本实施例中，所述PMOS器件中所述第二区的材料与所述NMOS器件中所述第二区的材料相同，即，所述辅助层144和停止层142材料分别相同；换言之，所述PMOS器件与所述NMOS器件中所述第二区同步形成。在减小接触电阻之余，还利于简化工艺。具体地，所述PMOS器件中所述第一区120的材料为SiGe，所述NMOS器件中所述第一区120的材料为Si1-xCx时，所述辅助层144材料优选为SiGe，也可以为Si1-xCx；所述停止层142可以为Si(实践中，对于32纳米工艺，所述停止层142的厚度可以为5纳米)。此时，通过选取所述PMOS器件和NMOS器件中所述第二区的材料或形成所述材料的工艺，仍可调节所述PMOS器件和NMOS器件沟道区的应力，具体的调节方法与利用第一区调节器件沟道区中应力的方式相同，不再赘述。 
此时，所述辅助层144用以在所述源漏区上形成嵌入的接触孔时承载所述接触孔；所述停止层142用以使所述接触孔终止于所述栅堆叠结构与所述衬底的交界线以上。通过使所述第二区包括辅助层144和停止层142，利于在所述第二区与所述第一区120的刻蚀速率之差不明显时，使承载所述接触孔的凹槽形成于所述第二区中而停止于所述第一区120上，进而，可以通过调节所述第二区的厚度，调节所述凹槽的形貌，以灵活调节接触面积的大小。 
在源漏区的不同的实施例中，所述PMOS器件与所述NMOS器件中所述第二区的材料也可以不同，即，所述辅助层144和/或停止层142材料可以不同；此时，所述PMOS器件与所述NMOS器件中所述第二区需分别形成。 
在源漏区的不同的实施例中，所述停止层142与所述第一区120的交界线可以与所述栅堆叠结构与所述衬底100的交界线重合，或者，位于所述栅堆叠结构与所述衬底100的交界线上方。所述停止层142与所述第一区120的交界线与所述栅堆叠结构与所述衬底100的交界线重合时，利于本发明提供的技术方案与现有的源漏区形成工艺的兼容。所述停止层142与所述第一区120的交界线位于所述栅堆叠结构与所述衬底100的交界线上方时，通过调节工艺，可使在所述辅助层144和所述停止层142中形成 嵌入的接触孔后，为减少填充所述接触孔的导电材料(如金属)和所述源漏区之间的接触电阻而引入的接触区(如为金属硅化物层，所述金属硅化物层可通过在所述源漏区上沉积金属后经历退火操作而形成，所述金属材料包括Co、Ni、Mo、Pt或W中的一种或其组合)与所述源漏区之间的交界线可以形成于所述栅堆叠结构与所述衬底100的交界线以上，利于减少器件沟道区的应力损失，进而提高载流子的迁移率。 
如图3所示，在源漏区的第二实施例中，所述源漏区由半导体材料构成，所述源漏区位于栅堆叠结构两侧且嵌入衬底100中，所述源漏区包括：第一区120，至少部分厚度的所述第一区120位于所述衬底100内；第二区140，所述第二区140形成于所述第一区120上，所述第二区140的材料与所述第一区120的材料不同。在包含所述源漏区的CMOS器件中，PMOS器件中所述第一区120的材料与NMOS器件中所述第一区120的材料不同。所述PMOS器件中所述第二区140的材料与所述NMOS器件中所述第二区140的材料相同。 
在本实施例中，对所述半导体材料、栅堆叠结构、衬底100和第一区120的说明与前述实施例相同，不再赘述。 
在本实施例中，所述PMOS器件中所述第二区140的材料与所述NMOS器件中所述第二区140的材料相同；换言之，所述PMOS器件与所述NMOS器件中所述第二区140同步形成。在减小接触电阻之余，还利于简化工艺。具体地，所述PMOS器件中所述第一区120的材料为SiGe，所述NMOS器件中所述第一区120的材料为Si1-xCx时，所述PMOS器件和所述NMOS器件中所述第二区140的材料可以为Si。 
所述第二区140的材料与所述第一区120的材料不同，可以使后续在所述源漏区上形成的接触孔终止于所述栅堆叠结构与所述衬底的交界线以上。可以通过选用适合的刻蚀剂使承载所述接触孔的凹槽形成于所述第二区140中而停止于所述第一区120上，使得可以通过调节所述第二区140的厚度，调节所述凹槽的形貌，以灵活调节接触面积的大小。 
所述第二区140与所述第一区120的交界线可以与所述栅堆叠结构与所述衬底的交界线重合，或者，位于所述栅堆叠结构与所述衬底100的交 界线上方。所述第二区140与所述第一区120的交界线与所述栅堆叠结构与所述衬底100的交界线重合时，利于本发明提供的技术方案与现有的源漏区形成工艺的兼容。所述第二区140与所述第一区120的交界线位于所述栅堆叠结构与所述衬底100的交界线上方时，通过调节工艺，可使在所述第二区140中形成嵌入的接触孔后，为减少填充所述接触孔的导电材料(如金属)和所述源漏区之间的接触电阻而引入的接触区与所述源漏区之间的交界线可以形成于所述栅堆叠结构与所述衬底的交界线以上，利于减少器件沟道区的应力损失，进而提高载流子的迁移率。 
本发明还提供了一种接触孔。在上述源漏区的各实施例的基础上，如图4所示，在所述源漏区上形成层间介质层180后，图形化所述层间介质层180，即可形成穿通所述层间介质层180并终止于所述源漏区内的接触孔182。 
在所述接触孔182的第一实施例中(此时，源漏区采用第一实施例中提供的技术方案)，所述接触孔182与所述源漏区的交界线1824高于栅堆叠结构与衬底100的交界线。在所述接触孔182的其他实施例中，所述接触孔182与所述源漏区的交界线可以重合于栅堆叠结构与衬底100的交界线。 
所述接触孔182与所述源漏区的交界线与所述栅堆叠结构与所述衬底100的交界线重合时，利于本发明提供的技术方案与现有的接触孔形成工艺的兼容。所述接触孔182与所述源漏区的交界线高于所述栅堆叠结构与所述衬底100的交界线时，通过调节工艺，可使在形成所述接触孔182后，为减少填充所述接触孔182的导电材料(如金属)和所述源漏区之间的接触电阻而引入的接触区184与所述源漏区之间的交界线可以形成于所述栅堆叠结构与所述衬底的交界线以上，利于减少器件沟道区的应力损失，进而提高载流子的迁移率。 
具体地，如图5所示，在所述接触孔182的第二实施例中(此时，源漏区采用第一实施例中提供的技术方案)，在所述接触孔182暴露的所述源漏区表层形成接触区184后，所述接触区184与所述源漏区的交界线高于所述栅堆叠结构与所述衬底100的交界线。在所述接触孔182的其他实 施例中，所述接触区184与所述源漏区的交界线可以重合于栅堆叠结构与衬底100的交界线。 
本文件内，所述接触区184意指：在选用硅衬底时，为使硅和随后在所述接触孔182内淀积的导电材料更好地接触，而形成的金属硅化物；所述金属硅化物可在形成所述接触孔182后，先形成覆盖所述衬底100的金属层(包括Co、Ni、Mo、Pt或W中的一种或其组合)，再对形成有所述金属层的所述衬底100执行热处理操作(如快速热处理或快速热退火)，在去除未反应的所述金属层后形成。 
需说明的是，在本发明提供的接触孔的各实施例中，所述接触孔182均嵌入到所述源漏区中，即，在形成所述接触孔182时，需在所述源漏区表层形成凹槽，并在所述凹槽的底壁1822和侧壁1824处均形成接触区，使所述接触孔182在经由其底面(本文件内，所述底面意指所述凹槽的底壁1822)接于所述源漏区之余，还可经由其侧面中靠近所述底面的部分接于所述源漏区，相比于只经由其底面接于所述源漏区的技术方案，增加了接触面积，利于减小接触电阻。此外，所述凹槽的侧壁1824的形貌可通过采用不同的刻蚀工艺进行调节。 
本发明还提供了一种源漏区的形成方法。 
在所述源漏区的形成方法的第一实施例中，所述方法包括： 
首先，如图6所示，在衬底200中位于栅堆叠结构两侧形成沟槽220。 
所述衬底200均已经历处理操作，所述处理操作包括预清洗、形成阱区及形成浅沟槽隔离区，在本实施例中，所述衬底100为硅衬底，在其他实施例中，所述衬底100还可以包括其他化合物半导体，如碳化硅、砷化镓、砷化铟或磷化铟；此外，所述衬底优选地包括外延层；所述衬底也可以包括绝缘体上硅(SOI)结构。 
所述栅堆叠结构包括形成于衬底200上的栅介质层202、形成于所述栅介质层202上的栅极204，以及，环绕所述栅介质层202和所述栅极204的侧墙206。其中，所述栅极204包括多晶硅栅极、多晶硅伪栅或金属栅极(说明：本文件内，在描述源漏区的形成方法实施例时，所述栅极204为多晶硅栅极或多晶硅伪栅；在描述接触孔的形成方法实施例时，所述栅 极204可以为多晶硅栅极或金属栅极)。所述栅介质层202可以选用铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合。侧墙206可以包括氮化硅、氧化硅、氮氧化硅、碳化硅中的一种或其组合。侧墙206可以具有多层结构。所述栅介质层202和所述侧墙206和上述处理操作均可采用传统工艺形成或执行。 
可采用湿法和/或干法刻蚀工艺形成所述沟槽220。所述沟槽220的形貌可通过采用不同的刻蚀工艺进行调节。 
随后，如图7所示，形成第一半导体层222，所述第一半导体层222填充所述沟槽220。 
所述第一半导体层222的材料包括Si、SiGe(Ge的原子数百分比可以为40％，Ge的含量可以根据工艺需要灵活调节，如30％-50％，本文件内未作特殊说明处，Ge的原子数百分比均与此相同，不再赘述)或Si1-xCx(C的原子数百分比可以为0-2％，C的含量可以根据工艺需要灵活调节，本文件内未作特殊说明处，C的原子数百分比均与此相同，不再赘述)。需说明的是，所述第一半导体层222材料可以是已完成离子掺杂的半导体材料，如，可以是N型或P型的Si、SiGe或Si1-xCx。所述离子掺杂操作可以在生成所述第一半导体层222材料的过程中直接形成(如在生成所述第一半导体层222的反应物中掺入包含掺杂离子成分的反应物)；也可以在生成为形成所述源漏区所需的半导体材料后，再经由离子注入工艺形成，可采用任何传统的离子注入工艺执行所述离子掺杂操作，不再赘述。 
可采用脉冲激光沉积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺形成所述第一半导体层222。 
在本实施例中，在包含所述源漏区的CMOS器件中，所述PMOS器件中所述第一半导体层222的材料为SiGe，所述NMOS器件中所述第一半导体层222的材料为Si1-xCx，可使所述第一半导体层222对所述PMOS器件的沟道区提供压应力，而对NMOS器件的沟道区提供拉应力，利于改善CMOS器件性能。在源漏区的其他实施例中，所述PMOS器件与NMOS器件中所述第一半导体层222的材料还可以选用其他不同的半导体材料。所述PMOS器件中所述第一半导体层222的材料与NMOS器件中所述第一半 导体层222的材料也可以相同，此时，为使所述第一半导体层222对所述PMOS器件的沟道区提供压应力，而对NMOS器件的沟道区提供拉应力，可采用不同的工艺形成所述PMOS器件和NMOS器件中的所述第一半导体层222的材料。 
再后，如图8所示，顺次形成停止层240和辅助层242，所述辅助层242用以在所述源漏区上形成嵌入的接触孔时承载所述接触孔；所述停止层240用以使所述接触孔终止于所述栅堆叠结构与所述衬底200的交界线以上。 
可采用脉冲激光沉积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺形成所述停止层240和辅助层242。 
在本实施例中，所述PMOS器件中所述停止层240和辅助层242的材料与所述NMOS器件中所述停止层240和辅助层242的材料分别相同；换言之，所述PMOS器件与所述NMOS器件中所述停止层240和辅助层242同步形成。在减小接触电阻之余，还利于简化工艺。具体地，所述PMOS器件中所述第一半导体层222的材料为SiGe，所述NMOS器件中所述第一半导体层222的材料为Si1-xCx时，所述辅助层242材料优选为SiGe，也可以为Si1-xCx；所述停止层240可以为Si(实践中，对于32纳米工艺，所述停止层240的厚度可以为5纳米)。此时，通过选取所述PMOS器件和NMOS器件中所述停止层240和辅助层242的材料或形成所述材料的工艺，仍可调节所述PMOS器件和NMOS器件沟道区的应力，具体的调节方法与利用第一区调节器件沟道区中应力的方式相同，不再赘述。 
在源漏区的不同的实施例中，所述PMOS器件与所述NMOS器件中所述停止层240和辅助层242的材料也可以不同；此时，所述PMOS器件与所述NMOS器件中所述停止层240和辅助层242需分别形成。 
在源漏区的不同的实施例中，所述停止层240与所述第一半导体层222的交界线可以与所述栅堆叠结构与所述衬底200的交界线重合，或者，位于所述栅堆叠结构与所述衬底200的交界线上方。所述停止层240与所述第一半导体层222的交界线与所述栅堆叠结构与所述衬底200的交界线重合时，利于本发明提供的技术方案与现有的源漏区形成工艺的兼容。所述停止层240与所述第一半导体层222的交界线位于所述栅堆叠结构与所述 衬底200的交界线上方时，通过调节工艺，可使在所述辅助层242和所述停止层240中形成嵌入的接触孔后，为减少填充所述接触孔的导电材料(如金属)和所述源漏区之间的接触电阻而引入的接触区(如为金属硅化物层，所述金属硅化物层可通过在所述源漏区上沉积金属后经历退火操作而形成，所述金属材料包括Co、Ni、Mo、Pt或W中的一种或其组合)与所述源漏区之间的交界线可以形成于所述栅堆叠结构与所述衬底200的交界线以上，利于减少器件沟道区的应力损失，进而提高载流子的迁移率。 
在所述源漏区的形成方法的第二实施例中，所述方法包括： 
首先，在衬底中位于栅堆叠结构两侧形成沟槽。 
随后，形成第一半导体层，所述第一半导体层填充所述沟槽。 
涉及的相关工艺与上述实施例中描述的相同，不再赘述。 
再后，如图9所示，并结合图6及图7所示，在所述第一半导体层222上形成第二半导体层260，所述第二半导体层260的材料与所述第一半导体层222的材料不同。 
所述第二半导体层260的材料包括Si、SiGe或Si1-xCx。需说明的是，所述第二半导体层260材料可以是已完成离子掺杂的半导体材料，如，可以是N型或P型的Si、SiGe或Si1-xCx。所述离子掺杂操作可以在生成所述第二半导体层260材料的过程中直接形成(如在生成所述第二半导体层260的反应物中掺入包含掺杂离子成分的反应物)；也可以在生成为形成所述源漏区所需的半导体材料后，再经由离子注入工艺形成，可采用任何传统的离子注入工艺执行所述离子掺杂操作，不再赘述。 
可采用脉冲激光沉积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺形成所述第二半导体层260。 
在本实施例中，在包含所述源漏区的CMOS器件中，所述PMOS器件中所述第一半导体层222的材料为SiGe，所述NMOS器件中所述第一半导体层222的材料为Si1-xCx，所述PMOS器件和NMOS器件中的所述第二半导体层260的材料可以为Si；即，所述PMOS器件中所述第二半导体层260的材料与所述NMOS器件中所述第二半导体层260的材料相同；换言之，所述PMOS器件与所述NMOS器件中所述第二半导体层260同步形成。在 减小接触电阻之余，还利于简化工艺。 
所述第二半导体层260的材料与所述第一半导体层222的材料不同，可以使后续在所述源漏区上形成的接触孔终止于所述栅堆叠结构与所述衬底200的交界线以上。可以通过选用适合的刻蚀剂使承载所述接触孔的凹槽形成于所述第二半导体层260中而停止于所述第一半导体层222上，使得可以通过调节所述第二半导体层260的厚度，调节所述凹槽的形貌，以灵活调节接触面积的大小。 
所述第二半导体层260与所述第一半导体层222的交界线可以与所述栅堆叠结构与所述衬底200的交界线重合，或者，位于所述栅堆叠结构与所述衬底200的交界线上方。所述第二半导体层260与所述第一半导体层222的交界线与所述栅堆叠结构与所述衬底200的交界线重合时，利于本发明提供的技术方案与现有的源漏区形成工艺的兼容。所述第二半导体层260与所述第一半导体层222的交界线位于所述栅堆叠结构与所述衬底的交界线上方时，通过调节工艺，可使在所述第二半导体层260中形成嵌入的接触孔后，为减少填充所述接触孔的导电材料(如金属)和所述源漏区之间的接触电阻而引入的接触区与所述源漏区之间的交界线可以形成于所述栅堆叠结构与所述衬底200的交界线以上，利于减少器件沟道区的应力损失，进而提高载流子的迁移率。 
在所述源漏区的形成方法的第三实施例中，所述方法包括： 
首先，在衬底中位于栅堆叠结构两侧形成沟槽。 
涉及的相关工艺与上述实施例中描述的相同，不再赘述。 
随后，如图10所示，并结合图6所示，形成半导体层280，所述半导体层280填充所述沟槽220，且所述半导体层280的上表面与所述栅堆叠结构和所述衬底200的交界线之间的高度差大于所述半导体层的实际高度与目标高度之间的差值。 
相比于上述源漏区的形成方法第二实施例中的方案，本实施例相当于所述第二半导体层260的材料与所述第一半导体层222的材料相同。此时，在包含所述源漏区的CMOS器件中，所述PMOS器件中所述源漏区的材料为SiGe，所述NMOS器件中所述源漏区的材料为Si1-xCx。可使所述第一半导体层对所述PMOS器件的沟道区提供压应力，而对NMOS器件的沟道区提供拉应力，利于改善CMOS器件性能。本实施例提供的技术方案可以与现有的源漏区形成工艺较好地兼容。采用本实施例提供的技术方案，相对于现有的源漏区形成工艺，只需使形成的源漏区厚些，即，使所述源漏区的上表面与所述栅堆叠结构与所述衬底200的交界线之间的高度差大于采用现有技术时所述源漏区的实际高度与目标高度之间的差值。
本发明还提供了一种接触孔的形成方法。在上述源漏区的形成方法各实施例的基础上，再在所述源漏区上形成层间介质层290并平坦化所述层间介质层290后(如图11所示)，图形化所述层间介质层290和上述辅助层242及停止层240(对应源漏区的形成方法的第一实施例)，或者，图形化所述层间介质层和上述第二半导体层(对应源漏区的形成方法的第二实施例)，或者，图形化所述层间介质层和部分深度的上述半导体层(对应源漏区的形成方法的第三实施例)，即可形成穿通所述层间介质层290并终止于所述源漏区内的接触孔。 
如图12所示，在所述接触孔的形成方法第一实施例中(此时，源漏区的形成方法采用第一实施例中提供的技术方案，显然，本实施例也适用于源漏区的形成方法采用第二及第三实施例中提供的技术方案时，不再赘述)，所述接触孔292的底面2922与所述源漏区的交界线高于栅堆叠结构与衬底200的交界线。通过调节工艺，可使在形成所述接触孔后，为减少填充所述接触孔的导电材料(如金属)和所述源漏区之间的接触电阻而引入的接触区与所述源漏区之间的交界线可以形成于所述栅堆叠结构与所述衬底的交界线以上，利于减少器件沟道区的应力损失，进而提高载流子的迁移率。 
在所述接触孔的形成方法其他实施例中，所述接触孔的底面与所述源漏区的交界线可以重合于栅堆叠结构与衬底的交界线。利于本发明提供的技术方案与现有的接触孔形成工艺的兼容。 
具体地，在所述接触孔的第二实施例中(此时，源漏区采用第一实施例中提供的技术方案，显然，本实施例也适用于源漏区的形成方法采用第二及第三实施例中提供的技术方案时，不再赘述)，在所述 接触孔292暴露的所述源漏区表层形成接触区244后，所述接触区244的底面2924与所述源漏区的交界线高于所述栅堆叠结构与所述衬底200的交界线。在所述接触孔的其他实施例中，所述接触区的底面与所述源漏区的交界线可以重合于栅堆叠结构与衬底的交界线。均利于减少器件沟道区的应力损失，进而提高载流子的迁移率。 
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。 

Claims (18)

1.一种源漏区，由半导体材料构成，所述源漏区位于栅堆叠结构两侧且嵌入衬底中，其特征在于，所述源漏区包括：
第一区，至少部分厚度的所述第一区位于所述衬底内；
第二区，所述第二区形成于所述第一区上，所述第二区的材料与所述第一区的材料不同；
所述第二区包括：
辅助层，所述辅助层用以在所述源漏区上形成嵌入的接触孔时承载所述接触孔；
停止层，所述停止层用以使所述接触孔终止于所述栅堆叠结构与所述衬底的交界线以上。
2.根据权利要求1所述的源漏区，其特征在于：在包含所述源漏区的CMOS器件中，所述第一区对PMOS器件的沟道区提供压应力，所述第一区对NMOS器件的沟道区提供拉应力。
3.根据权利要求2所述的源漏区，其特征在于：所述PMOS器件中所述第一区的材料与所述NMOS器件中所述第一区的材料不同。
4.根据权利要求3所述的源漏区，其特征在于：所述PMOS器件中所述第二区的材料与所述NMOS器件中所述第二区的材料相同。
5.一种接触孔，其特征在于：所述接触孔嵌入如权利要求1至4中任一项所述的源漏区中，所述接触孔的底面与所述源漏区的交界线高于或重合于栅堆叠结构与衬底的交界线。
6.根据权利要求5所述的接触孔，其特征在于：在所述接触孔暴露的所述源漏区表层形成接触区后，所述接触区的底面与所述源漏区的交界线高于或重合于所述栅堆叠结构与所述衬底的交界线。
7.根据权利要求5所述的接触孔，其特征在于：所述源漏区位于栅堆叠结构两侧且嵌入衬底中，所述源漏区的上表面与所述栅堆叠结构和所述衬底的交界线之间的高度差大于所述源漏区的实际高度与目标高度之间的差值。
8.根据权利要求7所述的接触孔，其特征在于：在所述接触孔暴露的所述源漏区表层形成接触区后，所述接触区的底面与所述源漏区的交界线高于或重合于所述栅堆叠结构与所述衬底的交界线。
9.一种源漏区的形成方法，其特征在于，包括：
在衬底中位于栅堆叠结构两侧形成沟槽；
形成第一半导体层，至少部分所述第一半导体层填充所述沟槽；
在所述第一半导体层上形成第二半导体层，所述第二半导体层的材料与所述第一半导体层的材料不同；其中，形成所述第二半导体层的步骤包括：
形成辅助层，所述辅助层用以在所述源漏区上形成嵌入的接触孔时承载所述接触孔；
形成停止层，所述停止层用以使所述接触孔终止于所述栅堆叠结构与所述衬底的交界线以上。
10.根据权利要求9所述的方法，其特征在于：在形成于硅衬底的PMOS器件中，所述第一半导体层的材料为SiGe，停止层为Si，辅助层为SiGe。
11.根据权利要求10所述的方法，其特征在于：在形成于硅衬底的NMOS器件中，所述第一半导体层的材料为Si1-xCx，停止层为Si，辅助层为SiGe。
12.根据权利要求9所述的方法，其特征在于：在包含所述源漏区的CMOS器件中，所述第一半导体层对PMOS器件的沟道区提供压应力，所述第一半导体层对NMOS器件的沟道区提供拉应力。
13.根据权利要求12所述的方法，其特征在于：所述PMOS器件中所述第一半导体层的材料与所述NMOS器件中所述第一半导体层的材料不同。
14.根据权利要求13所述的方法，其特征在于：所述PMOS器件中所述第二半导体层的材料与所述NMOS器件中所述第二半导体层的材料相同。
15.一种接触孔的形成方法，其特征在于，包括：
以如权利要求9至14中任一项所述的方法形成源漏区；
在所述源漏区中嵌入接触孔，所述接触孔的底面与所述源漏区的交界线高于或重合于所述栅堆叠结构与衬底的交界线。
16.根据权利要求15所述的方法，其特征在于：在所述接触孔暴露的所述源漏区表层形成接触区后，所述接触区的底面与所述源漏区的交界线高于或重合于所述栅堆叠结构与所述衬底的交界线。
17.根据权利要求15所述的方法，其特征在于：所述源漏区的上表面与所述栅堆叠结构和所述衬底的交界线之间的高度差大于所述半导体层的实际高度与目标高度之间的差值。
18.根据权利要求17所述的方法，其特征在于：在所述接触孔暴露的所述源漏区表层形成接触区后，所述接触区的底面与所述源漏区的交界线高于或重合于所述栅堆叠结构与所述衬底的交界线。
CN2010101565701A 2010-04-21 2010-04-21 一种源漏区、接触孔及其形成方法 Active CN102237294B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN2010101565701A CN102237294B (zh) 2010-04-21 2010-04-21 一种源漏区、接触孔及其形成方法
US13/119,074 US8692335B2 (en) 2010-04-21 2011-02-18 Source/drain region, contact hole and method for forming the same
GB1122081.1A GB2493226B (en) 2010-04-21 2011-02-18 Semiconductor Structure comprising Source/Drain Region, Contact Hole and Method of Forming the Same.
CN2011900000533U CN202585380U (zh) 2010-04-21 2011-02-18 一种源漏区
PCT/CN2011/071086 WO2011131053A1 (zh) 2010-04-21 2011-02-18 一种源漏区、接触孔及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2010101565701A CN102237294B (zh) 2010-04-21 2010-04-21 一种源漏区、接触孔及其形成方法

Publications (2)

Publication Number Publication Date
CN102237294A CN102237294A (zh) 2011-11-09
CN102237294B true CN102237294B (zh) 2013-11-27

Family

ID=44833688

Family Applications (2)

Application Number Title Priority Date Filing Date
CN2010101565701A Active CN102237294B (zh) 2010-04-21 2010-04-21 一种源漏区、接触孔及其形成方法
CN2011900000533U Expired - Fee Related CN202585380U (zh) 2010-04-21 2011-02-18 一种源漏区

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2011900000533U Expired - Fee Related CN202585380U (zh) 2010-04-21 2011-02-18 一种源漏区

Country Status (4)

Country Link
US (1) US8692335B2 (zh)
CN (2) CN102237294B (zh)
GB (1) GB2493226B (zh)
WO (1) WO2011131053A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8643069B2 (en) * 2011-07-12 2014-02-04 United Microelectronics Corp. Semiconductor device having metal gate and manufacturing method thereof
US9153483B2 (en) * 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
CN105336717A (zh) * 2014-07-14 2016-02-17 北大方正集团有限公司 一种引线孔、其制作方法、晶体管及cmos晶体管
US9496394B2 (en) 2014-10-24 2016-11-15 Globalfoundries Inc. Semiconductor structures with field effect transistor(s) having low-resistance source/drain contact(s)
US9601574B2 (en) * 2014-12-29 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. V-shaped epitaxially formed semiconductor layer
US9875332B2 (en) * 2015-09-11 2018-01-23 Arm Limited Contact resistance mitigation

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945350A (en) * 1996-09-13 1999-08-31 Micron Technology, Inc. Methods for use in formation of titanium nitride interconnects and interconnects formed using same
KR100323719B1 (ko) * 1999-12-28 2002-02-19 박종섭 반도체소자의 금속배선 및 그 제조방법
WO2003025689A2 (en) * 2001-09-14 2003-03-27 Ibex Process Technology, Inc. Large scale process control by driving factor identification
KR20030085323A (ko) * 2002-04-30 2003-11-05 주식회사 하이닉스반도체 에스렘(ｓｒａｍ) 셀 및 그 제조방법
JP2007214481A (ja) * 2006-02-13 2007-08-23 Toshiba Corp 半導体装置
US20070200179A1 (en) * 2006-02-24 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Strain enhanced CMOS architecture with amorphous carbon film and fabrication method of forming the same
US7410875B2 (en) * 2006-04-06 2008-08-12 United Microelectronics Corp. Semiconductor structure and fabrication thereof
US8207523B2 (en) * 2006-04-26 2012-06-26 United Microelectronics Corp. Metal oxide semiconductor field effect transistor with strained source/drain extension layer
JP5503833B2 (ja) * 2006-08-23 2014-05-28 ピーエスフォー ルクスコ エスエイアールエル Ｍｏｓトランジスタ、半導体装置及びその製造方法
US7732878B2 (en) * 2006-10-18 2010-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with continuous contact etch stop layer
US7750338B2 (en) * 2006-12-05 2010-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-SiGe epitaxy for MOS devices
US7737468B2 (en) * 2007-05-21 2010-06-15 Infineon Technologies Ag Semiconductor devices having recesses filled with semiconductor materials
JP2009038103A (ja) * 2007-07-31 2009-02-19 Fujitsu Microelectronics Ltd 半導体装置の製造方法と半導体装置

Also Published As

Publication number Publication date
GB2493226A (en) 2013-01-30
US20130015497A1 (en) 2013-01-17
GB2493226B (en) 2014-11-05
GB201122081D0 (en) 2012-02-01
CN202585380U (zh) 2012-12-05
CN102237294A (zh) 2011-11-09
US8692335B2 (en) 2014-04-08
WO2011131053A1 (zh) 2011-10-27

Similar Documents

Publication Publication Date Title
US10340191B2 (en) Method of forming a fin structure of semiconductor device
CN103311247B (zh) 半导体器件及其制造方法
CN103311281B (zh) 半导体器件及其制造方法
CN104916542B (zh) 半导体器件的结构及其制造方法
US8236658B2 (en) Methods for forming a transistor with a strained channel
CN103378008B (zh) 双金属栅极cmos器件及其制造方法
US8853024B2 (en) Method of manufacturing semiconductor device
US8343872B2 (en) Method of forming strained structures with compound profiles in semiconductor devices
CN102237294B (zh) 一种源漏区、接触孔及其形成方法
US9257558B2 (en) FinFET device with gate oxide layer
US8252689B2 (en) Chemical-mechanical planarization method and method for fabricating metal gate in gate-last process
CN102456739A (zh) 半导体结构及其形成方法
CN105206670A (zh) 用于使垂直全环栅器件中的载流子沟道应变的方法和结构
CN108461544B (zh) 半导体结构及其形成方法
WO2013000268A1 (zh) 一种半导体结构及其制造方法
CN110047908A (zh) 半导体器件及其制造方法
JP6158132B2 (ja) トランジスタデバイスのゲート金属層を設ける方法および関連するトランジスタ
WO2014071754A1 (zh) 半导体结构及其制造方法
CN103579314A (zh) 半导体器件及其制造方法
CN108122742A (zh) 半导体装置结构的制造方法
CN102237277A (zh) 半导体器件及其形成方法
CN102254824B (zh) 半导体器件及其形成方法
CN103325787A (zh) Cmos器件及其制造方法
CN111341661B (zh) 晶体管及其形成方法
KR101785159B1 (ko) 반도체 디바이스 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant