JP5659416B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、半導体素子の製造方法に関し、より詳細には、高性能の超微細トランジスタを含む半導体素子の製造方法に関する。
高集的化された半導体素子を製造するにあたって、パターン微細化は必須である。微細化技術の進歩によって、今は４０ｎｍ以下のゲート長さを有する超微細超高速半導体装置が作られている。
このような超高速トランジスタを含む超微細半導体素子ではゲート電極のすぐ下のチャネル領域の面積が従来の半導体装置と比べて非常に小さい。このため、チャネル領域を走行する電子、又はホールの移動度はこのようなチャネル領域に印加された応力によって大きい影響を受ける。それで、このようなチャネル領域に印加される応力を最適化し、半導体装置の動作速度を向上させようとする試みが多く行われている。
一般的にシリコン基板をチャネルとする半導体装置においては電子の移動度よりホールの移動度の方が小さいため、ホールをキャリアとするｐチャネルＭＯＳトランジスタの動作速度を向上させることが、半導体集積回路装置の設計の際に重要な課題となっている。
このようなｐチャネルＭＯＳトランジスタではチャネル領域に一軸性の圧縮応力を印加することによって、キャリアの移動度が向上することが知られており、チャネル領域に圧縮応力を印加する手段として、図１に概略的な構成を示している。
図１は、ＰＭＯＳトランジスタを示す断面図である。
図１を参照すると、シリコン基板１上には、チャネル領域に対応してゲート絶縁膜２及びゲート電極３が形成されている。ゲート電極３の両側のシリコン基板１にはチャネル領域を確定するようにｐ型拡散領域１ａ、１ｂが形成されている。また、ゲート電極３の側壁には側壁スペーサ３Ａ、３Ｂが形成されている。
拡散領域１ａ、１ｂはそれぞれＭＯＳトランジスタのソース及びドレインエクステンション領域として作用し、ゲート電極３のすぐ下のチャネル領域を通じて輸送されるホールの流れがゲート電極３に印加されたゲート電圧によって制御される。
図１の構成では、シリコン基板１のうち、側壁スペーサ３Ａ、３Ｂのそれぞれの外側にＳｉＧｅ混晶層１Ａ、１Ｂが形成されている。ＳｉＧｅ混晶層１Ａ、１Ｂにはそれぞれ拡散領域１ａ、１ｂと接触するｐ型のソース及びドレイン領域が形成されている。
図１の構成のＭＯＳトランジスタにおいては、ＳｉＧｅ混晶層１Ａ、１Ｂがシリコン基板１に対して、より大きい格子定数を有するため、ＳｉＧｅ混晶層１Ａ、１Ｂの中には矢印ａで示す凝縮応力が形成され、その結果、ＳｉＧｅ混晶層１Ａ、１Ｂは矢印ｂで表記されるシリコン基板１の表面にほぼ垂直の方向に曲がる力が発生する。
ＳｉＧｅ混晶層１Ａ、１Ｂはシリコン基板１からエピタキシャル成長工程を通じて形成されるため、このような矢印ｂで示すＳｉＧｅ混晶層１Ａ、１Ｂでの応力によって、シリコン基板中のチャネル領域に、矢印ｃで示すように垂直方向に曲がる力が発生する。また、このような曲がる力によって、チャネル領域には矢印ｄで示した通り一軸性の圧縮応力が発生する。
図１のＭＯＳトランジスタでは、チャネル領域にこのような一軸性の圧縮応力が印加された結果、チャネル領域を構成するシリコン結晶の対称性が局所的に変形する。また、このような対称性の変化に従って、重いホールの価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）と軽いホールの価電子帯が解けるため、チャネル領域でのホールの移動度が増加し、トランジスタの動作速度が向上する。このようなチャネル領域に局所的に切り離された応力によるホール移動道の増大及びこれに伴うトランジスタの動作速度の向上は特にゲート長さが５０ｎｍ以下の超微細化半導体装置で顕著に示される。
上述した技術的な背景は韓国登録特許１０−０６５７３９５ Ｂ１（２００６年１２月７日）５ページの１〜２２行及び図１（特許文献４）を参照すると、よく説明されている。
図２は、他の構造のＰＭＯＳトランジスタを示す断面図である。
図２は、ＳｉＧｅ混晶層３５が消耗したり劣化したりすることを防ぐために、シリコンファセット（Ｓｉ ｆａｃｅｔ）が含まれたキャッピング層４０を有するＭＯＳトランジスタを示す。
図２を参照すると、ＳｉＧｅ混晶層３５上にシリコンファセットを含むキャッピング層４０を形成する場合、キャッピング層４０の側壁傾斜を形成するためにシリコンをエピタキシャル成長させる時、ＨＣｌを多量に供給しなければならない。しかし、ＨＣｌを多量に供給する場合、シリコンファセットを含むキャッピング層にピット（ｐｉｔ）が発生する確率が高い。また、ＨＣｌの供給によってエピタキシャル成長時のシリコンの成長速度が非常に低くなる。
従って、膜の成長速度を高めるために工程温度を十分に高めなければならない。しかし、工程温度を高めた場合、熱的負担（ｔｈｅｒｍａｌ ｂｕｄｇｅｔ）によって不良が発生することがある。
韓国登録特許１０−０２３７２７９号明細書 韓国特許出願公開第２００８−００８４２９７号明細書 韓国特許出願公開第２００７−０１００７８７号明細書 韓国登録特許１０−０６５７３９５号明細書
本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、ピッティング（ｐｉｔｔｉｎｇ）不良が抑制され、簡単な工程を通じて形成することができる高性能のＭＯＳトランジスタを含む半導体素子の製造方法を提供することにある。
上記目的を達成するためになされた本発明の一特徴による半導体素子の製造方法は、半導体基板にゲート電極を形成する段階と、前記ゲート電極に側壁スペーサを形成する段階と、前記側壁スペーサの両側の半導体基板を一部エッチングしてトレンチを形成する段階と、前記トレンチ内にＳｉＧｅ混晶層を形成する段階と、前記ＳｉＧｅ混晶層上にシリコン層を形成する段階と、前記シリコン層の面の結晶方向に従って、エッチング率が異なるエッチング液を利用して前記シリコン層の一部をエッチングすることによって１１１傾斜面を有するシリコンファセット（Ｓｉ ｆａｃｅｔ）を含むキャッピング層を形成する段階と、を有する。
本発明の一実施形態で、前記キャッピング層及び該キャッピング層の両側の基板に不純物を注入してソースドレイン不純物領域を形成することができる。
本発明の一実施形態で、前記シリコン層は形成しようとするキャッピング層より更に厚く形成することができる。
本発明の一実施形態で、前記シリコン層はエピタキシャル成長工程を通じて形成することができる。前記シリコン層は側壁が垂直傾斜を有するように結晶成長させることができる。
本発明の一実施形態で、前記シリコン層をエッチングするためのエッチング液は１１１面に対するエッチング率が他の面に対するエッチング率より低い特性を有するエッチング液であってもよい。
本発明の一実施形態で、前記シリコン層をエッチングするためのエッチング液は−ＯＨ基が含まれたエッチング液であってもよい。
本発明の一実施形態で、前記エッチング液はＮＨ４ＯＨ及びＴＭＡＨのうちの少なくとも一つであってもよい。
本発明の一実施形態で、前記キャッピング層上に金属シリサイド膜を形成することができる。
本発明の一実施形態で、前記基板の上部面と平行な平面とトレンチとの傾斜面との角度は４０°〜９０°の範囲であってもよい。
本発明の一実施形態で、前記ＳｉＧｅ混晶層は前記トレンチ内部を満たすように形成することができる。
本発明の一実施形態で、前記側壁スペーサはシリコン酸化物で形成することができる。
本発明の一実施形態で、前記シリコン層を形成した後、前記シリコン層の側壁が露出するように前記側壁スペーサを除去する工程を遂行できる。
上記目的を達成するためになされた本発明の他の特徴による半導体素子の製造方法は、半導体基板にＮ型ゲート電極及びＰ型ゲート電極をそれぞれ形成する段階と、前記Ｎ型及びＰ型ゲート電極にそれぞれ第１及び第２側壁スペーサを形成する段階と、前記Ｐ型ゲート電極に形成された第２側壁スペーサの両側の半導体基板を一部エッチングしてトレンチを形成する段階と、前記トレンチ内にＳｉＧｅ混晶層を形成する段階と、前記ＳｉＧｅ混晶層上にシリコン層を形成する段階と、前記シリコン層の面の結晶方向に従って、エッチング率が異なるエッチング液を利用して前記シリコン層の一部をエッチングすることによって１１１傾斜面を有するシリコンファセット（Ｓｉ ｆａｃｅｔ）を含むキャッピング層を形成する段階と、前記Ｐ型ゲート電極の両側の基板にＰ型不純物領域を形成する段階と、前記Ｎ型ゲート電極の両側の基板にＮ型不純物領域を形成する段階と、を有する。
本発明の一実施形態で、前記Ｎ型ゲート電極及びＰ型ゲート電極表面と基板表面を覆う保護膜を形成することができる。前記保護膜はシリコン窒化物で形成することができる。
本発明の一実施形態で、前記シリコン層は形成しようとするキャッピング層より更に厚く形成することができる。
本発明の一実施形態で、前記シリコン層をエッチングするためのエッチング液は１１１面に対するエッチング率が他の面に対するエッチング率に比べて低い特性を有するエッチング液であってもよい。
本発明の一実施形態で、前記シリコン層をエッチングするためのエッチング液は−ＯＨ基が含まれたエッチング液であってもよい。
本発明によれば、ＳｉＧｅ混晶層上に１１１面を有するシリコンファセットを含むキャッピング層が形成された半導体素子を形成することができる。本発明の半導体素子はＳｉＧｅ混晶層及びキャッピング層によってホールの移動度が高く、キャッピング層は高温熱処理を遂行せずに形成でき、熱的負担が殆ど発生しない。また、キャッピング層内にピッティング不良が殆ど発生しない。従って、電気的な特性と性能が優秀な半導体素子を製造することができる。
ＰＭＯＳトランジスタを示した断面図である。 ＳｉＧｅ混晶層を含むＰＭＯＳトランジスタを示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタの製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタの製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタの製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタの製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタの製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタの製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタを含む半導体素子の製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタを含む半導体素子の製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタを含む半導体素子の製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタを含む半導体素子の製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタを含む半導体素子の製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタを含む半導体素子の製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタを含む半導体素子の製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタを含む半導体素子の製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタを含む半導体素子の製造工程を示した断面図である。 本発明の一実施形態によるＭＯＳトランジスタを含む半導体素子の製造工程を示した断面図である。
以下、本発明の半導体素子の製造方法を実施するための形態の具体例を、図面を参照しながらより詳細に説明する。
本明細書で開示する本発明の実施形態に対して、特定の構造的又は機能的説明は単に本発明の実施形態を説明するための目的で例示したものであり、本発明の実施形態は多様な形態で実施され、本明細書で説明した実施形態に限定されるものと解釈してはならない。
本発明は、多様な変更を加えることができ、様々な形態を有することができるが、特定の実施形態を図面に例示して本明細書で詳細に説明する。しかし、これは本発明を特定の開示形態に限定しようとするものではなく、本発明の思想及び技術範囲に含まれる全ての変更、均等物、或いは代替物を含むものとして理解せねばならない。
図３〜図８は、本発明の一実施形態によるＭＯＳトランジスタの形成方法を示した断面図である。
図３を参照すると、半導体基板１００に素子分離膜１０５を形成して、基板を活性領域と非活性領域に区分する。
素子分離膜１０５はＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）工程で形成することができる。具体的に、基板１００の一部をエッチングして素子分離用トレンチを形成した後、素子分離用トレンチ表面に薄く熱酸化膜を形成する。この後、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、又はＨＤＰ（ｈｉｇｈ ｄｅｆｉｎｉｔｉｏｎ ｐｌａｓｍａ）工程を通じて、シリコン酸化物を素子分離用トレンチ内部に満たして平坦化する。
半導体基板１００上にゲート誘電膜１１０を形成する。ゲート誘電膜１１０は、シリコン酸化膜ＳｉＯ２、ハフニウム酸化膜ＨＦＯ２、タンタリウム酸化膜ＴＡ２Ｏ５、及びＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）膜のうちの少なくとも一つの膜で形成することができる。ゲート誘電膜１１０上にゲート電極１２０を形成するための導電膜を形成する。導電膜はＣＶＤ又はＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程を通じて形成することができる。導電膜をパターニングすることによって、ゲート電極１２０を形成する。
ゲート電極１２０を成す物質は、窒化チタニウムＴｉＮ、チタニウム／窒化チタニウムＴｉ／ＴｉＮ、窒化タングステンＷＮ、タングステン／窒化タングステンＷ／ＷＮ、窒化タンタルＴａＮ、タンタリウム／窒化タンタルＴａ／ＴａＮ、窒化チタニウムシルリコンＴｉＳｉＮ、及び窒化タングステンシリコンＷＳｉＮのうちのいずれか一つであってもよい。
ゲート電極１２０の側壁に酸化膜スペーサ１２５を形成する。
図４を参照すると、ゲート電極１２０の側壁の酸化膜スペーサ１２５をエッチングマスクとして、半導体基板１００をエッチングすることによってトレンチ１３０を形成する。後続工程で、トレンチ１３０内部にＳｉＧｅ混晶層が形成される。従って、トレンチ１３０は形成しようとするＳｉＧｅ混晶層と同じ形状で形成されなければならない。
半導体基板１００の上部面とトレンチ１３０の傾斜面との角のθ値が４０°〜９０°の角度で形成し、望ましくは４０°〜８０°の角度を有する。最も望ましくはθ値が５６°の場合、曲げ系を構成するにあたって最も効率的である。また、図示していないが、半導体基板１００の上部面とトレンチ１３０の傾斜面が一つの角を有するのではなく、多数の傾斜角を有するようにトレンチを形成することができる。この場合、トレンチ内部にＳｉＧｅ混晶層を充填して曲げ系を構成することによって、チャネル領域に圧縮応力が印加されるようにすることができる。
このように、圧縮応力が印加されるようにしてチャネル領域を構成するシリコン結晶の対称性を局所的に変形させることによって、重いホールの価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）と軽いホールの価電子帯が解けるため、チャネル領域でホールの移動度が増加して、これに伴い、トランジスタの動作速度が向上する。
本実施形態ではｎ型及びｐ型ＭＯＳトランジスタの全ての領域にトレンチ１３０を形成する。図示していないが、トレンチ１３０はＮ型及びＰ型ＭＯＳトランジスタのうちのいずれか一つが形成される領域にだけ形成することもできる。
図５を参照すると、トレンチ１３０内に、ＳｉＧｅ成長核を利用したエピタキシャル成長工程を遂行してＳｉＧｅ混晶層１３５を形成する。ＳｉＧｅ混晶層１３５を形成すると、半導体基板１００との格子定数の差に起因する一軸性の圧縮応力が素子領域ゲート電極の下のチャネル領域に印加される。この時、ゲート電極の下のチャネル領域には大きい凝縮応力が作用して電子及びホールの移動度を高め、特にホールの移動度が非常に高くなる。
ＳｉＧｅ混晶層１３５を形成する時、ＳｉＧｅソースガス及び塩化水素ＨＣｌガスを共に供給して成長速度を調節することができる。ＳｉＧｅ混晶層１３５はトレンチ１３０内部を完全に満たすように形成する。
ＳｉＧｅ混晶層１３５はソース／ドレインとならなければならない部分であるため、エピタキシャル成長工程の際、インシチュ（ｉｎ ｓｉｔｕ）でｐ型又はｎ型不純物を添加することもできる。これとは違い、ＳｉＧｅ混晶層１３５を形成した後、ＳｉＧｅ混晶層１３５にｐ型又はｎ型不純物をドーピングすることができる。このように形成されたＳｉＧｅ混晶層１３５はソース／ドレイン不純物領域となる。
図６を参照すると、ＳｉＧｅ混晶層１３５の形成以後、ＳｉＧｅ混晶層１３５上にＳｉ成長核を利用したエピタキシャル成長工程を遂行してエピタキシャルシリコン層１４０を形成する。
エピタキシャルシリコン層１４０は側壁が傾斜を有するように形成することができる。即ち、エピタキシャルシリコン層１４０は半導体基板１００の上部面とシリコン層１４０との側壁が一定の角度を有することによって、シリコンファセットが形成されるように成長させなくてもよい。従って、シリコンファセットを有するようにするための別途の工程条件が要求されない。
従って、エピタキシャルシリコン層１４０を形成する工程において、側壁傾斜が生成されるようにするためにエピタキシャル成長工程速度を調節する塩化水素を使わなくてもよい。エピタキシャル成長工程において、塩化水素を使う場合、エピタキシャルシリコン層１４０の成長速度が非常に遅くなる。しかし、本実施形態の場合、塩化水素を使わないので、エピタキシャルシリコン層１４０をより速い速度で成長させることができる。このように、エピタキシャルシリコン層１４０を十分に速い速度で成長させることができるので、成長速度を向上させるために高温工程を遂行しなくてもよい。そのため、エピタキシャルシリコン層１４０を低温で容易に成長させることができる。
従って、一般的にエピタキシャルシリコン層１４０を形成する工程において塩化水素の使い過ぎにより、エピタキシャルシリコン層１４０に発生するピッティング不良現象を抑制することができる。また、本実施形態の場合にはエピタキシャルシリコン層１４０を低温で成長させるので、高温で工程が進行する時に発生する熱的な問題点を解決することができる。
エピタキシャルシリコン層１４０は後続の湿式工程を通じてシリコンファセットを有するシリコンキャッピング層で加工されなければならない。従って、エピタキシャルシリコン層１４０は最終的に形成しようとするシリコンキャッピング層より更に厚く形成しなければならない。一例として、エピタキシャルシリコン層１４０は５００Åから１０００Å程度成長させる。
図７を参照すると、酸化膜スペーサ１２５を除去してエピタキシャルシリコン層１４０の側壁が露出するようにする。この後、エピタキシャルシリコン層１４０を面の結晶方向に従って、エッチング率が異なるエッチング液を利用して湿式エッチング工程を遂行する。具体的に、エッチング対象膜で１１１面のエッチング率が他の面に比べて低い特性を有するエッチング液を用いて湿式エッチング工程を遂行する。これで、１１１面のシリコンファセット（Ｓｉ ｆａｃｅｔ）を有するシリコンキャッピング層１４５を形成することができる。
湿式エッチング溶液は−ＯＨ基が含まれたエッチング液であってもよい。湿式エッチング溶液の具体的な例としては、水酸化アンモニウムＮＨ４ＯＨ、ＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）などが挙げられる。湿式エッチング溶液を用いてエピタキシャルシリコン層１４０をエッチングすると、エピタキシャルシリコン層１４０の１１１面はゆっくりとエッチングされ、１００面は早くエッチングされる。従って、エピタキシャルシリコン層１４０の側壁が傾斜を有するようにエッチングされることによって、図面のように１１１面を有するシリコンファセットを含むシリコンキャッピング層１４５が形成される。
エッチング工程において、エピタキシャルシリコン層１４０の１１１面がエッチングされながら、半導体基板１００と接しているエピタキシャルシリコン層１４０がエッチングされる時、エッチング工程を中断することができる。
上述した工程を遂行すると、ピッティングや熱的な問題点を発生することなく１１１面を有するシリコンキャッピング層１４５を形成することができる。また、下部のＳｉＧｅ混晶層１３５が磨耗することを抑制でき、ソース／ドレインを正常に形成することができる。また、シリコンキャッピング層１４５が１１１面を有することによって、後のＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造の形成のための不純物注入、又はハロー（ｈａｌｏ）不純物注入工程の際に、正確な角度で不純物を注入させることができる。これに加え、ソースドレインの抵抗を減らすためにソースドレイン上に金属シリサイド膜を形成する場合、金属シリサイド膜を容易に形成することができる。
図８を参照すると、シリコンキャッピング層１４５の上部面を一部エッチングしてキャッピング膜パターン１５０を形成する。この後、キャッピング膜パターン１５０のシリコンファセットの傾斜角を利用して不純物を注入することによって、低濃度ソースドレイン不純物領域１６０及び高濃度ソースドレイン不純物領域を形成する。低濃度ソースドレイン不純物領域１６０はＳｉＧｅ混晶層１３５の側面と隣接する半導体基板１００に形成される。また、高濃度ソースドレイン不純物領域はＳｉＧｅ混晶層１３５及びキャッピング膜パターン１５０に形成される。この工程によって、低濃度ソースドレイン不純物領域１６０と高濃度ソースドレイン不純物領域を含むＬＤＤ構造のソースドレインが完成する。
また、デバイスの要求に応じて、シリコンファセットの傾斜角を用いて、ハロー不純物を基板、キャッピング膜パターン１５０、及びＳｉＧｅ混晶層１３５内に注入することもできる。
上記製造方法の説明通り、シリコンファセットを含むキャッピング膜パターン１５０を形成する工程において、塩化水素を過量入れずに工程を進行したり、高い温度で工程を進行したりしなくてもよい。これによって、塩化水素によるピット（ｐｉｔ）性不良や熱的なダメージを最小化することができる。
図９〜図１８は、本発明の一実施形態による高性能のＭＯＳトランジスタを含む半導体デバイスの製造方法を説明するための工程断面図である。
図９を参照すると、半導体基板２００に素子分離膜２０５を形成して、基板を活性領域と非活性領域に区分する。半導体基板２００は、ｎＭＯＳトランジスタが形成される領域はＡに、ｐＭＯＳトランジスタが形成される領域はＢに区分される。
ＭＯＳトランジスタにおいてチャネル層の両側でＳｉＧｅ混晶層が形成される場合、ホールの移動度が向上する。従って、ｎＭＯＳトランジスタよりはｐＭＯＳトランジスタの性能が一層向上する。従って、本実施形態は発明の思想を最も効率的に遂行するためにｐＭＯＳ領域にだけＳｉＧｅ混晶層及びシリコンファセットを有するキャッピング膜を含んだ半導体デバイスを形成しようとする。
素子分離膜２０５はＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）工程を用いて形成する。具体的に、基板２００の一部をエッチングして素子分離用トレンチを形成した後、素子分離用トレンチ表面に薄く熱酸化膜を形成する。この後、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、又はＨＤＰ（ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ）工程を通じてシリコン酸化物を素子分離用トレンチ内部に満たして平坦化する。
平坦化された半導体基板２００にゲート誘電膜２１０を形成する。ゲート誘電膜２１０は、シリコン酸化膜ＳｉＯ２、ハフニウム酸化膜ＨｆＯ２、タンタリウム酸化膜Ｔａ２Ｏ５、及びＯＮＯ（ｏｘｉｄｅ／ｎｉｔｒｉｄｅ／ｏｘｉｄｅ）膜のうちの少なくとも一つの膜を含んで形成できる。ゲート誘電膜２１０上にゲート電極２１５になる導電膜を形成する。導電膜はＣＶＤ又はＡＬＤ工程を通じて形成できる。
ゲート電極２１５になる導電物質は、窒化チタニウムＴｉＮ、チタニウム／窒化チタニウムＴｉ／ＴｉＮ、窒化タングステンＷＮ、タングステン／窒化タングステンＷ／ＷＮ、窒化タンタルＴａＮ、タンタリウム／窒化タンタルＴａ／ＴａＮ、窒化チタニウムシルリコンＴｉＳｉＮ、及び窒化タングステンシリコンＷＳｉＮのうちの少なくともいずれか一つであってもよい。必要によって、ゲート電極２１５上にハードマスク２２０を形成する。以後、ハードマスク２２０をエッチングマスクとして使い、導電膜をパターニングすることによって、ゲート電極構造（ゲート電極２１５、ハードマスク２２０）を形成する。即ち、ｎＭＯＳ領域にはｎＭＯＳトランジスタ用ゲート電極構造が形成され、ｐＭＯＳ領域にはｐＭＯＳトランジスタ用ゲート電極構造が形成される。
図１０を参照すると、半導体基板２００とゲート電極構造（２１５、２２０）を覆う保護膜２２５を形成する。保護膜２２５はシリコン窒化物で形成することができる。この後、保護膜２２５上にシリコン酸化膜をデポ（ｄｅｐｏｓｉｔ）した後、シリコン酸化膜を異方性エッチングすることによって、側壁スペーサ２３０を形成する。側壁スペーサ２３０を形成した後、ｎＭＯＳ領域にだけソースドレイン不純物領域２３３を形成する。
図示していないが、ｎＭＯＳ領域に形成されるソースドレイン不純物領域はＳｉＧｅ混晶層形成以後の段階で形成することもできる。即ち、ｎＭＯＳ領域のソースドレイン不純物領域を形成するための工程の順序は変更することができる。例えば、ＳｉＧｅ混晶層形成時の温度によって、ｎＭＯＳソースドレイン不純物領域２３３に悪影響が加えられる場合には、ＳｉＧｅ混晶層を形成した後に、ｎＭＯＳソースドレイン不純物領域２３３を形成する。
図１１を参照すると、ｐＭＯＳ領域の基板だけが露出するようにｎＭＯＳ領域を覆う感光膜２３５を形成する。
ｐＭＯＳ領域の領域Ｂの半導体基板２００に形成されたゲート電極２１５の側壁スペーサ２３０をエッチングマスクとして使い、半導体基板２００をエッチングすることによって、トレンチ２４０を形成する。トレンチ２４０は半導体基板２００の上部面とトレンチ２４０の傾斜面の角のθ値が４０°〜９０°になるように形成し、望ましくは４０°〜８０°になるように形成する。最も望ましくはθ値が５６°の場合が曲げ系を構成するにあたって最も効率的である。また、半導体基板２００の上部面とトレンチ２４０の傾斜面が成す角が一つの角でなく、図示していないが、多数の傾斜角を有するようにトレンチを形成することもできる。この場合、トレンチ内部にＳｉＧｅ混晶層を充填して曲げ系を構成することによって、チャネル領域に圧縮応力が印加されるようにすることができる。
図１２を参照すると、ｐＭＯＳ領域の半導体基板２００に形成されたトレンチ２４０内にＳｉＧｅ成長核を利用したエピタキシャル成長工程を遂行してＳｉＧｅ混晶層２４５を形成する。ＳｉＧｅ混晶層２４５を形成すると、半導体基板２００との格子定数の差に起因する一軸性の圧縮応力がｐＭＯＳ領域のゲート電極２１５の下のチャネル領域に印加される。この時、ゲート電極２１５の下のチャネル領域には大きい凝縮応力が作用してホールの移動度が高まる。本実施形態の場合、ｐＭＯＳ領域にＳｉＧｅ混晶層２４５を形成するので、完成したｐＭＯＳトランジスタのホールの移動度が高まり、デバイス特性が画期的に良くなる。
即ち、ＳｉＧｅ混晶層２４５の形成によって生成された圧縮応力がチャネル領域を構成するシリコン結晶の対称性を局所的に変形させる。従って、重いホールの価電子帯（ｖａｌｅｎｃｅ ｂａｎｄ）と軽いホールの価電子帯が解けるため、チャネル領域でホールの移動度が増加し、トランジスタの動作速度が向上する。
ＳｉＧｅ混晶層２４５の形成時、ＳｉＧｅソースガス及び塩化水素ガスを共に供給して成長速度を調節することができる。また、工程温度を変化させることによって、成長速度を調節することができる。従って、二つの工程変数を適切に調節して成長速度を決めることができる。ＳｉＧｅ混晶層２４５はトレンチ２４０内部を完全に満たすように形成する。
ＳｉＧｅ混晶層２４５の形成工程は、４００℃〜５５０℃の間で、シランＳｉＨ４ガスのＳｉ気相原料とゲルマンＧｅＨ４ガスのＧｅの気相原料を下にして、塩化水素を触媒ガスとして使い、エピタキシャル成長させることによって遂行する。
このようなＳｉＧｅ混晶層２４５をエピタキシャル成長させる時、トレンチの底面又は側壁面に、Ｓｉの１００面又は１１１面が露出していると、結晶欠陥が殆どないＳｉＧｅ混晶層２４５を形成することができる。従って、トレンチ２４０が傾いた側壁面を有している時、特にＳｉＧｅ混晶層２４５の形成が有利である。
トレンチの内部に満たされたＳｉＧｅ混晶層２４５は半導体基板２００との格子定数の差に起因する一軸性の圧縮応力をｐＭＯＳ領域のゲート誘電膜２１０の下のチャネル領域に印加する役割をする。従って、チャネル領域に応力を集中させることができる構造でトレンチを形成することが望ましい。
また、ＳｉＧｅ混晶層２４５は後続工程を通じてソースドレインになる部分であるため、エピタキシャル成長工程を遂行する時、インシチュでｐ型不純物を添加してソースドレイン不純物領域になるようにすることができる。これとは違い、ＳｉＧｅ混晶層２４５を形成した後、ＳｉＧｅ混晶層２４５にｐ型不純物をドーピングすることができる。
図１３を参照すると、Ｓｉ成長核を利用してエピタキシャル工程を遂行してエピタキシャルシリコン層２５０を形成する。
エピタキシャルシリコン層２５０は側壁が垂直の傾斜を有するように形成することができる。即ち、エピタキシャルシリコン層２５０は基板及び側壁が垂直以下の一定の角度を有することによって、シリコンファセットが形成されるように成長させなくてもよい。従って、シリコンファセットを有するようにするための別途の工程条件が要求されない。
従って、エピタキシャルシリコン層２５０を形成する工程において、側壁傾斜が生成されるようにするためにエピタキシャル成長工程速度を調節する塩化水素を使わなくてもよい。このように、エピタキシャル成長工程速度を大きく減少させる塩化水素が使われないので、エピタキシャルシリコン層２５０をより速い速度で成長させることができる。また、エピタキシャルシリコン層２５０を十分に速い速度で成長させることできるので、成長速度を向上させるために高温工程を遂行しなくてもよい。そのため、エピタキシャルシリコン層２５０を低温で簡単に成長させることができる。
エピタキシャルシリコン層２５０を形成する工程において塩化水素を使う場合、エピタキシャルシリコン層２５０にピッティング不良が発生することがある。しかし、本実施形態の場合、エピタキシャルシリコン層２５０を形成する時、塩化水素を使わないため、ピッティング不良を抑制することができる。これに加え、本実施形態の場合にはエピタキシャルシリコン層２５０を低温で成長させることが可能なので、高温で工程が進行する時に発生する熱的な問題点を解決することができる。
エピタキシャルシリコン層２５０は、後続の湿式エッチング工程を通じて、シリコンファセットを有するシリコンキャッピング層で加工されなければならない。従って、エピタキシャルシリコン層２５０は最終的に形成しようとするシリコンキャッピング層より更に厚く形成しなければならない。エピタキシャルシリコン層２５０は約５００Åから約１０００Å程度の厚さに成長させる。
エピタキシャルシリコン層２５０はＳｉＧｅ混晶層２４５の上部面から結晶成長する。
図１４を参照すると、ゲート電極２１５の側壁に形成された側壁スペーサ２３０を除去する。これで、エピタキシャルシリコン層２５０の側壁が外部に露出する。
この後、エピタキシャルシリコン層２５０を湿式エッチングして１１１面のシリコンファセットを含むシリコンキャッピング層２５５を形成する。湿式エッチングはエピタキシャルシリコン層２５０の面の結晶方向によって、エッチング率が異なるエッチング液を使い遂行する。即ち、エピタキシャルシリコン層２５０の１１１面では他の面よりエッチング率が低いエッチング液を使う。
具体的に、湿式エッチング溶液としては、−ＯＨ基が含まれたエッチング液を使うことができる。湿式エッチング溶液の具体的な例としては、ＮＨ４ＯＨ、ＴＭＡＨなどが挙げられる。湿式エッチング溶液を使うと、エピタキシャルシリコン層２５０の側壁が傾斜を有するようにエッチングされることによって、図面のように１１１面を有するシリコンファセットを含むシリコンキャッピング層２５５が形成される。
シリコンキャッピング層２５５を形成するためのエッチング工程において、エピタキシャルシリコン層２５０の１１１面がエッチングされながら、半導体基板２００と接しているエピタキシャルシリコン層２５０がエッチングされる時、エッチング工程を中断することができる。
上述した工程を遂行すると、ピッティング不良や熱的負担なしに１１１面を有するシリコンキャッピング層２５５を形成することができる。また、下部のＳｉＧｅ混晶層２４５が磨耗することを抑制でき、ＰＭＯＳトランジスタのソース／ドレインを正常に形成することができる。また、シリコンキャッピング層２５５が１１１面を有することによって、後のＬＤＤ構造の形成のための不純物注入、又はハロー不純物注入工程の際に、正確な角度で不純物を注入させることができる。
感光膜（図示せず）を用いてｎＭＯＳ領域を覆う。そして、シリコンファセットの傾斜角を利用してｐＭＯＳ領域にＰ型不純物を注入することによって、低濃度ソースドレイン不純物領域２６５及び高濃度ソースドレイン不純物領域を形成する。低濃度ソースドレイン不純物領域２６５はＳｉＧｅ混晶層２４５の側面と隣接するｐＭＯＳ領域の半導体基板２００に形成される。また、高濃度ソースドレイン不純物領域はＳｉＧｅ混晶層２４５及びシリコンキャッピング層２５５に形成される。従って、低濃度ソースドレインと高濃度ソースドレインを含むＬＤＤ構造のソースドレインが完成する。
この後、感光膜（図示せず）を用いてｐＭＯＳ領域を覆い、ｎＭＯＳ領域にＮ型不純物を注入させてＬＤＤ構造のＮ型ソースドレイン不純物領域２６８を形成する。
また、デバイスの要求によっては、キャッピング膜パターンに含まれたシリコンファセットの傾斜角を利用して、ハロー不純物を注入することもできる。
これで、ｐＭＯＳ領域にはＳｉＧｅ混晶層２４５を含み、ホールの移動度が高いＰＭＯＳトランジスタが完成する。また、ｐＭＯＳトランジスタはＬＤＤ構造のソースドレインを含む。また、ｎＭＯＳ領域にはＳｉＧｅ混晶層が含まれないＮＭＯＳトランジスタが完成する。
図１５を参照すると、不純物注入後、湿式エッチング工程を遂行して保護膜２２５を除去する。すると、ゲート電極２１５の側壁には相対的に高い誘電率を有する保護膜２２５が除去されるため、ゲート電極２１５と低濃度ソースドレイン不純物領域２６５との間で生成される寄生キャパシタンスが減少する。従って、電気的な特性が優秀なデバイスを作ることができるようになる。
保護膜２２５の除去後、シリコンキャッピング層の上部面をエッチングして、キャッピング膜パターン２６０を形成する。キャッピング膜パターン２６０が形成されることによって、後続工程でソースドレインの金属シリサイド膜を容易に形成することができる。そして、キャッピング膜パターン２６０は、膜内の結晶欠陥や不純物が殆どなく、シリコン成分が豊富で金属シリサイド膜の形成時、これとの結合力がよい。従って、キャッピング膜パターン２６０との接着力が優秀で、低抵抗を有する金属シリサイド膜を形成できるようになる。
図１６を参照すると、金属シリサイド工程を通じてソースドレイン上に金属シリサイド膜２７０を形成する。この時、ｐＭＯＳ領域はシリコンファセットを含むキャッピング膜パターン２６０の上部面に金属シリサイド膜２７０が形成される。また、ｎＭＯＳ領域には、不純物領域が形成された基板２００上に金属シリサイド膜２７０が形成される。金属シリサイド膜２７０の形成物質としては、ニッケルシリサイド、コバルトシリサイドなどを使うことができる。
図１７を参照すると、半導体基板２００及びゲート電極２１５を覆う第１層間絶縁膜２７５を形成する。第１層間絶縁膜２７５上にエッチング防止膜２８０を形成する。この後、コンタクト形成工程やダマシン工程を利用して第１層間絶縁膜２７５に第１金属配線２８５を形成する。第１金属配線には、銅、タングステンなどのように抵抗が少ない物質を使う。
図１８を参照すると、エッチング防止膜２８０上に第２層間絶縁膜２９０を形成する。第２層間絶縁膜２９０にコンタクト形成工程やダマシン工程を利用して第２金属配線２９５を形成する。第２金属配線は、銅、タングステンなどのような物質を使い形成する。第２金属配線２９５の形成後、上部保護膜３００を形成する。
上記製造方法の説明通り、塩化水素を過量入れて工程を進行したり、高い温度で工程を進行したりせずに、シリコンファセットを含むキャッピング膜パターン２６０を形成することができる。これに伴い、塩化水素によるピッティング（ｐｉｔ）性不良や熱的なダメージを最小化することができる。
そして、上記方法によりキャッピング膜パターン２６０を形成することによって、ＳｉＧｅ混晶層２４５の摩耗を防ぎ、良質の金属シリサイド膜を形成でき、電気的な特性が優秀な半導体デバイスを作ることができる。
以上、図面を参照しながら本発明の実施形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１ シリコン基板
１ａ，１ｂ ｐ型拡散領域
１Ａ、１Ｂ、３５、１３５、２４５ ＳｉＧｅ混晶層
２ ゲート絶縁膜
３、１２０、２１５ ゲート電極
３Ａ、３Ｂ、２３０ 側壁スペーサ
４０ キャッピング層
１００、２００ 半導体基板
１０５、２０５ 素子分離膜
１１０、２１０ ゲート誘電膜
１２５ 酸化膜スペーサ
１３０、２４０ トレンチ
１４０、２５０ エピタキシャルシリコン層
１４５、２５５ シリコンキャッピング層
１５０、２６０ キャッピング膜パターン
１６０、２６５ 低濃度ソースドレイン不純物領域
２２０ ハードマスク
２２５ 保護膜
２３３ ｎＭＯＳソースドレイン不純物領域
２３５ 感光膜
２６８ Ｎ型ソースドレイン不純物領域
２７０ 金属シリサイド膜
２７５ 第１層間絶縁膜
２８０ エッチング防止膜
２８５ 第１金属配線
２９０ 第２層間絶縁膜
２９５ 第２金属配線
３００ 上部保護膜

Claims (9)

  1. 半導体基板にゲート電極を形成する段階と、
    前記ゲート電極に側壁スペーサを形成する段階と、
    前記側壁スペーサの両側の半導体基板を一部エッチングしてトレンチを形成する段階と、
    前記トレンチ内にＳｉＧｅ混晶層を形成する段階と、
    前記ＳｉＧｅ混晶層上にシリコン層を形成する段階と、
    前記シリコン層の面の結晶方向に従って、エッチング率が異なるエッチング液を利用して前記シリコン層の一部をエッチングすることによって１１１傾斜面を有するシリコンファセット（Ｓｉ ｆａｃｅｔ）を含むキャッピング層を形成する段階と、を有することを特徴とする半導体素子の製造方法。
  2. 前記キャッピング層及び該キャッピング層の両側の基板に不純物を注入してソースドレイン不純物領域を形成する段階を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記シリコン層はエピタキシャル成長工程を通じて形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記シリコン層は側壁が垂直傾斜を有するように前記エピタキシャル成長工程を遂行することを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記シリコン層をエッチングするためのエッチング液は１１１面に対するエッチング率が他の面に比べて低い特性を有するエッチング液であることを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記シリコン層をエッチングするためのエッチング液は−ＯＨ基が含まれたエッチング液であることを特徴とする請求項１に記載の半導体素子の製造方法。
  7. 前記エッチング液は水酸化アンモニウムＮＨ４ＯＨ及びＴＭＡＨ（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ ｈｙｄｒｏｘｉｄｅ）のうちの少なくとも一つであることを特徴とする請求項６に記載の半導体素子の製造方法。
  8. 前記キャッピング層上に金属シリサイド膜を形成する段階を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  9. 前記基板の上部面と平行な平面とトレンチとの傾斜面との角度は４０°〜９０°であることを特徴とする請求項１に記載の半導体素子の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102487015A (zh) * 2010-12-03 2012-06-06 中国科学院微电子研究所 一种半导体结构及其制造方法
US8383485B2 (en) * 2011-07-13 2013-02-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial process for forming semiconductor devices
KR20140038826A (ko) 2012-09-21 2014-03-31 삼성전자주식회사 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
CN104217956B (zh) * 2013-06-05 2017-05-17 中芯国际集成电路制造(上海)有限公司 Pmos晶体管及其制作方法
US9209175B2 (en) 2013-07-17 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having epitaxy regions with reduced facets
US9202916B2 (en) 2013-12-27 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure
US9613974B2 (en) 2015-03-13 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
CN106558499B (zh) * 2015-09-30 2019-09-27 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
CN106887408B (zh) 2015-12-15 2019-12-17 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US10319832B2 (en) 2017-04-28 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming same
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Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2964925B2 (ja) 1994-10-12 1999-10-18 日本電気株式会社 相補型ｍｉｓ型ｆｅｔの製造方法
TW497120B (en) * 2000-03-06 2002-08-01 Toshiba Corp Transistor, semiconductor device and manufacturing method of semiconductor device
TWI225715B (en) * 2001-09-11 2004-12-21 Asia Pacific Microsystems Inc Manufacturing method of film bulk acoustic device
US7303949B2 (en) * 2003-10-20 2007-12-04 International Business Machines Corporation High performance stress-enhanced MOSFETs using Si:C and SiGe epitaxial source/drain and method of manufacture
JP4837902B2 (ja) * 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
US7288448B2 (en) * 2004-08-24 2007-10-30 Orlowski Marius K Method and apparatus for mobility enhancement in a semiconductor device
US7485941B2 (en) * 2004-12-15 2009-02-03 Tower Semiconductor Ltd. Cobalt silicide schottky diode on isolated well
KR100882930B1 (ko) * 2004-12-17 2009-02-10 삼성전자주식회사 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들
JP4369359B2 (ja) * 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7195985B2 (en) 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
US7629273B2 (en) * 2006-09-19 2009-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for modulating stresses of a contact etch stop layer
US20090166625A1 (en) 2007-12-28 2009-07-02 United Microelectronics Corp. Mos device structure

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