CN102157380B - 制造半导体装置的方法 - Google Patents

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Abstract

一种制造半导体装置的方法包括在半导体基底上形成栅电极并在所述栅电极上形成侧壁间隔件。然后，部分地蚀刻位于所述侧壁间隔件的两侧的所述半导体基底的一部分，以形成沟槽。在所述沟槽中形成SiGe混合的晶体层。在所述SiGe混合的晶体层上形成硅层。根据所述硅层的面的晶向，使用具有不同蚀刻速率的蚀刻溶液部分地蚀刻所述硅层的一部分，从而形成包括具有(111)倾斜面的硅面的覆盖层。

Description

制造半导体装置的方法
技术领域
示例实施例涉及制造半导体装置的方法。更具体地说，示例实施例涉及制造显示出高性能并包括尺寸超小的晶体管的半导体装置的方法。
背景技术
图案的小型化对于形成高度集成的半导体装置来说会是必要因素。现在，已经制造出可具有高操作速度和栅极长度为例如大约40nm或更小的尺寸超小的半导体装置。
对于包括具有高操作速度的晶体管的尺寸超小的半导体装置，在栅电极下方提供的沟道区的面积与传统的半导体装置的沟道区的面积相比会相对小。经过沟道区的电子或空穴的迁移率很大程度上受到例如施加到沟道区的应力的影响。因此，已经广泛地在使施加到沟道区的应力的强度最优化和提高半导体装置的操作速度方面进行了各种研究。
对于包括硅基底作为沟道的半导体装置，空穴迁移率会小于电子迁移率。因此，当设计集成半导体电路装置时，使用空穴作为载流子的p沟道MOS晶体管的操作速度的提高会是重要的。
对于p沟道MOS晶体管，空穴迁移率可以通过向沟道区施加单轴压应力而提高。为了解释对沟道区的压应力的施加手段，在图1中示出了p-MOS晶体管的示例性示意性构造的剖视图。
参照图1，在硅基底1上，可以形成与沟道区对应的栅极绝缘层2和栅电极3。在栅电极2的两侧部处的基底1中，可以形成用于限定沟道区的p型扩散区1a和1b。在栅电极3的侧壁上，可以形成侧壁间隔件3A和3B。
扩散区1a和1b可以分别用作MOS晶体管的源极和漏极的延伸区。移动穿过栅电极3下方的沟道区的空穴的流动可以由施加到栅电极3的栅极电压控制。
再参照图1，SiGe混合的晶体层1A和1B可以形成在侧壁间隔件3A和3B的两个外侧处的硅基底1中。在SiGe混合的晶体层1A和1B中，可以形成分别接触扩散区1a和1b的p型源极区和漏极区。
对于具有在图1中示出的构造的MOS晶体管，因为SiGe混合的晶体层1A和1B的晶格常数可比硅基底1的晶格常数大，所以在SiGe混合的晶体层1A和1B中压应力会形成为由箭头“a”所示。因此，在SiGe混合的晶体层1A和1B中会产生与硅基底1的表面部分大约垂直且由箭头“b”表示的弯曲应力。
因为SiGe混合的晶体层1A和1B可以通过外延生长工艺从硅基底1形成，所以根据SiGe混合的晶体层1A和1B的如箭头“b”指示的应力，会沿垂直方向在硅基底的沟道区中产生如箭头“c”指示的弯曲应力。另外，与上面描述的沟道区中的弯曲应力类似，会产生如箭头“d”指示的单轴压应力。
对于图1中的MOS晶体管，由于对沟道区施加的单轴压应力会导致构成沟道区的硅晶体的对称性能发生局部地变形。根据对称性能的变化，重空穴的价带和轻空穴的价带会松开(untie)，并且沟道区中的空穴迁移率会提高，因此可以提高晶体管的操作速度。可以在栅极长度为大约50nm或更小的尺寸超小的半导体装置中特别示出由于沟道区中的应力的局部分离所产生的空穴迁移率的提高和所产生的晶体管的操作速度的提高。
在2006年12月7日公布的第10-0657395B1号韩国专利中，参照图1，在第5页第1-22行公开了关于上述技术的背景技术的详细描述。
图2是具有另一结构的p-MOS晶体管的剖视图。
在图2中，示出了包括具有硅面(Si面)的覆盖层40以防止SiGe混合的晶体层35的损耗或劣化的MOS晶体管。
参照图2，为了在SiGe混合的晶体层35上形成包括硅面的覆盖层40，可以在执行硅的外延生长工艺的同时引入大量的氯化氢(HCl)，以形成包括倾斜侧壁的覆盖层40。然而，当提供大量的氯化氢时，有可能在包括硅面的覆盖层40处产生孔蚀(pit)。另外，由于氯化氢的引入，所以在执行外延生长工艺时硅的生长速率会大大地降低。
在这种情况下，可以提高工艺温度，从而充分地增大层的生长速率。当提高工艺温度时，由于热预算而会产生缺陷。
发明内容
示例实施例提供了制造半导体装置的方法，所述方法包括简单的工艺，并抑制孔蚀缺陷的产生，因此制造的半导体装置可以包括具有改善性能的MOS晶体管。
根据示例实施例，提供了一种制造半导体装置的方法。在所述方法中，在半导体基底上形成栅电极。在所述栅电极上形成侧壁间隔件。部分地蚀刻在所述侧壁间隔件的两侧的所述半导体基底的一部分，以形成沟槽。在所述沟槽中形成SiGe混合的晶体层。在所述SiGe混合的晶体层上形成硅层。根据所述硅层的面的晶向，使用具有不同蚀刻速率的蚀刻溶液部分地蚀刻所述硅层的一部分，以形成包括具有(111)倾斜面的硅面(Si面)的覆盖层。
在示例实施例中，还可以执行将杂质掺杂到所述覆盖层和位于所述覆盖层的两侧的基底中以形成源极/漏极杂质掺杂的区域的工艺。
在示例实施例中，所述硅层可以被形成为厚度大于所述覆盖层的厚度。
在示例实施例中，所述硅层可以通过外延生长工艺形成。
在示例实施例中，可以执行所述外延生长工艺来形成具有侧壁的所述硅层，所述侧壁具有垂直倾斜度。
在示例实施例中，用于蚀刻所述硅层的所述蚀刻溶液相对于所述(111)面的蚀刻速率可比相对于其它面的蚀刻速率慢。
在示例实施例中，用于蚀刻所述硅层的所述蚀刻溶液可以含有-OH官能团。
在示例实施例中，所述蚀刻溶液可以包括氢氧化铵(NH4OH)和四甲基氢氧化铵(TMAH)中的至少一种。
在示例实施例中，当接触所述基底的所述硅层开始被蚀刻时，可以停止所述硅层的沿所述硅层的(111)面的蚀刻工艺。
在示例实施例中，还可以执行在所述覆盖层上形成金属硅化物层的工艺。
在示例实施例中，所述基底的上表面和所述沟槽之间的角可以在大约40°至大约90°的范围内。
在示例实施例中，所述SiGe混合的晶体层可以被形成为填充所述沟槽的内部。
在示例实施例中，所述侧壁间隔件可以通过使用氧化硅形成。
在示例实施例中，在形成所述硅层之后，可以去除所述侧壁间隔件，以暴露所述硅层的侧壁部分。
根据示例实施例，提供了一种制造晶体管的方法。在所述方法中，在半导体基底上分别形成n型栅电极和p型栅电极。在所述n型栅电极和所述p型栅电极上分别形成第一侧壁间隔件和第二侧壁间隔件。在形成于所述p型栅电极中的所述第二侧壁间隔件的两侧部分地蚀刻所述半导体基底的一部分，以形成沟槽。在所述沟槽中形成SiGe混合的晶体层。在所述SiGe混合的晶体层上形成硅层。根据所述硅层的面的晶向，使用具有不同蚀刻速率的蚀刻溶液部分地蚀刻所述硅层的一部分，以形成包括具有(111)倾斜面的硅面(Si面)的覆盖层。在位于所述p型栅电极的两侧的基底中形成p型杂质掺杂的区域。在位于所述n型栅电极的两侧的基底中形成n型杂质掺杂的区域。
在示例实施例中，还可以执行形成覆盖所述n型栅电极、所述p型栅电极和所述基底的表面的钝化层的工艺。
在示例实施例中，所述钝化层可以使用氮化硅形成。
在示例实施例中，所述硅层可以被形成为厚度大于所述覆盖层的厚度。
在示例实施例中，用于蚀刻所述硅层的所述蚀刻溶液相对于所述(111)面的蚀刻速率可比相对于其它面的蚀刻速率慢。
在示例实施例中，用于蚀刻所述硅层的所述蚀刻溶液可以含有-OH官能团。
根据示例实施例，可以制造一种在SiGe混合的晶体层上包括覆盖层的半导体装置，所述覆盖层包括具有(111)面的硅面。由于所述SiGe混合的晶体层和所述覆盖层，可以提高半导体装置的空穴迁移率。所述覆盖层可以在没有执行高温热处理的情况下形成，并且不会产生热预算。另外，在所述覆盖层中会极少地产生孔蚀缺陷。因此，可以获得显示出改善的电性能的半导体装置。
附图说明
通过参照附图详细描述示例性实施例，这些特征对于本领域普通技术人员来说将变得更加明显，在附图中：
图1示出了示例性p-MOS晶体管的剖视图。
图2示出了包括SiGe混合的晶体层的示例性p-MOS晶体管的剖视图。
图3至图8示出了根据示例实施例的用于解释形成MOS晶体管的方法的剖视图。
图9至图18示出了根据示例实施例的用于解释制造包括MOS晶体管的半导体装置的方法的剖视图。
具体实施方式
通过引用于2010年2月12日在韩国知识产权局提交的、名称为“Methodsof Manufacturing Semiconductor Devices”的第10-2010-0013123号韩国专利申请将其全部内容并入本文。
在下文中将参照附图更充分地描述各种示例实施例，在附图中示出了一些示例实施例。然而，本发明构思可以以许多不同的形式来实施，而不应该被理解为局限于在此提出的示例实施例。而是提供这些示例实施例使本描述将是彻底的且完整的，并将把本发明构思的范围充分地传达给本领域的技术人员。在附图中，为了清楚起见，会夸大层和区域的尺寸和相对尺寸。
应该理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上、直接连接到或直接结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的元件。如在这里使用的，术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是，尽管在这里可使用术语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被命名为第二元件、组件、区域、层或部分。
为了便于描述，在这里可使用空间相对术语，如“在...下面”、“在...下方”、“下部的”、“在...上面”、“上部的”等来描述如图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果在附图中装置被翻转，则描述为在其它元件或特征“下方”或“下面”的元件随后将被定位为“在”其它元件或特征“上面”。因此，示例性术语“在...下方”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其它方位)，相应地解释这里使用的空间相对描述符。
这里使用的术语仅是为了描述特定示例实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式的“一个(种)”和“所述(该)”也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想示例实施例(以及中间结构)的示意图的剖视图来描述示例实施例。这样，预计这些图形的形状出现由例如制造技术和/或公差而引起的变化。因此，示例实施例不应该被理解为局限于在此示出的区域的具体形状，而应该包括例如由制造导致的形状变形。在图中示出的区域实际上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制本发明构思的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。将进一步理解，除非这里明确定义，否则术语(例如在通用的字典中定义的术语)应该被解释为具有与相关领域的上下文中它们的意思一致的意思，而不是理想地或者过于正式地解释它们的意思。
在下文中，将详细解释关于制造半导体装置的方法的示例实施例。
图3至图8是根据示例实施例的用于解释形成MOS晶体管的方法的剖视图。
参照图3，可以在半导体基底100中形成装置隔离层105，从而将半导体基底100分为有源区和非有源区。
装置隔离层105可以通过浅沟槽隔离(STI)工艺形成。具体地说，可以蚀刻基底100的一部分，以形成用于装置隔离的沟槽。在用于装置隔离的沟槽的表面上，可以形成薄的热氧化层。然后，可以通过化学气相沉积(CVD)工艺或高密度等离子体(HDP)CVD工艺使用氧化硅填充用于装置隔离的沟槽的内部，然后可以执行平坦化工艺。
在半导体基底100上，可以形成栅极介电层110。栅极介电层110可以包括氧化硅(SiO2)层、氧化铪(HfO2)层、氧化钽(Ta2O3)层和ONO(氧化物/氮化物/氧化物)层中的至少一种。在栅极介电层110上，可以形成用于形成栅电极120的导电层。导电层可以通过CVD工艺或原子层沉积(ALD)工艺形成。可以将导电层图案化，以形成栅电极120。
可用于栅电极的形成材料的示例可以包括例如氮化钛(TiN)、钛/氮化钛(Ti/TiN)、氮化钨(WN)、钨/氮化钨(W/WN)、氮化钽(TaN)、钽/氮化钽(Ta/TaN)、氮化钛硅(TiSiN)和氮化钨硅(WSiN)。
在栅电极120的侧壁部分上，可以形成氧化物层间隔件125。
参照图4，可以使用位于栅电极120的侧壁上的氧化物层间隔件125作为蚀刻掩模来蚀刻半导体基底100，以形成沟槽130。可以在后面的工艺中在沟槽130内形成SiGe混合的晶体层。因此，沟槽130可以被形成为形状与将形成的SiGe混合的晶体层的形状相同。
沟槽130可以被形成为半导体基底100的上表面和/或平行于上表面的平面与沟槽130的倾斜表面之间的θ角(例如在图4中所示)为大约40°至大约90°。所述角可以为大约40°至大约80°。例如，当θ为50°时，可以有效地完成弯曲系统的构造。沟槽可以被形成为产生具有相同的一个值的角。可选地，沟槽可以被形成为在半导体基底100的上表面和沟槽130的倾斜表面之间产生多个角。SiGe混合的晶体层可以填充沟槽的内部，以构成弯曲系统，从而可以使压应力施加到沟道区。
如上所述，压应力会施加到沟道区，并且构成沟道区的硅晶体的对称性能会局部地变形。在这种情况下，在不意图受到该理论约束的情况下，重空穴的价带和轻空穴的价带会松开，通过沟道区的空穴迁移率会增加，并可以提高晶体管的操作速度。
根据示例实施例，沟槽130可以形成在n型晶体管和p型晶体管会被形成的每个区域中。沟槽130可以形成在包括n型晶体管和p型晶体管的区域中的仅仅一种区域中。
参照图5，可以执行使用SiGe生长核的外延生长工艺，从而在沟槽130中形成SiGe混合的晶体层135。当形成SiGe混合的晶体层135时，由于SiGe混合的晶体层135的晶格常数与半导体基底100的晶格常数的差异产生的单轴压应力会施加到位于装置区中的栅电极下方的沟道区。因此，大的压应力会施加到栅电极下方的沟道区，并且可以提高电子迁移率和空穴迁移率。具体地说，可以大大地提高空穴迁移率。
在形成SiGe混合的晶体层135时，可以同时引入SiGe源气和氯化氢(HCl)气体，以控制SiGe混合的晶体层135的生长速率。SiGe混合的晶体层135可以被形成为完全地填充沟槽130的内部。
因为SiGe混合的晶体层135可以变为源极区和/或漏极区，所以在执行外延生长工艺的同时，可以原位加入p型杂质或n型杂质。可选地，在形成SiGe混合的晶体层135之后，可以将p型杂质或n型杂质掺杂到SiGe混合的晶体层135中。因此形成的SiGe混合的晶体层135可以变为源极/漏极杂质区。
参照图6，在形成SiGe混合的晶体层135之后，可以执行使用Si生长核的外延生长工艺，从而在SiGe混合的晶体层135上形成外延硅层140。
外延硅层140可以被形成为具有倾斜的侧壁。即，外延硅层140可以被形成为使得外延硅层140的倾斜侧壁相对于基底100的上表面具有恒定角，因此可以不需要用于形成硅面的生长工艺。因此，可以不需要用于形成硅面的单独工艺条件。
因此，在形成外延硅层140的过程中，可以不引入用于控制外延生长工艺的生长速率以形成倾斜的侧壁的氯化氢。当在外延生长工艺期间使用氯化氢时，会大大地降低外延硅层140的生长速率。根据示例实施例，在不意图受到该理论约束的情况下，可以不使用氯化氢，因此可以更加快速地生长外延硅层140。因为外延硅层140可以足够快速地生长，所以可以省去在高温下执行的用于提高外延硅层140的生长速率的工艺。可以在低温下容易地生长外延硅层140。
因此，在外延硅层140的形成期间可以抑制通过使用过量的氯化氢而在外延硅层140中通常产生的孔蚀现象。另外，外延硅层140可以在低温下生长，因此根据示例实施例，可以解决当在高温下执行外延生长工艺时出现的热问题。
可以通过随后执行的湿蚀刻工艺将外延硅层140处理成包括硅面的硅覆盖层。因此，外延硅层140可以被形成为厚度大于将要形成的目标硅覆盖层的厚度。具体地说，外延硅层140可以被形成为具有大约500埃至大约1,000埃的厚度。
参照图7，可以去除氧化物层间隔件125，以暴露外延硅层140的侧壁。根据外延硅层140的面的晶向，可以使用具有不同的蚀刻速率的蚀刻溶液对外延硅层140进行湿蚀刻。具体地说，当与将要蚀刻的其它面相比，对于(111)面，可以使用具有相对低的蚀刻速率的蚀刻溶液来执行湿蚀刻。可以形成具有(111)面的硅面的硅覆盖层145。例如根据Miller指数，硅覆盖层145的(111)面可以是(111)倾斜面。
湿蚀刻溶液可以是含有-OH官能团的蚀刻溶液。可用于湿蚀刻的溶液的示例可以包括氢氧化铵(NH4OH)、四甲基氢氧化铵(TMAH)等中的至少一种。当使用湿蚀刻溶液中的一种溶液来蚀刻外延硅层140时，可以缓慢地蚀刻外延硅层140的(111)面，而快速地蚀刻(100)面。外延硅层140的侧壁可以被蚀刻为具有倾斜面，并且可以形成包括具有(111)面的硅面的硅覆盖层145，如图7所示。
当蚀刻接触半导体基底100的外延硅层140时，可以停止关于外延硅层140的(111)面的蚀刻工艺。
根据上述工艺，可以形成具有(111)面的硅覆盖层145而不会产生关于孔蚀或热的问题。另外，可以抑制对下面的SiGe混合的晶体层135的磨损，因此可以形成正常的源极区/漏极区。在不意图受到该理论约束的情况下，因为硅覆盖层145具有(111)面，所以在保持精确的掺杂角的同时，可以将用于形成轻掺杂漏极(LDD)结构的杂质或卤素杂质掺杂到硅覆盖层145中。此外，当金属硅化物层形成在源极区/漏极区上以降低源极区/漏极区的阻抗时，可以容易地执行金属硅化物层的形成工艺。
参照图8，可以通过部分地蚀刻硅覆盖层145的上表面的一部分来形成覆盖层图案150。可以使用覆盖层图案150的硅面的倾斜角将杂质掺杂到覆盖层图案150中，从而形成轻掺杂的源极/漏极杂质区160和高掺杂的源极/漏极杂质区。可以在与SiGe混合的晶体层135的侧表面相邻的半导体基底100中形成轻掺杂的源极/漏极杂质区160。可以在SiGe混合的晶体层135和覆盖层图案150中形成高掺杂的源极/漏极杂质区。通过上述工艺，可以获得包括轻掺杂的源极/漏极杂质区160和高掺杂的源极/漏极杂质区的源极区/漏极区的LDD结构。
可选地，根据装置的需要，可以使用硅面的倾斜角将卤素杂质掺杂到基底100、覆盖层图案150和SiGe混合的晶体层135中。
如在以上制造方法中所述，在不意图受限于该理论的情况下，可以通过没有引入过量的氯化氢的工艺或者通过没有施加高温的工艺形成具有硅面的覆盖层图案150。因此，可以使由于氯化氢导致的孔蚀缺陷以及热损坏最小化。
图9至图18是根据示例实施例的用于解释制造包括性能提高的MOS晶体管的半导体装置的方法的剖视图。
参照图9，可以在半导体基底200上形成装置隔离层205，从而将基底200分为有源区和非有源区。可以将半导体基底200分为其中可形成n-MOS晶体管的区域A和其中可形成p-MOS晶体管的区域B。
在MOS晶体管中，当在沟道层的两侧形成SiGe混合的晶体层时，可以提高空穴迁移率。因此，与pMOS晶体管的性能相比，可以更多地提高n-MOS晶体管的性能。根据一些实施例，可以仅在p-MOS区中形成包括具有SiGe混合的晶体层和硅面的覆盖层的半导体装置，从而有效地实现本发明的精神。
可以使用浅沟槽隔离(STI)工艺形成装置隔离层205。具体地说，可以蚀刻基底200的一部分，从而形成用于隔离装置的沟槽，然后，可以在用于隔离装置的沟槽的表面部分上形成薄的热氧化层。然后，可以利用CVD工艺或HDP工艺用氧化硅填充用于隔离装置的沟槽的内部，并可以使基底平坦化。
可以在平坦化的半导体基底200上形成栅极介电层210。栅极介电层210可以包括氧化硅(SiO2)层、氧化铪(HfO2)层、氧化钽(Ta2O5)层和ONO(氧化物/氮化物/氧化物)层中的至少一种。在栅极介电层210上，可以形成用于形成栅电极215的导电层。导电层可以利用CVD工艺或原子层沉积(ALD)工艺形成。
可用于栅电极215的导电材料的示例可以包括氮化钛(TiN)、钛/氮化钛(Ti/TiN)、氮化钨(WN)、钨/氮化钨(W/WN)、氮化钽(TaN)、钽/氮化钽(Ta/TaN)、氮化钛硅(TiSiN)和氮化钨硅(WSiN)。必要时，可以在栅电极215上形成硬掩模220。然后，可以使用硬掩模作为蚀刻掩模来使导电层图案化，以形成包括栅电极215和硬掩模220的栅电极结构。即，可以在n-MOS区中形成用于n-MOS晶体管的栅电极结构，并可以在p-MOS区中形成用于p-MOS晶体管的栅电极结构。
参照图10，可以形成覆盖半导体基底200以及包括栅电极215和硬掩模220的栅电极结构的钝化层225。可以使用氮化硅形成钝化层225。在钝化层225上，可以沉积氧化硅层，然后可以各向异性地蚀刻氧化硅层，以形成侧壁间隔件230。在形成侧壁间隔件230之后，可以仅在n-MOS区中形成源极/漏极杂质区233。
即使在图10中未示出，但在后面的工艺中可在形成SiGe混合的晶体层之后形成n-MOS源极/漏极杂质区。即，用于形成n-MOS源极/漏极杂质区的工艺顺序可以改变。例如，当n-MOS源极/漏极杂质区233受到在SiGe混合的晶体层的形成期间施加的温度的影响时，可以在形成SiGe混合的晶体层之后形成n-MOS源极/漏极杂质区233。
参照图11，可以形成用于暴露p-MOS区而覆盖n-MOS区的光致抗蚀剂层235。
可以使用形成在p-MOS区(即，B区域)中的半导体基底200上的栅电极215的侧壁间隔件230作为蚀刻掩模蚀刻基底200来形成沟槽240。沟槽240可以被形成为使得基底200的上表面与沟槽240的倾斜表面之间的角θ为大约40°至大约90°。此外，该角可以为大约40°至大约80°。例如，当角θ为56°时，可以有效地形成弯曲系统。沟槽可以被形成为在半导体基底200的上表面与沟槽240的倾斜表面之间仅具有一个倾斜角。可选地，即使在图11中未示出，但是沟槽可以被形成为在半导体基底200的上表面和沟槽240的倾斜表面之间具有多个倾斜角。在这种情况下，可以使用SiGe混合的晶体层填充沟槽240的内部，以形成弯曲系统，从而压应力可以施加到沟道区。
参照图12，可以执行使用SiGe生长核的外延生长工艺，从而在形成在p-MOS区的半导体基底200中的沟槽240内形成SiGe混合的晶体层245。一旦形成SiGe混合的晶体层245，由SiGe混合的晶体层245的晶格常数与半导体基底200的晶格常数之差产生的单轴压应力可以施加到在p-MOS区中的栅电极215下方提供的沟道区。在这种情况下，大的压应力可以被施加到栅电极215下方的沟道区，从而提高了空穴迁移率。根据一些实施例，SiGe混合的晶体层245可以形成在p-MOS区中，并可以提高所形成的p-MOS晶体管的空穴迁移率，从而显著地提高了装置性能。
在不意图受限于该理论的情况下，由SiGe混合的晶体层245产生的压应力会局部地改变构成沟道区的硅晶体的对称性能。因此，重空穴的价带和轻空穴的价带会松开，并可以提高通过沟道区的空穴迁移率，从而提高了晶体管的操作速度。
SiGe混合的晶体层245的生长速率可以通过引入SiGe源气以及氯化氢气体来控制。另外，生长速率可以通过改变工艺温度来控制。因此，生长速率可以通过适当地控制这两个工艺条件来确定。可以形成SiGe混合的晶体层245，从而完全地填充沟槽240的内部。
SiGe混合的晶体层245的形成工艺可以在大约400℃至大约550℃的温度下执行。可以使用硅烷(SiH4)气体的Si气体材料和锗烷(GeH4)气体的Ge气体材料以及氯化氢作为催化剂气体来执行外延生长工艺。
当在执行用于形成SiGe混合的晶体层245的外延生长工艺的同时在沟槽的底部或侧壁部分处暴露Si的(100)面或(111)面时，可以获得几乎没有晶体缺陷的SiGe混合的晶体层245。因此，当沟槽240包括倾斜的侧壁部分时，可以容易地形成具有期望形状的SiGe混合的晶体层245。
由于SiGe混合的晶体层245的晶体常数与半导体基底200的晶体常数之差，所以填充沟槽的内部的SiGe混合的晶体层245可以起到向在p-MOS区中的栅极绝缘层210下方提供的沟道区施加单轴压应力的作用。因此，沟槽可以被期望地形成为具有使得应力可集中到沟道区上的结构。
SiGe混合的晶体层245可以在后面的工艺中变为源极区/漏极区。因此，在执行外延生长工艺以获得源极/漏极杂质掺杂的区域的同时，可以原位加入p型杂质。可选地，可以首先形成SiGe混合的晶体层245，然后，可以将p型杂质掺杂到SiGe混合的晶体层245中。
参照图13，可以通过使用Si生长核执行外延工艺来形成外延硅层250。
外延硅层250可以被形成为具有垂直的侧壁。即，外延硅层250不会生长形成硅面，从而在基底的上表面和外延硅层250的侧壁之间形成特定的角。因此，可以不需要单独的工艺条件来形成硅面。
因此，在外延硅层250的形成期间，可以不执行引入用于控制外延生长速率的氯化氢来形成倾斜侧壁的工艺。在不意图受到该理论约束的情况下，因为可以省去会大大地降低外延生长速率的氯化氢的引入工艺，所以可以以更快的生长速率形成外延硅层250。另外，因为外延硅层250可以以足够快的速率生长，所以可以省去用于提高生长速率的高温工艺。因此，可以在低温下容易地形成外延硅层250。
当在外延硅层250的形成期间引入氯化氢时，会在外延硅层250中产生孔蚀缺陷。然而，在不意图受到该理论约束的情况下，根据示例实施例在形成外延硅层250时可以不引入氯化氢，可以抑制孔蚀缺陷。此外，因为可以在低温下生长外延硅层250，所以可以避免在高温下执行生长工艺时可能产生的问题。
通过下面的湿蚀刻工艺可以处理外延硅层250，以形成具有硅面的硅覆盖层。外延硅层250可以被形成为厚度比目标硅覆盖层的厚度大。外延硅层250可以生长为厚度在大约500埃至大约1,000埃的范围内。
外延硅层250的晶体生长可以从SiGe混合的晶体层245的上表面开始。
参照图14，可以去除形成在栅电极215的侧壁上的侧壁间隔件230。然后，可以将外延硅层250的侧壁部分暴露出来。
然后，可以将外延硅层250湿蚀刻，从而形成包括具有(111)面的硅面的硅覆盖层255。根据外延硅层250的面的晶向，可以使用具有不同蚀刻速率的蚀刻溶液来执行湿蚀刻。对于外延硅层250的(111)面，可以使用与其它面相比具有较低的蚀刻速率的蚀刻溶液。
具体地说，湿蚀刻溶液可以含有-OH官能团。湿蚀刻溶液可以包括NH4OH、TMAH等。当使用上述湿蚀刻溶液中的一种时，外延硅层250的侧壁部分可以被蚀刻为具有倾斜面。因此，可以形成包括具有(111)面的硅面的硅覆盖层255，例如在图14中所示。
在执行用于形成硅覆盖层255的蚀刻工艺期间，当接触半导体基底200的外延硅层250开始与外延硅层250的(111)面一起被蚀刻时，可以停止蚀刻工艺。
在不意图受到该理论约束的情况下，根据上述工艺，可以在没有产生任何孔蚀缺陷或热预算的情况下形成具有(111)面的硅覆盖层255。另外，可以抑制对下面的SiGe混合的晶体层245的磨损，因此可以获得p-MOS晶体管的正常的源极区/漏极区。因为硅覆盖层255可以包括(111)面，所以可以在下面的用于形成LDD结构的杂质掺杂工艺或卤素杂质掺杂工艺中执行精确角的杂质掺杂工艺。
可以使用光致抗蚀剂层(未示出)来覆盖n-MOS区。可以使用硅面的倾斜角将P型杂质掺杂到pMOS区中，从而形成轻掺杂的源极/漏极杂质区265和高掺杂的源极/漏极杂质区。可以在p-MOS区中的与SiGe混合的晶体层245的侧壁部分相邻的半导体基底200中形成轻掺杂的源极/漏极杂质区265。可以在SiGe混合的晶体层245和硅覆盖层255中形成高掺杂的源极/漏极杂质区。可以获得包括轻掺杂的源极区/漏极区和高掺杂的源极区/漏极区的LDD结构的源极区/漏极区。
然后，可以使用光致抗蚀剂层(未示出)来覆盖p-MOS区，并可以将n型杂质掺杂到n-MOS区中，从而形成LDD结构的n型源极/漏极杂质区268和233。
可以使用在用于某些装置的覆盖层图案中包括的硅面的倾斜角来掺杂卤素杂质。
可以在p-MOS区中形成包括SiGe混合的晶体层245并具有高空穴迁移率的p-MOS晶体管。p-MOS晶体管可以包括LDD结构的源极区/漏极区。可以在n-MOS区中形成除了SiGe混合的晶体层之外的n-MOS晶体管。
参照图15，在完成杂质掺杂工艺之后，可以利用湿蚀刻工艺去除钝化层225。在不意图受到该理论约束的情况下，因为可以从栅电极215的侧壁去除具有相对高的介电性的钝化层225，可以减小在栅电极215和杂质区265之间产生的寄生电容。因此，可以形成具有提高的电性能的装置。
在去除了钝化层225之后，可以蚀刻硅覆盖层的上表面，以形成覆盖层图案260。一旦形成覆盖层图案260，就可以在后面的工艺中容易地形成源极/漏极金属硅化物层。在不意图受到该理论约束的情况下，因为覆盖层图案260可以在其中包括少量的晶体缺陷或杂质，但是可以包括大量的硅组分，所以与金属硅化物层的粘合力可以是良好的。因此，可以获得与覆盖层图案260具有良好粘合力并具有低电阻率的金属硅化物层。
参照图16，可以利用金属硅化物形成工艺在源极区/漏极区上形成金属硅化物层270。在p-MOS区中，可以在包括硅面的覆盖层图案260的上表面上形成金属硅化物层270。在n-MOS区中，可以在包括杂质掺杂的区域的基底200上形成金属硅化物层270。金属硅化物层270可以通过使用硅化镍、硅化钴等中的一种来形成。
参照图17，第一绝缘中间层275可以被形成为覆盖半导体基底200和栅电极215。在第一绝缘中间层275上，可以形成蚀刻停止层280。然后，可以通过使用接触形成工艺或镶嵌工艺在第一绝缘中间层275上形成第一金属布线285。第一金属布线285可以使用包括铜、钨等的具有低电阻率的材料来形成。
参照图18，可以在蚀刻停止层280上形成第二绝缘中间层290。然后，可以通过接触形成工艺或镶嵌工艺在第二绝缘中间层290上形成第二金属布线295。第二金属布线可以使用铜、钨等来形成。可以在第二金属布线295上形成钝化层300。
如上所述，可以使用没有执行引入大量氯化氢的工艺或者通过没有执行施加高温的工艺来形成包括硅面的覆盖层图案260。因此，在不意图受到该理论约束的情况下，可以使由于氯化氢导致的孔蚀缺陷或由于高温导致的热损坏最少化。
一旦形成覆盖层图案260，就可以防止SiGe混合的晶体层245的磨损，并可以形成具有良好质量的金属硅化物层。另外，可以制造具有改善的电特性的半导体装置。
前述是示例实施例的举例说明，并不应解释为对示例实施例进行限制。虽然已经描述了一些示例实施例，但是本领域技术人员会容易地理解，在本质上不脱离本发明构思的新颖教导和优点的情况下，能够在示例实施例中做出许多修改。因此，意图将所有这样的修改包括在本发明构思的如权利要求中限定的范围之内。在权利要求中，功能性限定意在覆盖这里被描述为执行所述功能的结构，并且不仅覆盖结构的等同物而且覆盖等同的结构。因此，应该理解的是，前述是各种示例实施例的举例说明，并不应被解释为局限于公开的具体示例实施例，并且对公开的示例实施例的修改以及其它示例实施例意图被包括在权利要求的范围之内。

Claims (18)

1.一种制造半导体装置的方法，所述方法包括：
在半导体基底上形成栅电极；
在所述栅电极上形成侧壁间隔件；
在所述侧壁间隔件的两侧部分地蚀刻所述半导体基底的一部分，以形成沟槽；
在所述沟槽中形成SiGe混合的晶体层；
在所述SiGe混合的晶体层上形成硅层；
根据所述硅层的面的晶向，使用具有不同蚀刻速率的蚀刻溶液部分地蚀刻所述硅层的一部分，以形成包括具有(111)倾斜面的硅面的覆盖层，
其中，用于蚀刻所述硅层的所述蚀刻溶液相对于所述(111)面的蚀刻速率比相对于其它面的蚀刻速率慢。
2.如权利要求1所述的方法，所述方法还包括：将杂质掺杂到所述覆盖层和位于所述覆盖层的两侧的基底中，以形成源极/漏极杂质掺杂的区域。
3.如权利要求1所述的方法，其中，所述硅层被形成为厚度大于所述覆盖层的厚度。
4.如权利要求1所述的方法，其中，所述硅层通过外延生长工艺形成。
5.如权利要求4所述的方法，其中，执行所述外延生长工艺来形成具有侧壁的所述硅层，所述侧壁具有垂直倾斜度。
6.如权利要求1所述的方法，其中，用于蚀刻所述硅层的所述蚀刻溶液含有-OH官能团。
7.如权利要求6所述的方法，其中，所述蚀刻溶液包括氢氧化铵和四甲基氢氧化铵中的至少一种。
8.如权利要求1所述的方法，其中，当接触所述基底的所述硅层开始被蚀刻时，停止所述硅层的沿所述硅层的(111)面的蚀刻工艺。
9.如权利要求1所述的方法，所述方法还包括：在所述覆盖层上形成金属硅化物层。
10.如权利要求1所述的方法，其中，所述基底的上表面和所述沟槽之间的角在40°至90°的范围内。
11.如权利要求1所述的方法，其中，所述SiGe混合的晶体层被形成为填充所述沟槽的内部。
12.如权利要求1所述的方法，其中，所述侧壁间隔件通过使用氧化硅形成。
13.如权利要求1所述的方法，其中，在形成所述硅层之后，去除所述侧壁间隔件，以暴露所述硅层的侧壁部分。
14.一种制造半导体装置的方法，所述方法包括：
在半导体基底上形成n型栅电极和p型栅电极；
在所述n型栅电极和所述p型栅电极上分别形成第一侧壁间隔件和第二侧壁间隔件；
在形成于所述p型栅电极上的所述第二侧壁间隔件的两侧部分地蚀刻所述半导体基底的一部分，以形成沟槽；
在所述沟槽中形成SiGe混合的晶体层；
在所述SiGe混合的晶体层上形成硅层；
根据所述硅层的面的晶向，使用具有不同蚀刻速率的蚀刻溶液部分地蚀刻所述硅层的一部分，以形成包括具有(111)倾斜面的硅面的覆盖层；
在位于所述p型栅电极的两侧的基底中形成p型杂质掺杂的区域；
在位于所述n型栅电极的两侧的基底中形成n型杂质掺杂的区域，
其中，用于蚀刻所述硅层的所述蚀刻溶液相对于所述(111)面的蚀刻速率比相对于其它面的蚀刻速率慢。
15.如权利要求14所述的方法，所述方法还包括：形成覆盖所述n型栅电极、所述p型栅电极和所述基底的表面的钝化层。
16.如权利要求15所述的方法，其中，所述钝化层使用氮化硅形成。
17.如权利要求14所述的方法，其中，所述硅层被形成为厚度大于所述覆盖层的厚度。
18.如权利要求14所述的方法，其中，用于蚀刻所述硅层的所述蚀刻溶液含有-OH官能团。
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