CN102110714B - 半导体元件及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体元件及其形成方法，该半导体元件包含：半导体基板；栅极结构形成于基板上；侧壁间隔物形成于栅极结构两侧的侧壁上；源极及漏极形成于半导体基板中，位于栅极结构两侧，且具有第一型导电性；轻掺杂区形成于基板中，对准栅极结构的侧壁，且具有第一型导电性；以及阻挡区形成于半导体基板中并邻接漏极，且具有第二型导电性。上述阻挡区掺杂有第二型导电性的掺质，且第一型导电型与第二型导电性不同。本发明所形成的半导体元件具有高阻断电压。

Description

半导体元件及其形成方法
技术领域
本发明涉及一种半导体技术，特别是涉及一种高压半导体元件及其形成方法。
背景技术
半导体集成电路产业已快速成长一段时日。集成电路其材料及设计上的进步，使每一代的集成电路均比前一代的集成电路更小更复杂。上述进步会增加IC制造工艺及生产的复杂性，为使进步易于了解，IC制造工艺的发展需类似的生产方法及发展。
当高压领域采用互补式金属氧化物半导体场效晶体管(CMOSFETs)时，需整合高压元件与低压元件(如逻辑元件或存储元件)以应用于系统级芯片(SoC)上。举例来说，横向扩散金属氧化物半导体(LDMOS)元件可作为不对称功率金属氧化物半导体场效晶体管，其具有低导通电阻及高阻断电压的特性。通过电阻路径可使元件通道区的电压下降(voltage drop)，以达到高阻断电压的效果。综上所述，目前亟需具有改良的高阻断电压的高压元件，以及对应的形成方法。
发明内容
为克服现有技术的缺陷，本发明提供一种半导体元件，包括：半导体基板；栅极结构形成于基板上；轻掺杂区形成于基板中，对准栅极结构的侧壁，且具有第一型导电性；源极及漏极形成于半导体基板中，位于栅极结构两侧，且具有第一型导电性；以及阻挡区形成于半导体基板中，邻接漏极，且具有第二型导电性，其中阻挡区为半导体材料，且半导体材料与半导体基板的组成不同。
本发明也提供一种半导体元件的形成方法，包括以下步骤：提供半导体基板；形成第一阱区于半导体基板中，且第一阱区具有第一型导电性；形成第二阱区于该半导体基板中，且该第二阱区具有第二型导电性；形成栅极结构于半导体基板上，栅极结构具有第一部分及第二部分，第一部分位于第一阱区上，且第二部分位于第二阱区上；形成轻掺杂区于第二阱区中，且轻掺杂区具有第一型导电性；形成阻挡区于第一阱区中，阻挡区为半导体材料，且半导体材料与半导体基板的组成不同；以及形成源极于第二阱区中及形成漏极于第一阱区中，源极与漏极为第一型导电性，且漏极邻接阻挡区。
本发明还提供一种半导体元件，包括：半导体基板；具有第一型导电性的第一阱区位于半导体基板中；具有第二型导电性的第二阱区位于半导体基板中；栅极结构位于半导体基板上，且栅极结构的第一部分及第二部分分别位于第一阱区及第二阱区上；具有第一型导电性的源极位于第二阱区中；具有第一型导电性的漏极位于第一阱区中；以及阻挡区位于第一阱区中并邻接漏极，阻挡区为半导体材料，且半导体材料与半导体基板的组成不同。
本发明所形成的半导体元件具有高阻断电压。
附图说明
图1是高压半导体元件的剖视图；
图2是本发明一实施例中半导体元件的制备方法的流程图；以及
图3-图13是对应图2中不同步骤的半导体元件剖视图。
【主要附图标记说明】
D～凹槽深度；RPO～电阻保护氧化层；100～高压半导体元件；102、302～基板；104～绝缘结构；106、322～栅极介电层；108、324～栅极；110、332～侧壁间隔物；112～阻挡区；114、330～n型轻掺杂源极区；120、352～源极；122、354～漏极；200～高压半导体元件的形成方法；202、204、206、208、210、212、214、216、218、220～步骤；300～半导体元件；306、314、342、360～图案化光致抗蚀剂层；310～n型阱区；312～p型阱区；320～栅极结构；340～凹槽；350～硅锗特征；360～金属硅化特征。
具体实施方式
本发明领域为半导体集成电路。可以理解的是，下述内容提供多种实施例以说明本发明的多种特征。为了简化说明，将采用特定的实施例、单元、及组合方式说明。然而这些特例并非用以限制本发明。此外为了简化说明，本发明在不同图示中采用相同符号标示不同实施例的类似元件，但上述重复的符号并不代表不同实施例中的元件具有相同的对应关系。另一方面，形成某一元件于另一元件上包含了两元件为直接接触，或者两者间隔有其他元件这两种情况。
图1为高压半导体元件100的剖视图，其形成方式为互补式金属氧化物半导体制造工艺。值得注意的是，高压半导体元件100可装配至单芯片系统(SoC)，且SoC含有不同操作电压的多种PMOS及NMOS晶体管。上述PMOS及NMOS晶体管可具有低压功能如逻辑/存储单元，以及高压功能如电源管理元件。以标准CMOS为例，低压功能的晶体管的操作电压(或漏极电压)为约1.1V，而特殊晶体管如输入/输出晶体管的操作电压为1.8/2.5/3.3V。中/高电压功能的晶体管的操作电压(或漏极电压)为约5V或更高如20-35V。可以理解的是，高压半导体元件100也可包含电阻、电容、电感、二极管、及一般设置于集成电路中的其他半导体元件。在本发明一实施例中，高压半导体元件100包含n型高压金属氧化物半导体(NHVMOS)元件，如n型横向扩散金属氧化物半导体(LDMOS)元件。
高压半导体元件100包含基板102，可为半导体晶片如硅晶片。在较佳实施例中，基板102包含p型硅晶片。为形成互补型高压金属氧化物半导体元件，可将n型埋层(如深n型阱区)深入地注入于p型基板中p型高压金属氧化物半导体元件(PHVMOS)的有源区下。接着可在基板中形成绝缘结构104如浅沟槽绝缘(STI)或局部氧化硅(LOCOS)，以定义并电性绝缘不同的有源区。
高压半导体元件100中，形成于基板102中的n型阱区邻接绝缘结构104。n型阱区也可称为延伸漏极或漏极延伸阱区。高压半导体元件100中，形成于p型基板102的p型阱区邻接另一端的绝缘结构104。n型阱区及p型阱区可为基板的一部分，或者由不同的离子注入工艺形成。此外，n型阱区及p型阱区可为部分的外延成长层如外延硅层。n型阱区可具有n型掺质如磷，而p型阱区可具有p型掺质如硼。在一实施例中，可采用多重步骤形成n型阱区与p型阱区，这些步骤可为现有或未来开发的步骤如成长牺牲氧化层于基板上，形成开口图案对应p型阱区或n型阱区，以及注入掺质。
上述高压半导体基板100还包含一栅极结构位于基板102上，依序为栅极介电层106及栅极108。栅极介电层106可包含氧化硅层。此外，栅极介电层可视情况需要采用高介电常数材料、氮氧化硅、其他合适材料、或上述的组合。高介电常数材料可择自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪、或上述的组合。栅极介电层106可为多层结构如氧化硅层与其他高介电常数层的组合。栅极介电层106的形成方法可为化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、热氧化法、其他合适制造工艺、或上述的组合。
耦合至金属内连线的栅极108可形成于栅极介电层106上。栅极108可包含掺杂或未掺杂的多晶硅。此外，栅极108可包含金属如铝、铜、钨、钛、钽、氮化钽、氮化钽、硅化镍、硅化钴、其他合适导电材料、或上述的组合。栅极108的形成方式可为CVD、PVD、ALD、电镀、或其他合适工艺。栅极108可为多层结构，并由多重步骤形成。
侧壁间隔物110可形成于栅极结构两侧的侧壁上。侧壁间隔物可包含介电材料如氧化硅。此外，侧壁间隔物110也可为氮化硅、碳化硅、氮氧化硅、或上述的组合。在一实施例中，侧壁间隔物110为多层结构。侧壁间隔物110的形成方法可为本领域现有的沉积及蚀刻如非等向蚀刻法。
高压半导体元件100还包含阻挡区112，其形成方法可为反向掺杂或逆向注入等工艺。如前所述，高压半导体元件100可含有多种n型及p型MOS元件形成于基板102的其他有源区。如此一来，可局部同时形成阻挡区112与基板102其他有源区的PMOS元件其p型轻掺杂漏极区。为形成阻挡区112，需露出部分n型阱区。阻挡区112的边缘实质上可对准栅极结构的边缘。
高压半导体元件100还包含n型轻掺杂源极区(NLDD)114形成于p型阱区。NLDD 114自栅极结构侧壁下横向延伸至绝缘结构104。如前所述，高压半导体元件100可包含p型高压金属氧化物半导体元件、多种核心NMOS元件、与多种核心PMOS元件形成于基板102的其他有源区。如此一来，可局部同时形成NLDD 114与基板102其他有源区的NMOS元件其n型轻掺杂漏极区。NLDD 114的边缘实质上可对准栅极结构的边缘。NLDD114可含有n型掺质如磷或砷。NLDD114的形成方式可为离子注入或扩散。值得注意的是，在形成NLDD114时，应采用图案化光致抗蚀剂层保护阻挡层112。
高压半导体元件100还包含源极120及漏极122。为形成NMOS元件，可采用形成n型源极/漏极的方法如N+或重掺杂工艺。源极120与漏极122位于栅极两侧，源极120边缘对准栅极间隔物110边缘，且漏极122边缘邻接阻挡区112。此外，在形成漏极122时应采用图案化光致抗蚀剂层保护阻挡区112。在一实施例中，源极120与漏极122含有n型掺质如磷或砷。源极120与漏极122的形成方法可为离子注入或扩散。
高压半导体元件100还包含电阻保护氧化层124形成于侧壁间隔物110未保护的阻挡层112上。当进行后续金属硅化工艺时，电阻保护氧化层124可作为金属硅化阻挡层。阻挡区112的电阻路径可使通道区电压下降，进而使高压半导体元件100具有高阻断电压特性。若将基板102的其他有源区的PMOS元件中，应力特征的形成方法如外延的硅锗合金应用于上述阻挡区112，可进一步改善电阻路径。上述硅锗合金应用于阻挡区112的作法及对应结构将详述如下。
如图2所示，为本发明实施例形成高压半导体元件的方法200的流程图。首先，方法200的步骤202提供基板。接着进行步骤204，形成第一阱区于基板中，且第一阱区具有第一型导电性。接着进行步骤206，形成第二阱区于基板中，且第二阱区具有第二型导电性。接着进行步骤208，形成栅极结构于基板上。栅极结构的第一部分位于第一阱区上，而栅极结构的第二部分位于第二阱区上。接着进行步骤210，形成轻掺杂区于第二阱区中，且轻掺杂区的边缘对准栅极结构的边缘。上述轻掺杂区具有第一型导电性。
接着进行步骤212，形成侧壁间隔物于栅极结构侧壁。接着进行步骤214，形成阻挡区于部分的第一阱区中。阻挡区是不同于基板组成的半导体材料，且阻挡区具有第二型导电性。接着进行步骤216，形成源极于第二阱区，以及形成漏极于第一阱区。源极与漏极均具有第一型导电性。接着进行步骤218，形成电阻保护氧化层于阻挡区上。接着进行步骤220，形成金属硅化特征。在后续说明中，本发明不同实施例的半导体元件均可由图2的方法200形成。
图3-图13是对应图2的方法200中，不同步骤的半导体元件300剖视图。值得注意的是，图3-图13已简化以利本领域普通技术人员了解本发明的实施例，而半导体元件300可设置于单芯片系统(SoC)中，且上述SoC具有不同操作电压的多种PMOS及NMOS晶体管。上述PMOS及NMOS晶体管可具有低压功能如逻辑/存储元件与输入/输出元件，以及高压功能如电源管理元件。以标准CMOS为例，低压功能的晶体管的操作电压(或漏极电压)为约1.1V，而特殊晶体管如输入/输出晶体管的操作电压为1.8/2.5/3.3V。中/高电压功能的晶体管的操作电压(或漏极电压)为约5V或更高如20-35V。可以理解的是，半导体元件300也可包含电阻、电容、电感、二极管、及一般设置于集成电路中的其他半导体元件。在本发明一实施例中，半导体元件300包含n型高压金属氧化物半导体(NHVMOS)元件。
如图3所示，半导体元件300包含基板302。基板302包含半导体晶片如硅晶片。此外，基板302可包含其他半导体元素如锗，或其他半导体化合物如碳化硅、、砷化镓、砷化铟、及磷化铟。基板302也可包含半导体合金如硅锗合金、碳化硅锗、磷砷化镓、或磷化镓铟。在其他实施例中，基板302包含外延层于基体硅上。此外，基板302可为绝缘层上硅(SOI)结构。在多种实施例中，基板302包含埋层如n型埋层(NBL)、p型埋层(PBL)、及/或介电埋层如氧化埋层(BOX)。在此实施例中，基板302包含p型硅基板。
绝缘结构304如浅沟槽绝缘(STI)或局部氧化硅(LOCOS)可形成于基板302中，以定义并电性绝缘不同的有源区。在一实施例中，STI特征的形成方法可包含干蚀刻基板以形成沟槽，接着将绝缘材料如氧化硅、氮化硅、或氮氧化硅填入沟槽中。沟槽中的绝缘材料可为多层结构，比如先形成热氧化层于沟槽表面，再将氮化硅或氧化硅填入沟槽中。在另一实施例中，STI结构的形成方法如下：先成长垫氧化层；以低压化学气相沉积法形成氮化物层；以光掩模及掩模层图案化上述结构后，形成STI开口；以上述开口进行蚀刻，形成沟槽于基板中；视情况需要成长热氧化衬垫层，可增加绝缘材料与沟槽的作用力；将氧化物填入沟槽；进行化学机械研磨以回蚀刻并平坦化上述结构；以及以氮化物剥除工艺移除氮化硅层。在此实施例中，绝缘结构304定义NHVMOS元件区、核心NMOS元件区(未图示)、核心PMOS核心区(未图示)、PHVMOS元件区(未图示)、以及其他集成电路采用的多种微电子元件区。可以理解的是虽然仅图示NHVMOS元件，但下述制造工艺也可形成基板102其他有源区的不同元件中的对应特征。
如图4所示，以现有技术中的离子注入或扩散等方法，形成n型阱区于p型基板302中。举例来说，可采用光刻工艺或其他合适方法搭配光掩模形成图案化光致抗蚀剂层306。上述光刻工艺可包含步骤如下：涂布光致抗蚀剂、软烘烤、光掩模对准、曝光、曝光后烘烤、显影、以及硬烘烤。接着进行离子注入并采用n型掺质如砷或磷，以形成n型阱区310于基板302中。n型阱区310可视为NHVMOS的延伸漏极。
如图5所示，以现有技术的离子注入或扩散等方法，形成p型阱区于p型基板302中。p型阱区312的形成方法与前述的n型阱区310类似，可采用光刻工艺或其他合适方法搭配光掩模形成图案化光致抗蚀剂层314，以保护n型阱区310。接着进行离子注入并采用p型掺质如硼，以形成p型阱区312于基板302中后续形成源极特征的区域。值得注意的是除上述工艺外，也可进行额外离子注入以调整基板302中，其他有源区的核心NMOS元件及核心PMOS元件的临界电压。
如图6所示，形成各整元件的栅极结构。栅极结构320位于基板302上，在基板302上依序为栅极介电层322及栅极324。此外，栅极结构320位于部分n型阱区310及部分p型阱区312上。
栅极介电层322可包含氧化硅层。此外，栅极介电层322可视情况需要采用高介电常数材料、氮氧化硅、其他合适材料、或上述的组合。高介电常数材料可择自金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属氮氧化物、金属铝酸盐、硅酸锆、铝酸锆、氧化铪、或上述的组合。栅极介电层322可为多层结构如氧化硅层与其他高介电常数层的组合。栅极介电层322的形成方法可为化学气相沉积法(CVD)、物理气相沉积法(PVD)、原子层沉积法(ALD)、热氧化法、其他合适工艺、或上述的组合。
耦合至金属内连线的栅极324可形成于栅极介电层322上。栅极324可包含掺杂的多晶硅。此外，栅极324可包含金属如铝、铜、钨、钛、钽、氮化钽、氮化钽、硅化镍、硅化钴、其他合适导电材料、或上述的组合。栅极324的形成方式可为CVD、PVD、电镀、或其他合适工艺。栅极324可为多层结构，并由多重步骤形成。
在形成栅极介电层与栅极层于基板上后，接着图案化上述两层以形成多个栅极结构。在一实施例中，图案化工艺包括光刻工艺及蚀刻如下述。先以适当方法如旋转涂布法形成光致抗蚀剂层于多晶硅层上，接着以适当的光刻图案化方法形成图案化光致抗蚀剂层。接着以干蚀刻等工艺将图案化光致抗蚀剂层的开口转移至多晶硅层及栅极介电层，以形成栅极结构。之后可剥除图案化光致抗蚀剂层。在另一实施例中，只图案化栅极层。在又一实施例中，可在多晶硅层上先形成一硬掩模层，再形成图案化光致抗蚀剂层于硬掩模层上。接着将图案化光致抗蚀剂层的开口转移至硬掩模层，再将硬掩模层的开口转移至多晶硅层以形成栅极层。上述硬掩模层包含氮化硅、氮氧化硅、碳化硅、及/或其他合适介电材料，其形成方法可为CVD或PVD。
如图7所示，形成n型轻掺杂区(NLDD)330于p型基板312中。NLDD330自栅极结构320侧壁下横向延伸至绝缘结构304。如前所述，含有半导体元件300的芯片可还包含多种NMOS元件及PMOS元件形成于基板302的其他有源区。如此一来，可局部同时形成NLDD 330与基板302其他有源区的NMOS元件其n型轻掺杂漏极区。NLDD 330的边缘实质上可对准栅极结构320的边缘。NLDD 330可含有n型掺质如磷或砷。NLDD 330的形成方式可为离子注入或扩散。可以理解的是，可另外形成p型LDD(PLDD)于基板其他有源区的PMOS元件。综上所述，在形成PLDD时应采用图案化光致抗蚀剂层保护此实施例的NMOS元件。
如图8所示，形成侧壁间隔物332于栅极结构320两侧的侧壁上。侧壁间隔物332可包含介电材料如氧化硅。此外，侧壁间隔物332可视情况需要采用氮化硅、碳化硅、氮氧化硅、或上述的组合。在一实施例中，侧壁间隔物332为多层结构。侧壁间隔物332的形成方法可为本领域现有的沉积及蚀刻如非等向蚀刻法。
如前所述，含有半导体元件300的芯片可含有多种NMOS及PMOS元件形成于基板302的其他有源区。如此一来，具有基板302的其他有源区的PMOS元件可包含具应力的源极/漏极特征，以施加应力或应变于通道区，这将提高载流子移动率并改善元件性能。举例来说，可采用外延法形成硅锗合金于基板302中，作为具有应力的源极与漏极特征。此外，外延硅锗合金的工艺也可形成阻挡区，以提供上述NHVMOS元件的电阻路径。由外延硅锗合金形成阻挡区将使NHVMOS具有高阻断电压。此外，由于NHVMOS元件的阻挡区，与基板302其他有源区的PMOS元件中具有应力的源极/漏极特征可同时形成，因此不需额外步骤及/或光掩模形成阻挡区。
如图9所示，以蚀刻工艺形成凹槽340于基板302中。首先形成图案化光致抗蚀剂层342，露出部分n型阱区310。蚀刻步骤可包含干蚀刻、湿蚀刻、或上述的组合。在此实施例中，蚀刻工艺若为干蚀刻可采用HBr/Cl2/O2/He的组合气体，其压力介于1mT至1000mT之间、蚀刻功率介于50W至1000W之间、偏压介于100V至500V之间。上述HBr的气体流速介于10sccm至500sccm之间，Cl2的气体流速介于0sccm至500sccm之间，O2的气体流速介于0sccm至100sccm之间，而He的气体流速介于0sccm至1000sccm之间。干蚀刻工艺可移除未被图案化光致抗蚀剂层342保护，即露出部分的硅基板302。综上所述，通过非等向蚀刻/方向性蚀刻，凹槽340的垂直侧壁对准侧壁间隔物332的一侧。凹槽340深度D介于400埃至800埃之间。在一实施例中，可采用HF或其他适当溶液预清洁凹槽340。
如图10所示，进行外延工艺以成长半导体材料层于凹槽340中，且此半导体材料不同于基板302的组成。在此实施例中，可采用外延工艺沉积硅锗合金于凹槽340中，形成结晶态的硅锗特征350。硅锗的外延工艺属现有技术，在此不详述。此外，硅锗特征350的上表面可高于基板302表面。在另一实施例中，硅锗特征350可临场掺杂p型掺质如硼。p型掺杂的硅锗特征350与n型阱区310可形成PN接面，且硅锗特征350在基板302的深度比图1的阻挡区112深。如此一来，硅锗特征350的电阻路径将大于图1的阻挡区112的电阻路径，可进一步改良NHVMOS元件的高阻断电压。此外值得注意的是，由于基板302有较多露出区域进行外延工艺，可改良硅锗外延工艺的负载效应。虽然核心PMOS元件可能小于NHVMOS，但核心PMOS元件中具有应力的特征与硅锗特征350可具有相同深度及相同掺杂浓度。
如图11所示，形成n型的源极352与漏极354(又称作N+或重掺杂区)。举例来说，可同时形成核心NMOS元件与NHVMOS元件中n型的源极/漏极。源极352与漏极354位于栅极结构320两侧。在此实施例中，形成图案化光致抗蚀剂层360以露出p型阱区312，及邻接硅锗特征350的n型阱区310。源极352与漏极354包含n型掺质如磷或砷。源极352与漏极354可由离子注入或扩散等方法形成。源极352的边缘对准侧壁间隔物332，而漏极354邻接硅锗特征350。接着可进行快速回火(RTA)步骤活化注入的掺质。在其他实施例中，可采用多重注入步骤使源极与漏极各自具有不同的掺杂图案。必需注意的是，可形成p型的源极/漏极(又称作P+或重掺杂区)于基板302的其他有源区的PMOS元件。如此一来，当形成p型的源极/漏极时，需采用图案化光致抗蚀剂层保护此实施例的NMOS元件。
如图12所示，以电阻保护氧化层(RPO)作为后续金属硅化工艺的阻挡层。在此实施例中，RPO形成于硅锗特征350上，其形成方式可为沉积氧化层于基板302上后再图案化氧化层。RPO可保护硅锗特征350，且避免金属硅化特征形成于硅锗特征350上。
如图13所示，形成金属硅化特征360于源极352、漏极354、及栅极324上以降低接触电阻。在此实施例中，形成金属硅化特征360的金属硅化工艺如下：形成金属层于基板302上，接着加热金属层使其回火并与其下的硅层反应形成金属硅化层，之后蚀刻未反应的金属层。如上所述，RPO可避免硅锗特征350进行金属硅化反应。
可以理解的是，在形成半导体元件300后可进行后续工艺以完成产品。举例来说，可在基板上形成多层图案化介电层及导电层作为内连线，可耦合多种p型及n型掺杂区如源极区、漏极区、接触区、及栅极。在一实施例中，层间介电层(ILD)及多层内连线(MLI)结构的组态为ILD分隔并绝缘MLI结构中的不同金属层。在另一实施例中，MLI结构包含接触孔、导孔、及金属连线形成于基板上。在一实施例中，MLI结构包含导电材料如铝、铝硅铜合金、钛、氮化钛、钨、多晶硅、金属硅化物、或上述的组合，又称作铝内连线。上述铝内连线的形成方法包含PVD(或溅镀法)、CVD、或上述的组合。其他形成铝内连线的技术包含光刻工艺及蚀刻以图案化导电材料，形成垂直导通(如通孔及接触)与水平导通(如导电连线)。此外，可采用铜多层内连线作为金属图案。铜内连线结构可包含铜、铜合金、钛、氮化钛、钽、氮化钽、钨、多晶硅、金属硅化物、或上述的组合。铜内连线可由CVD、溅镀、电镀、或其他合适工艺形成。
上述ILD材料包含氧化硅。此外，ILD材料也可为低介电常数材料，其介电常数约小于3.5。在一实施例中，介电材料包含二氧化硅、氮化硅、氮氧化硅、聚亚酰胺、旋涂玻璃(SOF)、氟掺杂硅酸盐玻璃(FSG)、碳掺杂氧化硅、Black(购自美国加州的Santa Clara公司)、干凝胶、气胶、非晶氟化碳、聚对二甲苯、双苯并环丁烷(BCB)、SiLK(购自美国密西根州的密德兰的Dow Chemical)、及/或其他合适材料。上述介电材料的形成方法可为旋涂法、CVD、或其他合适工艺。
MLI及ILD结构的形成方法可为已整合的工艺如镶嵌工艺。在镶嵌工艺中，内连线的导电材料可采用金属如铜。其他金属或合金可作为额外或取代的多种导电特征。此外，ILD也可采用氧化硅、氟化硅玻璃、或低介电常数材料。在镶嵌工艺中，先在介电层形成沟槽，接着将铜填入沟槽中。之后可进行CMP工艺以回蚀刻并平坦化基板表面。
上述结构及方法并非唯一，可进一步以多种实施方式、调整、及变因改良。在一实施例中，半导体元件可进一步含有应力层于基板及栅极结构上。应力层可包含氮化硅、氮氧化硅、氧化硅、及碳化硅。在其他实施例中，源极区与漏极区具有不同的结构参数如高度、凹陷度、及应力。上述的高电压元件并不限于n型MOS元件，也可延伸至p型MOS元件，两者可具有类似结构与组态，差别仅在于所有掺杂区的导电性均相反，且含有PMOS的基板为具有深n型阱区(DNW)埋层。根据所需的晶体管性能，可调整元件使其具有不同的尺寸。在另一实施例中，可包含但不限定下列结构：垂直扩散金属氧化物半导体晶体管(VDMOS)、其他种类的高功率MOS晶体管、鳍状场效晶体管(FinFET)、及具有应力的MOS结构。
虽然本发明已以多个较佳实施例公开如上，然其并非用以限定本发明，任何本领域普通技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视所附的权利要求保护的范围为准。

Claims (13)

1.一种半导体元件，包括：
一半导体基板；
一栅极结构形成于该半导体基板上；
一轻掺杂区形成于该半导体基板中，对准该栅极结构的侧壁，且具有第一型导电性；
一源极及一漏极形成于该半导体基板中，位于该栅极结构两侧，且具有第一型导电性；
一阻挡区形成于该半导体基板中，邻接该漏极，且具有第二型导电性，其中该阻挡区为一半导体材料，且该半导体材料与该半导体基板的组成不同；
具有第二型导电性的一第一阱区形成于该半导体基板中，该第一阱区围绕该源极及该轻掺杂区，且该第一阱区位于该栅极结构的第一部分下方并接触该栅极结构；以及
具有第一型导电性的一第二阱区形成于该半导体基板中，该第二阱区围绕该漏极及该阻挡区，且该第二阱区位于该栅极结构的第二部分下方并接触该栅极结构，其中该栅极结构的第一部分及第二部分不同。
2.根据权利要求1所述的半导体元件，其中该阻挡区的半导体材料包括硅锗合金。
3.根据权利要求1所述的半导体元件，还包括一电阻保护氧化层形成于该阻挡区上方并接触该阻挡区。
4.一种半导体元件的形成方法，包括：
提供一半导体基板；
形成一第一阱区于该半导体基板中，且该第一阱区具有第一型导电性；
形成一第二阱区于该半导体基板中，且该第二阱区具有第二型导电性；
形成一栅极结构于该半导体基板上，该栅极结构具有一第一部分及一第二部分，该第一部分位于该第一阱区上，且该第二部分位于该第二阱区上；
形成一轻掺杂区于该第二阱区中，且该轻掺杂区具有第一型导电性；
形成一阻挡区于该第一阱区中，该阻挡区为一半导体材料，具有第二型导电性，且该半导体材料与该半导体基板的组成不同；以及
形成一源极于该第二阱区中及形成一漏极于该第一阱区中，该源极与该漏极为第一型导电性，且该漏极邻接该阻挡区。
5.根据权利要求4所述的半导体元件的形成方法，其中形成该阻挡区的步骤包括：
蚀刻该半导体基板的第一阱区以形成一凹槽；以及
进行外延成长工艺以形成硅锗合金于该凹槽中。
6.根据权利要求5所述的半导体元件的形成方法，其中该外延成长工艺在该半导体基板的其他有源区的p型金属氧化物半导体元件中，形成具有应力的源极与漏极。
7.根据权利要求5所述的半导体元件的形成方法，其中该阻挡区掺杂有p型掺质。
8.根据权利要求5所述的半导体元件的形成方法，还包括形成一电阻保护氧化层于该阻挡区上。
9.一种半导体元件，包括：
一半导体基板；
具有第一型导电性的一第一阱区位于该半导体基板中；
具有第二型导电性的一第二阱区位于该半导体基板中；
一栅极结构位于该半导体基板上，且该栅极结构的第一部分及第二部分分别位于该第一阱区及该第二阱区上；
具有第一型导电性的源极位于该第二阱区中；
具有第一型导电性的漏极位于该第一阱区中；以及
一阻挡区位于该第一阱区中并邻接该漏极，该阻挡区为一半导体材料，具有第二型导电性，且该半导体材料与该半导体基板的组成不同。
10.根据权利要求9所述的半导体元件，其中该阻挡区的半导体材料包括硅锗合金。
11.根据权利要求9所述的半导体元件，还包括一电阻保护氧化层位于该阻挡区上。
12.根据权利要求9所述的半导体元件，还包括一金属硅化特征位于该源极、该漏极、与该栅极结构上。
13.根据权利要求9所述的半导体元件，还包括一轻掺杂区位于该第一阱区中，且该轻掺杂区的底部与该半导体基板表面的距离为第一深度；
其中位于该第一阱区的该阻挡区底部与该半导体基板表面的距离为第二深度，且第二深度大于第一深度。
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