CN102832246B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN102832246B
CN102832246B CN201110424063.6A CN201110424063A CN102832246B CN 102832246 B CN102832246 B CN 102832246B CN 201110424063 A CN201110424063 A CN 201110424063A CN 102832246 B CN102832246 B CN 102832246B
Authority
CN
China
Prior art keywords
dopant
substrate
atom
epitaxial
doping content
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201110424063.6A
Other languages
English (en)
Other versions
CN102832246A (zh
Inventor
郑振辉
黄立平
冯家馨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN102832246A publication Critical patent/CN102832246A/zh
Application granted granted Critical
Publication of CN102832246B publication Critical patent/CN102832246B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66492—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a pocket or a lightly doped drain selectively formed at the side of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Abstract

公开了一种集成电路(半导体)器件和用于制造集成电路器件的方法。所公开的器件包括：栅极结构，位于衬底上方并且限定衬底中的沟道区域；外延部件，具有在衬底中的第一掺杂剂；以及外延源极/漏极部件，具有在衬底中的第二掺杂剂。外延源极/漏极部件与外延部件相比较距离沟道区域更远。第二掺杂剂具有与第一掺杂剂相反的导电载流子类型。

Description

半导体器件及其制造方法
相关申请的交叉参考
本发明涉及以下共同受让的美国专利申请：标题为“制造应变源极/漏极结构的方法”的美国申请号13/026,519，其全部内容结合于此作为参考(代理人卷号：TMSC 2010-1101)。
技术领域
本发明涉及集成电路器件和用于制造集成电路器件的方法。
背景技术
半导体集成电路(IC)工业已经经历了快速发展。在IC演进过程中，功能密度(即，每芯片面积中互连器件的数量)通常都在增加，同时几何尺寸(即，可使用制造处理创建的最小组件(或线))减小。这种规模缩小工艺通常通过提高生产效率和降低相关成本来提供很多益处。这样的规模缩小还增加了处理和制造IC的复杂性，并且对于将被实现的进步，需要IC制造中的类似开发。例如，由于诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过各种技术节点缩小规模，已经使用外延(epi)半导体材料实现了应变的源极/漏极部件(例如，应力区域)，从而提高了载流子迁移率并且改善了器件性能。形成具有应力区的MOSFET通常包括：使用外延生长硅(Si)形成用于n型器件的提高的源极和漏极部件，并且外延生长硅锗(SiGe)形成用于p型器件的提高的源极和漏极部件。为了改善晶体管器件的性能，已经实施了针对这些源极和漏极部件的形状、结构、材料的各种技术。虽然现有的方法已经足够满足其预期目的，但是这些方法不能在所有方面完全满足。
发明内容
为解决上述问题，本发明提供了一种器件，包括：衬底；栅极结构，位于衬底的上方，并且限定位于衬底中的沟道区域；外延部件，具有第一掺杂剂，第一掺杂剂位于衬底中，含有第一掺杂浓度，沟道区域插入外延部件中；以及外延源极/漏极部件，具有第二掺杂剂，第二掺杂剂位于衬底中，含有第二掺杂浓度，并且沟道区域插入外延源极/漏极部件中，其中，外延源极/漏极部件与外延部件相比较距离沟道区域更远，其中，第二掺杂剂具有与第一掺杂剂相反的导电载流子类型。
其中，外延部件为袋状(光环状)部件，该袋状部件包括围绕外延源极/漏极部件的层。
其中，层的厚度处于从约100埃至约400埃范围内。
其中，层中的第一掺杂浓度是分等级的。
其中，外延部件为SiGe，第一掺杂剂为用于P沟道场效应晶体管器件的磷或砷。
其中，外延源极/漏极部件为SiGe，第二掺杂剂为用于P沟道场效应晶体管器件的硼或BF2。
其中，外延部件为Si或SiC，第一掺杂剂为用于N沟道场效应晶体管器件的硼或BF2。
其中，外延源极/漏极部件为Si或者SiC，第二掺杂剂为用于N沟道场效应晶体管器件的磷或砷。
其中，第二掺杂浓度高于第一掺杂浓度。
其中，第一掺杂浓度处于从约1E18个原子/cm3至约5E19个原子/cm3的范围内。
其中，第二掺杂浓度处于从约5E19个原子/cm3至约5E21个原子/cm3的范围内。
此外，本发明提供了一种晶体管，包括：半导体衬底；栅极结构，位于半导体衬底的上方，并且限定衬底中的沟道区域；栅极隔离件，与栅极结构的相对侧壁邻近；袋状部件，位于衬底中，通过沟道区域分离袋状部件，其中，袋状部件包括第一掺杂剂；源极/漏极部件，通过沟道区域分离源极/漏极部件，并且通过袋状部件围绕源极/漏极部件，其中，源极/漏极部件包括第二掺杂剂，第二掺杂剂的导电载流子类型与第一掺杂剂的导电载流子类型相反；以及接触部件，位于源极/漏极部件的上方。
其中，袋状部件和源极/漏极部件为外延层。
其中，袋状部件包括第一掺杂剂，第一掺杂剂的掺杂浓度小于源极/漏极部件中的第二掺杂剂的掺杂浓度。
其中，第一袋状部件中的第一掺杂剂的掺杂浓度处于从约1E18个原子/cm3至约5E19个原子/cm3的范围内。
其中，源极/漏极部件中的第二掺杂剂的掺杂浓度处于从约5E19个原子/cm3至约5E21个原子/cm3的范围内。
其中，袋状部件的厚度处于从约100埃至约400埃范围内。
此外，还提供了一种方法，包括：在半导体衬底的上方形成栅极结构，栅极结构限定半导体衬底中的沟道区域；形成与栅极结构的相对侧壁邻近的隔离件；在半导体衬底中形成沟槽，沟道区域插入沟槽中；在沟槽中外延生长第一半导体层，其中，第一半导体层具有第一掺杂浓度的第一掺杂剂；以及在第一半导体层的上方外延生长第二半导体层，第二半导体层具有第二掺杂浓度的第二掺杂剂，其中，第二掺杂剂的导电载流子类型与第一掺杂剂的导电载流子类型相反。
其中，第一掺杂剂处于从约1E18个原子/cm3至约5E19个原子/cm3的范围内。
其中，第二掺杂剂处于从约5E19个原子/cm3至约5E21个原子/cm3的范围内。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少
图1为根据本发明的实施例制造集成电路器件的方法的流程图。
图2-图7为根据图1的方法在各种制造阶段的示例性集成电路器件的各种示意性横截面图。
具体实施方式
据了解为了实施本发明的不同部件，以下发明提供了许多不同的实施例或示例。以下描述元件和布置的特定示例以便于在本发明中所介绍的说明。当然这些仅仅是示例并不打算限定。例如，以下描述中第一部件形成在第二部件上可包括其中第一和第二部件以直接接触形成的实施例，并且也可包括其中额外的部件形成在第一和第二部件之间的实施例，使得第一和第二部件不直接接触。再者，本发明可在各个示例中重复参照数字和/或字母。该重复是为了简明和清楚，而且其本身没有规定所述各种实施例和/或结构之间的关系。
参照图1和图2-图7，下文中共同描述了方法100和半导体器件200。在图2-图7中所示的半导体器件200为集成电路，或者集成电路的部分，该半导体器件可以包括存储单元和/或逻辑电路。半导体器件200可以包括无源元件，例如电阻器、电容器、电感器、和/或熔丝；有源元件，诸如P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高电压晶体管、和/或高频晶体管；其他适当元件；和/或其组合。应该理解，可以在方法100之前、之间、和/或之后提供额外步骤，并且在该方法的一些实施例中，可以替换或去除下文所述的一些步骤。还应该理解，在一些实施例中，可以在半导体器件200中添加额外部件，并且在一些其他实施例中，可以替换或去除下文所述的一些部件。
参照图1和图2，方法100从步骤102开始，其中，提供衬底210。在本实施例中，衬底210为包括硅的半导体衬底。例如，硅衬底为具有与(001)晶格平面平行的顶面的所谓的(001)衬底。在一些备选实施例中，衬底210包括：元素半导体，包括：硅晶体和/或锗晶体；化合物半导体，包括：碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体：包括：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或者其组合。合金半导体衬底可以具有梯度SiGe部件，其中，Si和Ge成分从梯度SiGe部件的一位置处的一种比率改变为另一位置处的另一种比率。可以在硅衬底的上方形成合金SiGe。SiGe衬底可能变形。此外，半导体衬底可以为绝缘体上半导体(SOI)。在一些实例中，半导体衬底可以包括掺杂的外延层。在其他实例中，硅衬底可以包括多层化合物半导体结构。
在一些实施例中，衬底210包括：取决于设计要求的各种掺杂区域(例如，p型阱或n型阱)。掺杂区域可以掺杂有p型掺杂剂，例如，硼或BF2；n型掺杂剂，例如磷或砷；或者其组合。可以以P型阱结构、以N型阱结构、以双阱结构、或者使用提高的结构直接在衬底210中形成掺杂区域。半导体器件200可以包括PFET器件和/或NFET器件，因此，半导体衬底210可以包括为PFET器件和/或NFET器件配置的各种掺杂区域。在衬底210的上方形成用于PFET器件和/或NFET器件的栅极结构220。例如，当衬底210为所谓的(001)衬底时，在<110>方向的衬底210上形成栅极结构220。在一些实施例中，栅极结构220顺次包括：栅极介电层222、栅电极224、以及硬掩模226。可以通过本领域中已知的沉积、光刻图案化、和/或蚀刻工艺形成栅极结构220。
在衬底210的上方形成栅极介电层222，并且包括介电材料，例如氧化硅、氮氧化硅、氮化硅、高介电常数(高k)介电材料、其他适当介电材料，或者其组合。示例性高k介电材料包括：HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他适当材料，或者其组合。在一些实施例中，栅极介电层222可以为多层结构，例如，包括界面层，和形成在界面层上的高k介电材料层。示例性界面层可以为通过热工艺或者原子层沉积(ALD)工艺所形成的生长的氧化硅层。
在栅极介电层222的上方形成栅电极224。在一些实施例中，栅电极224由多晶硅(polycrystalline silicon(polysilicon))层形成。可以掺杂多晶硅层以具有适当导电性。在一些备选实施例中，如果形成伪栅极，并且在随后的栅极替换工艺中替换该伪栅极，则没有必要掺杂多晶硅。在又一些备选实施例中，栅电极224可以包括具有适当功函数(work function)的导电层。因此，还可以将栅电极224称作功函数层。功函数层可以包括任何适当材料，使得可以调节该层以具有用于提高相关器件的性能的适当功函数。例如，在一些实施例中，用于PFET器件的p型功函数金属(p金属)包括TiN或者TaN。另一方面，在一些实施例中，用于NFET器件的n型功函数金属(n金属)包括：Ta、TiAl、TiAlN、或者TaCN。功函数层可以包括导电氧化物掺杂的材料。栅电极224可以包括其他导电材料，例如，铝、铜、钨、金属合金、金属硅化物、其他适当材料、或者其组合。例如，在栅电极224包括功函数层的情况下，可以在功函数层的上方形成另一导电层。
形成在栅电极224的上方的硬掩模226包括：氧化硅、氮化硅、氮氧化硅、碳化硅、其他适当介电材料、或者其组合。硬掩模226可以具有多层结构。
参照图1和图3，方法100继续步骤104，其中，形成与栅极结构220的相对侧壁邻近的栅极间隔件230。在所示的实施例中，在栅极结构220和衬底210的上方沉积第一间隔件材料(未示出)。可以通过等离子增强化学汽相沉积(PECVD)和/或其他适当工艺来形成第一间隔件材料。在至少一个实施例中，第一间隔件材料为包括氧化硅的介电层。在至少一个实施例中，第一间隔件材料具有小于约150埃的厚度。下文中，在第一间隔件材料的上方沉积第二间隔件材料(未示出)。可以使用物理汽相沉积(PVD)(溅射)、化学汽相沉积(CVD)、等离子增强的化学汽相沉积(PECVD)、常压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子CVD(HDPCVD)、原子层CVD(ALCVD)、和/或其他适当工艺沉积第二间隔件材料。在至少一个实施例中，第二间隔件材料为包括氮化硅的介电层。用于第二间隔件材料的其他示例性成分包括：氧化硅、碳化硅、氮氧化硅、其组合、和/或其他适当材料。在至少一个实施例中，第二间隔件材料具有小于约200埃的厚度。
在栅极结构220的上方形成第一间隔件材料和第二间隔件材料以后，在第一间隔材料和第二间隔材料上实施图案化工艺，例如，均匀干蚀刻工艺，从而形成栅极间隔件230。蚀刻工艺可以包括各向异性蚀刻，从而从位于将形成外延部件或提高的源极/漏极部件的区域中的衬底210部分去除第一间隔件材料和第二间隔件材料。栅极间隔件230可以包括：第一间隔件(或者可以称作衬垫(liner))230a，由第一间隔件材料形成；和第二间隔件230b，由第二间隔件材料形成。第一间隔件230a形成L形，并且第二间隔件230b形成D形。
参照图1和图4，方法100继续步骤106，其中，在栅电极220的任一侧处的衬底210中，尤其是在PFET器件或NFET器件的源极和漏极中形成沟槽232。
可以在半导体器件200的上方形成覆盖层(capping layer)(未示出)和光刻胶层(未示出)，然后，将覆盖层和光刻胶层图案化，从而保护其他器件区域。光刻胶层还可以包括：减反射涂覆层(未示出)，例如，底部减反射涂覆(BARC)层和/或顶部减反射涂覆(TARC)层。然后，蚀刻工艺去除衬底210的多部分，从而在衬底210中形成沟槽232。蚀刻工艺包括：干蚀刻工艺、湿蚀刻工艺、或者其组合。在一些实施例中，蚀刻工艺利用干蚀刻工艺和湿蚀刻工艺的组合。干蚀刻工艺和湿蚀刻工艺具有可以调节的蚀刻参数，例如，所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏置电压、RF偏置功率、蚀刻剂流速率、以及其他适当参数。例如，干蚀刻工艺可以利用约1mTorr至约200mTorr的蚀刻压力，约200W至约2000W的电源功率，约0V至约100V的RF偏置电压，以及包括：NF3、Cl2、SF6、He、Ar、CF4、或者其组合的蚀刻剂。在实例中，干蚀刻工艺包括：约1mTorr至约200mTorr的蚀刻压力，约200W至约2000W的电源功率，约0V至约100V的RF偏置电压，约5sccm至约30sccm的NF3气体流量，约0sccm至约100sccm的Cl2气体流量，约0sccm至约500sccm的He气体流量，以及约0sccm至约500sccm的Ar气体流量。在另一实例中，蚀刻工艺包括：约1mTorr至约200mTorr的蚀刻压力，约200W至约2000W的电源功率，约0V至约100V的RF偏置电压，约5sccm至约30sccm的SF6气体流量，约0sccm至约100sccm的Cl2气体流量，约0sccm至约500sccm的He气体流量，以及约0sccm至约500sccm的Ar气体流量。在又一实例中，蚀刻工艺包括：约1mTorr至约200mTorr的蚀刻压力，约200W至约2000W的电源功率，约0V至约100V的RF偏置电压，约5sccm至约100sccm的CF4气体流量，约0sccm至约100sccm的Cl2气体流量，约0sccm至约500sccm的He气体流量，以及约0sccm至约500sccm的Ar气体流量。湿蚀刻溶液可以包括：NH4OH、氢氟酸(HF)、四甲基氢氧化铵(TMAH)、其他适当湿蚀刻溶液、或者其组合。在实例中，湿蚀刻工艺首先在室温(例如，18-25℃)下使用100∶1的HF溶液浓度，然后，在约20℃至约60℃的温度下使用NH4OH溶液。在另一实例中，湿蚀刻工艺首先在室温下使用100∶1的HF溶液浓度，然后，在约20℃至约60℃的温度下实现TMAH溶液。在蚀刻工艺以后，可以实施预清洗工艺，从而通过氢氟酸(HF)溶液或者其他适当溶液清洗沟槽232。
在图4A中，为了更好地理解沟槽232的蚀刻剖面，放大了半导体器件200。通过在衬底210中的刻面251A、251B、251C、251D、以及251E来限定沟槽232的蚀刻剖面。在一些实施例中，刻面251A、251B、251C、251D、以及251E共同限定具有楔形的沟槽232。可以将刻面251A和251E称作顶部侧壁刻面，可以将刻面251B和251D称作中间侧壁刻面，以及可以将刻面251C称作底部刻面。在所示实施例中，刻面251A和251E由{111}晶面和相对于衬底210的主表面(principle surface)的斜面形成，刻面251B和251D由{111}晶面形成，并且这两个刻面分别位于刻面251A和251E的下方。刻面251C由与衬底210的主表面平行的{100}晶面形成。在所示实施例中，沟槽232具有从衬底210的顶面至刻面251C的深度V1，该深度在从约300埃至约1000埃的范围内变动。
在所示实施例中，沟槽232的蚀刻剖面通过刻面251A和251B的交叉点限定尖端A1，并且通过刻面251D和251E的交叉点限定尖端A2。例如，将尖端A1置于栅极间隔件230的下方，该栅极间隔件面对位于栅极结构220的下方的沟槽区域。沟槽232的蚀刻剖面通过刻面251B、251C、以及251D限定楔形底部。在一些实施例中，刻面251B与衬底210的主表面形成夹角θ1。例如，夹角θ1关于衬底210的主表面在约40度至约70度之间变动。
参照图1和图5，方法100继续步骤108，其中，在沟槽232中形成第一层234。在一些实施例中，第一层234为通过外延(epitaxy or epitaxial(epi))工艺所形成的外延层。在刻面251A、251B、251C、251D、以及251E上生长外延层，从而使得外延层中的晶体结构与刻面251A、251B、251C、251D、以及251E相同。在一些实施例中，第一层234与衬底210接触，并且具有通过沿着沟槽232的底部形成的楔形。在一些可选实施例中，可以仅在沟槽232的上部，例如，沿着沟槽232的刻面251A/251E和/或沿着刻面251B/251D形成第一层234。在一些实施例中，第一层234的底部的顶面基本上与衬底210的主表面平行。在一些实施例中，在刻面251B附近的第一层234的侧壁表面与衬底210的主表面形成夹角θ2。在一实施例中，夹角θ2相对于衬底210的主表面在约40度和约70的范围内变动。在另一实施例中，夹角θ2与夹角θ1的比率在从0.7至约1.5范围内变动。在其他实施例中，角度θ2和角度θ1基本上相同。第一层234具有厚度V2。在一些实施例中，厚度V2在从约100埃至约400埃的范围内变动。在所示实施例中，第一层234通过外延工艺部分填充沟槽232，该外延工艺包括：选择性的外延生长(SEG)工艺、交错沉积和蚀刻(CDE)工艺、化学汽相沉积(CVD)技术(汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)、其他适当外延工艺、或者其组合。外延工艺可以使用气态和/或液态前体，该前体可以与衬底210的成分相互作用。
在一实施例中，第一层234为用于围绕随后形成的源极/漏极(S/D)部件的光环状(halo)(或称为“袋状”，“pocket”)层，从而改善短沟道效应。例如，第一层234为含硅层，该含硅层包括具有第一掺杂浓度的第一掺杂剂。在一些实施例中，第一掺杂剂具有第一导电载流子类型。在至少一个实施例中，第一掺杂剂为用于NFET器件的p型掺杂剂(例如硼和/或BF2)。在其他实施例中，第一掺杂剂为用于PFET器件的n型掺杂剂(例如，磷和/或砷)。在一些实施例中，在用于形成第一层234的外延工艺期间原位掺杂第一层234。在实施例中，第一掺杂剂浓度在从约1E18个原子/cm3至约5E19个原子/cm3的范围内变动。在至少一个实施例中，在第一层234中的第一掺杂浓度恒定。在其他实施例中，在第一层234中的第一掺杂浓度为梯度，其中，第一掺杂浓度以图5中所示的箭头的形式从第一层234的底部至第一层234的顶部增加。
含硅层可以进一步包括：添加元素，例如，锗(Ge)或碳(C)。在一些实施例中，第一层234为用于PFET器件的SiGe。在一些实施例中，第一层234为用于NFET器件的SiC。在本实施例中，第一层234还用作具有有限数量的添加元素的缓冲层，从而防止形成在第一层234和衬底210之间的界面中的明显缺陷，从而减少应力松弛(strain relaxation)或电流泄漏。在一些实施例中，在用于PFET器件的第一层234中的Ge原子比率(at％)小于等于约30at％。
在一些实施例中，第一层234为具有用于PFET器件的磷(P)掺杂剂的SiGe。通过使用含Si气体，例如，硅烷、二氯甲硅烷(DCS)；含锗气体，例如，GeH4、GeCl4；载气，例如H2；含P气体，例如，PH3；和/或选择性蚀刻气体，例如HCl的外延工艺沉积SiGe层。在至少一个实施例中，含硅气体的质量流量在约50sccm和约300sccm之间变动。在至少一个实施例中，含P气体的质量流量在约10sccm和约200sccm之间变动。在一些其他实施例中，可以在从约500℃至约850℃之间变动的温度下，并且在从约5torr至约200Torr之间变动的压力下实施用于形成第一层234的外延工艺。
在一些实施例中，第一层234为具有用于NFET器件的硼(B)掺杂剂的Si。通过使用含Si气体，例如，硅烷、DCS；载气，例如H2；含B气体，例如，B2H6；和/或选择性蚀刻气体，例如HCl的外延工艺沉积Si层。在至少一个实施例中，含硅气体的质量流量在约50sccm和约500sccm之间变动。在至少一个实施例中，含B气体的质量流量在约50sccm和约500sccm之间变动。在一些其他实施例中，可以在从约600℃至约900℃之间变动的温度下，并且在从约10torr至约500Torr之间变动的压力下实施用于形成第一层234的外延工艺。
参照图1、6A、以及6B，方法继续步骤110，其中，形成第二层236，从而使得第一层234位于第二层236和位于栅极结构220的下方的沟道区域之间。在一些实施例中，第二层236位于第一层234的上方，从而填充沟槽232。在一些实施例中，通过第一层234来围绕第二层236的侧壁和底部。在一些实施例中，第二层236通过外延工艺生长的外延层。第二层236可以用作应变层，从而对位于栅极结构220下方的沟道区域施加应力或压力(strain or stress)并且提高了器件200的载流子迁移率，从而改善了器件性能。
第二层236具有厚度V3。在至少一个实施例中，厚度V3与厚度V2的比率在从约1至约4的范围内变动。在一些其他实施例中，厚度V3在从约200埃至约600埃的范围内变动。在至少一个实施例中，如图6A所示，第二层236的顶面与衬底210的顶面基本共面。在另一实施例中，如图6B所示，第二层236的顶面高于衬底210的顶面。在一些实施例中，在图6B中所示的第二层236具有从约300埃至约800埃的范围内变动的厚度V3，并且在第二层236的顶面和衬底210的顶面之间的偏差小于约200埃。
在一些实施例中，第二层236为含硅层。含硅层可以进一步包括添加元素。例如，添加元素为锗(Ge)或者碳(C)。在一些实施例中，第二层236为用于PFET器件的SiGe。在一些实施例中，第二层236为用于NFET器件的SiC。在至少一个实施例中，第二层236包括与第一层234中的添加元素相同的添加元素。在一些实施例中，第二层236中的添加元素的原子比率(at％)大于第一层234中的添加元素的原子比率(at％)，因此，将足够的压力/应力提供给半导体器件200。在至少一个实施例中，添加元素为Ge，并且第二层236为用于PFET器件的SiGe，其中，第二层236中的Ge原子比率大于或等于30at％，该原子用作应变器(strainer)，从而提高了载流子迁移率并且改善了器件性能。
第二层236还可以用作源极和漏极部件。在一些实施例中，第二层236包括具有第二掺杂浓度的第二掺杂剂。在至少一个实施例中，第二掺杂剂为用于NFET器件的n型掺杂剂(例如磷和/或砷)。在至少另一实施例中，第二掺杂剂为用于PFET器件的p型掺杂剂(诸如硼和/或BF2)。在一些实施例中，第二掺杂剂具有与第一层234中的第一掺杂剂相反的导电载流子类型。在一些实施例中，在用于形成第二层236的外延工艺期间原位掺杂第二层236。在至少一个实施例中，第二掺杂浓度大于第一层234中的第一掺杂浓度。在一些其他实施例中，第二掺杂浓度在从约5E19个原子/cm3至约5E21个原子/cm3的范围内变动。在一些实施例中，第二层236中的第二掺杂浓度恒定。在一些备选实施例中，第二层36中的第二掺杂浓度可以为梯度，从第二层236中的底部至顶部增大。
在一些备选实施例中，在实施外延工艺以后，第二层236可能为未掺杂层，并且在随后的工艺期间掺杂该第二层。可以通过离子注入工艺、等离子体源离子注入(PIII)工艺、气态和/或固态源扩散工艺、其他适当工艺、或者其组合来实现掺杂。第二层236还可以接受退火工艺，例如快速热退火工艺。
在一些实施例中，第二层236为具有用于PFET器件的磷(P)掺杂剂的SiGe。通过使用含Si气体，例如，硅烷、DCS；含Ge气体，例如，GeH4、GeCl4；载气，例如H2；含P气体，例如PH3；和/或选择性蚀刻气体，例如HCl的外延工艺沉积SiGe层。在至少一个实施例中，含硅气体的质量流量在约50sccm和约500sccm之间变动。在至少一个实施例中，含P气体的质量流量在约10sccm和约200sccm之间变动。在一些其他实施例中，可以在从约500℃至约850℃之间变动的温度下，并且在从约5torr至约200Torr之间变动的压力下实施用于形成第二层236的外延工艺。
在一些实施例中，第二层236为具有用于NFET器件的磷(P)掺杂剂的Si。通过使用含Si气体，例如，硅烷、DCS；载气，例如H2；含B气体，例如，B2H6；和/或选择蚀刻气体，例如HCl的外延工艺来沉积Si层。在至少一个实施例中，含硅气体的质量流量在约50sccm和约500sccm之间变动。在至少一个实施例中，含B气体的质量流量在约50sccm和约500sccm之间变动。在一些其他实施例中，可以在从约600℃至约900℃之间变动的温度下，并且在从约10torr至约500Torr之间变动的压力下实施用于形成第二层236的外延工艺。
参照图1和图7，方法100继续步骤112，其中，在第二层236的上方选择性地形成接触部件238，该接触部件与第二层236的顶面接触。接触部件238可以在第二层236和随后形成的硅化物层之间提供低接触电阻。在至少一个实施例中，接触部件238具有从约80埃至约200埃之间的变动的厚度。
在一些实施例中，接触部件238包括硅和至少一种添加元素。在至少一个实施例中，接触部件238包括硅和用于PFET器件的锗。在另一实施例中，接触部件238包括硅和用于NFET器件的碳。在至少一个实施例中，接触部件238包括硅和与第一层234中的添加元素相同的至少一种添加元素。在一些实施例中，接触部件238中的添加元素的原子比率(at％)小于第二层236中的添加元素的原子比率(at％)。在至少一个实施例中，添加元素为Ge，并且接触部件238为用于PFET器件的SiGe。在另一实施例中，接触部件238中的Ge的原子比率小于约20at％。在一些实施例中，使用与上述相同的化学制剂的外延工艺形成接触部件238。
此外，可以在从约500℃至约800℃之间变动的温度下，并且在从约10torr至约100Torr之间变动的压力下实施用于形成接触部件238的外延工艺。可以不掺杂接触部件238，或者通过与第二层236相同的掺杂剂原位掺杂该接触部件。接触部件238可以具有从1E20个原子/cm3至约3E21个原子/cm3范围内变动的掺杂浓度。接触部件238还可以接受退火工艺，例如，快速热退火工艺。
进一步加工半导体200，从而完成如下文中简要讨论的制造。例如，在接触部件上形成硅化物部件，从而减小接触电阻。可以通过以下工艺在源极和漏极区域的上方形成硅化物部件：沉积金属层，对金属层退火，从而使得金属层能够与硅进行反应，从而形成硅化物，然后去除未反应的金属层。
在衬底上形成层间介电(ILD)层，并且将化学机械抛光(CMP)工艺进一步施加给生成的结构，从而将具有ILD的衬底平坦化。此外，在形成ILD层以前，可以在栅极结构的顶部形成接触蚀刻停止层(CESL)。在至少一个实施例中，栅电极保留最终器件中的多晶硅。在另一实施例中，去除多晶硅，并且在后栅极或栅极替换工艺期间利用金属替换该多晶硅。在后栅极工艺中，继续在ILD层上的CMP工艺，从而暴露栅极结构的多晶硅栅电极，并且实施蚀刻工艺，以去除多晶硅栅电极，从而形成沟槽。利用用于PFET器件和NFET器件的适当功函数的金属(例如，p型功函数金属和n型功函数金属)填充沟槽。
在衬底的上方形成包括金属层和金属间电介质(IMD)的多层互连(MLT)，从而电连接半导体器件的各种部件或结构。多层互连包括：垂直互连，例如，通孔或接触；和水平互连，诸如金属线。各种互连部件可以利用各种导电材料，包括：铜、钨、和/或硅化物。在一实例中，将镶嵌工艺用于形成铜多层互连结构。
公开的方法提供了用于在半导体器件中形成改善的光环状(袋状)部件的工艺。半导体器件(没有实施用于形成光环状(袋状)部件的离子注入工艺)可防止损坏器件，改善了短沟道效应，改善了在光环状(袋状)部件中的掺杂剂分布的均匀性，因此提高的器件性能。此外，由外延层所形成的光环状(袋状)部件可以提供额外的沟道应力，从而提高载流子迁移率并且进一步提高器件性能。另外，通过外延层所形成的光环状(袋状)部件可以提供具有陡峭侧壁的浅结的精确控制深度。应理解，所公开的方法和集成电路器件导致改善的器件性能，包括但不仅限于：改善的短沟道效应控制、提高的饱和电流、改善的冶金栅长度控制、提高的载流子迁移率，以及降低的源极/漏极和硅化物部件之间的接触电阻。应该理解，不同实施例可能具有不同优点，并且任何实施例不需要特定优点。
在一些实施例中，器件包括：衬底；栅极结构，位于衬底的上方并且限定衬底中的沟道区域；外延部件，具有在位于衬底中的具有第一掺杂浓度的第一掺杂剂掺杂剂，并且沟道区域插该外延部件入沟道区域中，；并且以及外延源极/漏极部件，具有在位于衬底中的具有第二掺杂浓度的第二掺杂剂掺杂剂，并且插入沟道区域中插入该外延部件中。外延源极/漏极部件与外延部件相比较距离更加远离沟道区域更远。第二掺杂剂掺杂剂具有与第一掺杂剂掺杂剂相反的导电载流子类型。
在一些实施例中，晶体管包括：半导体衬底；栅极结构，位于半导体衬底的上方，并且限定衬底中的沟道区域；栅极间隔件，与栅极结构的相对侧壁邻近；袋状部件，位于衬底中，并且通过沟道区域分离该袋状部件；源极/漏极部件与沟道区域分离并且通过袋状部件围绕；以及接触部件，位于源极/漏极部件的上方。袋状部件包括第一掺杂剂。源极/漏极部件包括第二掺杂剂，具有与第一掺杂剂的导电载流子类型相反的导电载流子类型。
在一些实施例中，方法包括：在半导体衬底的上方形成栅电极，该栅电极限定半导体衬底中的沟道区域；形成与栅极结构的相对侧壁邻近的间隔件；在半导体衬底中形成沟槽，沟道区域插入该沟槽中；在沟槽中外延生长第一半导体层；以及在第一半导体层的上方外延生长第二半导体层。第一半导体层具有第一掺杂浓度的第一掺杂剂，并且第二半导体层具有第二掺杂浓度的第二掺杂剂。第二掺杂剂的导电载流子类型与第一掺杂剂的导电载流子类型相反。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换、以及改变。

Claims (20)

1.一种半导体器件，包括：
衬底；
栅极结构，位于所述衬底的上方，并且限定位于所述衬底中的沟道区域；
外延部件，具有第一掺杂剂，所述第一掺杂剂位于所述衬底中，含有第一掺杂浓度，所述沟道区域插入所述外延部件中；以及
外延源极/漏极部件，具有第二掺杂剂，所述第二掺杂剂位于所述衬底中，含有第二掺杂浓度，并且所述沟道区域插入所述外延源极/漏极部件中，其中，所述外延源极/漏极部件与所述外延部件相比较距离所述沟道区域更远，其中，所述第二掺杂剂具有与所述第一掺杂剂相反的导电载流子类型。
2.根据权利要求1所述的器件，其中，所述外延部件为袋状(光环状)部件，该袋状部件包括围绕所述外延源极/漏极部件的层。
3.根据权利要求2所述的器件，其中，所述层的厚度处于从100埃至400埃范围内。
4.根据权利要求2所述的器件，其中，所述层中的所述第一掺杂浓度是分等级的。
5.根据权利要求1所述的器件，其中，所述外延部件为SiGe，所述第一掺杂剂为用于P沟道场效应晶体管器件的磷或砷。
6.根据权利要求1所述的器件，其中，所述外延源极/漏极部件为SiGe，所述第二掺杂剂为用于P沟道场效应晶体管器件的硼或BF2。
7.根据权利要求1所述的器件，其中，所述外延部件为Si或SiC，所述第一掺杂剂为用于N沟道场效应晶体管器件的硼或BF2。
8.根据权利要求1所述的器件，其中，所述外延源极/漏极部件为Si或者SiC，所述第二掺杂剂为用于N沟道场效应晶体管器件的磷或砷。
9.根据权利要求1所述的器件，其中，所述第二掺杂浓度高于所述第一掺杂浓度。
10.根据权利要求1所述的器件，其中，所述第一掺杂浓度处于从1E18个原子/cm3至5E19个原子/cm3的范围内。
11.根据权利要求1所述的器件，其中，所述第二掺杂浓度处于从5E19个原子/cm3至5E21个原子/cm3的范围内。
12.一种晶体管，包括：
半导体衬底；
栅极结构，位于所述半导体衬底的上方，并且限定所述衬底中的沟道区域；
栅极隔离件，与所述栅极结构的相对侧壁邻近；
袋状部件，位于所述衬底中，通过所述沟道区域分离所述袋状部件，其中，所述袋状部件包括第一掺杂剂；
源极/漏极部件，通过所述沟道区域分离所述源极/漏极部件，并且通过所述袋状部件围绕所述源极/漏极部件，其中，所述源极/漏极部件包括第二掺杂剂，所述第二掺杂剂的导电载流子类型与所述第一掺杂剂的导电载流子类型相反；以及
接触部件，位于所述源极/漏极部件的上方。
13.根据权利要求12所述的晶体管，其中，所述袋状部件和所述源极/漏极部件为外延层。
14.根据权利要求12所述的晶体管，其中，所述袋状部件包括所述第一掺杂剂，所述第一掺杂剂的掺杂浓度小于所述源极/漏极部件中的所述第二掺杂剂的掺杂浓度。
15.根据权利要求12所述的晶体管，其中，所述第一袋状部件中的所述第一掺杂剂的掺杂浓度处于从1E18个原子/cm3至5E19个原子/cm3的范围内。
16.根据权利要求12所述的晶体管，其中，所述源极/漏极部件中的所述第二掺杂剂的掺杂浓度处于从5E19个原子/cm3至5E21个原子/cm3的范围内。
17.根据权利要求12所述的晶体管，其中，所述袋状部件的厚度处于从100埃至400埃范围内。
18.一种半导体器件制造方法，包括：
在半导体衬底的上方形成栅极结构，所述栅极结构限定所述半导体衬底中的沟道区域；
形成与所述栅极结构的相对侧壁邻近的隔离件；
在所述半导体衬底中形成沟槽，所述沟道区域插入所述沟槽中；
在所述沟槽中外延生长第一半导体层，其中，所述第一半导体层具有第一掺杂浓度的第一掺杂剂；以及
在所述第一半导体层的上方外延生长第二半导体层，所述第二半导体层具有第二掺杂浓度的第二掺杂剂，其中，所述第二掺杂剂的导电载流子类型与所述第一掺杂剂的导电载流子类型相反。
19.根据权利要求18所述的方法，其中，所述第一掺杂剂处于从1E18个原子/cm3至5E19个原子/cm3的范围内。
20.根据权利要求18所述的方法，其中，所述第二掺杂剂处于从5E19个原子/cm3至5E21个原子/cm3的范围内。
CN201110424063.6A 2011-06-15 2011-12-13 半导体器件及其制造方法 Active CN102832246B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/161,031 US8482079B2 (en) 2011-06-15 2011-06-15 Semiconductor device and method of manufacturing the same
US13/161,031 2011-06-15

Publications (2)

Publication Number Publication Date
CN102832246A CN102832246A (zh) 2012-12-19
CN102832246B true CN102832246B (zh) 2015-06-10

Family

ID=47335304

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110424063.6A Active CN102832246B (zh) 2011-06-15 2011-12-13 半导体器件及其制造方法

Country Status (3)

Country Link
US (2) US8482079B2 (zh)
CN (1) CN102832246B (zh)
TW (1) TWI467763B (zh)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010029532B4 (de) * 2010-05-31 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit eingebettetem verformungsinduzierenden Material, das in diamantförmigen Aussparungen auf der Grundlage einer Voramorphisierung hergestellt ist
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8383485B2 (en) * 2011-07-13 2013-02-26 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial process for forming semiconductor devices
US8486778B2 (en) 2011-07-15 2013-07-16 International Business Machines Corporation Low resistance source and drain extensions for ETSOI
KR20130045716A (ko) * 2011-10-26 2013-05-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8975672B2 (en) * 2011-11-09 2015-03-10 United Microelectronics Corp. Metal oxide semiconductor transistor and manufacturing method thereof
US9190471B2 (en) * 2012-04-13 2015-11-17 Globalfoundries U.S.2 Llc Semiconductor structure having a source and a drain with reverse facets
US9029208B2 (en) * 2012-11-30 2015-05-12 International Business Machines Corporation Semiconductor device with replacement metal gate and method for selective deposition of material for replacement metal gate
US9536771B2 (en) 2013-04-11 2017-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gap fill self planarization on post EPI
US8900978B1 (en) * 2013-05-30 2014-12-02 Stmicroelectronics, Inc. Methods for making a semiconductor device with shaped source and drain recesses and related devices
US9034741B2 (en) * 2013-05-31 2015-05-19 International Business Machines Corporation Halo region formation by epitaxial growth
KR102216424B1 (ko) * 2013-12-18 2021-02-17 인텔 코포레이션 유효 게이트 길이를 증가시킴으로써 트랜지스터 채널에 걸쳐 게이트 제어를 개선하는 기술들
US9691898B2 (en) * 2013-12-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium profile for channel strain
CN103745956B (zh) * 2014-01-29 2016-04-20 上海华力微电子有限公司 制备嵌入式锗硅外延前的表面处理方法
US9214551B2 (en) * 2014-02-19 2015-12-15 United Microelectronics Corp. Method for fabricating semiconductor device, and semiconductor device made thereby
US10008383B2 (en) * 2014-03-10 2018-06-26 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US9583342B2 (en) * 2014-07-24 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET doping methods and structures thereof
US20160056261A1 (en) * 2014-08-22 2016-02-25 Globalfoundries Inc. Embedded sigma-shaped semiconductor alloys formed in transistors
CN105470134B (zh) * 2014-09-09 2019-06-28 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法、电子装置
US9502412B2 (en) * 2014-09-19 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor device structure with gate spacer having protruding bottom portion and method for forming the same
CN105702727B (zh) * 2014-11-28 2020-06-16 联华电子股份有限公司 金属氧化物半导体装置与其形成方法
US10170554B2 (en) * 2014-12-26 2019-01-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
CN105826262B (zh) * 2015-01-08 2019-01-22 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US9397161B1 (en) * 2015-02-26 2016-07-19 International Business Machines Corporation Reduced current leakage semiconductor device
CN106033725B (zh) * 2015-03-13 2020-10-16 联华电子股份有限公司 半导体元件及其制作工艺
US10008568B2 (en) 2015-03-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
KR102339777B1 (ko) * 2015-04-14 2021-12-15 삼성전자주식회사 반도체 소자
CN104851884A (zh) * 2015-04-14 2015-08-19 上海华力微电子有限公司 用于锗硅填充材料的成形腔
US9343300B1 (en) 2015-04-15 2016-05-17 Globalfoundries Inc. Methods of forming source/drain regions for a PMOS transistor device with a germanium-containing channel region
US9812570B2 (en) 2015-06-30 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10032873B2 (en) 2015-09-15 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US9793400B2 (en) 2015-10-12 2017-10-17 International Business Machines Corporation Semiconductor device including dual-layer source/drain region
US10665688B2 (en) 2015-12-24 2020-05-26 Intel Corporation Low Schottky barrier contact structure for Ge NMOS
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
TWI690984B (zh) 2016-08-10 2020-04-11 聯華電子股份有限公司 半導體元件及其製作方法
KR102575366B1 (ko) 2016-11-09 2023-09-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10522359B2 (en) 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
CN109148578B (zh) * 2017-06-16 2021-09-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
JP6824115B2 (ja) * 2017-06-19 2021-02-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
CN109817713B (zh) * 2017-11-22 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10777663B2 (en) * 2017-11-30 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having boron-doped germanium tin epitaxy structure and method for forming the same
TWI827644B (zh) * 2018-08-28 2024-01-01 日商索尼半導體解決方案公司 半導體裝置及其製造方法
US11489062B2 (en) 2019-05-31 2022-11-01 Taiwan Semiconductor Manufacturing Co., Ltd Optimized proximity profile for strained source/drain feature and method of fabricating thereof
DE102020112695A1 (de) 2019-05-31 2020-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Optimiertes näheprofil für verspanntes source/drain-merkmal und verfahren zu dessen herstellung
KR20200140976A (ko) * 2019-06-07 2020-12-17 삼성전자주식회사 반도체 소자
US11355587B2 (en) * 2020-08-06 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain EPI structure for device boost

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577890A (zh) * 2003-06-27 2005-02-09 英特尔公司 具有凸起的结区域的pmos晶体管应变最优化
TW200814319A (en) * 2006-09-15 2008-03-16 Taiwan Semiconductor Mfg Semiconductor structure, metal oxide semiconductor device and method for forming semiconductor structure
CN101281926A (zh) * 2007-04-05 2008-10-08 台湾积体电路制造股份有限公司 半导体结构
US7696019B2 (en) * 2006-03-09 2010-04-13 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6946350B2 (en) 2003-12-31 2005-09-20 Intel Corporation Controlled faceting of source/drain regions
US7335959B2 (en) 2005-01-06 2008-02-26 Intel Corporation Device with stepped source/drain region profile
US7494858B2 (en) 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
JP5278022B2 (ja) * 2009-02-17 2013-09-04 富士通セミコンダクター株式会社 半導体装置の製造方法
US8035141B2 (en) * 2009-10-28 2011-10-11 International Business Machines Corporation Bi-layer nFET embedded stressor element and integration to enhance drive current
US8835266B2 (en) * 2011-04-13 2014-09-16 International Business Machines Corporation Method and structure for compound semiconductor contact
US8394712B2 (en) * 2011-05-05 2013-03-12 International Business Machines Corporation Cavity-free interface between extension regions and embedded silicon-carbon alloy source/drain regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1577890A (zh) * 2003-06-27 2005-02-09 英特尔公司 具有凸起的结区域的pmos晶体管应变最优化
US7696019B2 (en) * 2006-03-09 2010-04-13 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof
TW200814319A (en) * 2006-09-15 2008-03-16 Taiwan Semiconductor Mfg Semiconductor structure, metal oxide semiconductor device and method for forming semiconductor structure
CN101281926A (zh) * 2007-04-05 2008-10-08 台湾积体电路制造股份有限公司 半导体结构

Also Published As

Publication number Publication date
US8482079B2 (en) 2013-07-09
TW201251018A (en) 2012-12-16
US20130280875A1 (en) 2013-10-24
TWI467763B (zh) 2015-01-01
US20120319203A1 (en) 2012-12-20
US8642417B2 (en) 2014-02-04
CN102832246A (zh) 2012-12-19

Similar Documents

Publication Publication Date Title
CN102832246B (zh) 半导体器件及其制造方法
US20220352346A1 (en) Method of forming devices with strained source/drain structures
CN102637728B (zh) 制造应变源极/漏极结构的方法
US10651091B2 (en) Wrap-around contact on FinFET
US8445940B2 (en) Source and drain feature profile for improving device performance
US8236659B2 (en) Source and drain feature profile for improving device performance and method of manufacturing same
CN103066123B (zh) FinFET器件及其制造方法
CN102881576B (zh) 自对准源极和漏极结构及其制造方法
US9847225B2 (en) Semiconductor device and method of manufacturing the same
US20120108026A1 (en) Method of manufacturing strained source/drain structures
CN102074461A (zh) 半导体装置及其制造方法
CN103035527A (zh) 源极和漏极凹槽的氮钝化
US9024391B2 (en) Semiconductor structure having stressor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant