TWI433301B - 半導體元件及其形成方法 - Google Patents

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Description

半導體元件及其形成方法
本發明係關於半導體技術，更特別關於高壓半導體元件及其形成方法。
半導體積體電路產業已快速成長一段時日。積體電路其材料及設計上的進步，使每一代的積體電路均比前一代的積體電路更小更複雜。上述進步會增加IC製程及生產的複雜性，為使進步易於了解，IC製程的發展需類似的生產方法及發展。
當高壓領域採用互補式金氧半場效電晶體(CMOSFETs)時，需整合高壓元件與低壓元件(如邏輯元件或記憶元件)以應用於系統單晶片(SoC)上。舉例來說，橫向擴散金氧半(LDMOS)元件可作為不對稱功率金氧半場效電晶體，其具有低導通電阻及高阻斷電壓的特性。藉由電阻路徑可使元件通道區的電壓下降(voltage drop)，以達到高阻斷電壓的效果。綜上所述，目前亟需具有改良的高阻斷電壓之高壓元件，以及對應的形成方法。
本發明提供一種半導體元件，包括半導體基板；閘極結構形成於基板上；淡摻雜區形成於基板中，對準閘極結構之側壁，且具有第一型導電性；源極及汲極形成於半導體基板中，位於閘極結構兩側，且具有第一型導電性；以及阻障區形成於半導體基板中，鄰接汲極，且具有第二型導電性，其中阻障區係半導體材料，且半導體材料與半導體基板之組成不同。
本發明亦提供一種半導體元件的形成方法，包括提供半導體基板；形成第一井區於半導體基板中，且第一井區具有第一型導電性；形成第二井區於該半導體基板中，且該第二井區具有第二型導電性；形成閘極結構於半導體基板上，閘極結構具有第一部份及第二部份，第一部份位於第一井區上，且第二部份位於第二井區上；形成淡摻雜區於第二井區中，且淡摻雜區具有第一型導電性；形成阻障區於第一井區中，阻障區係半導體材料，且半導體材料與半導體基板之組成不同；以及形成源極於第二井區中及形成汲極於第一井區中，源極與汲極為第一型導電性，且汲極鄰接阻障區。
本發明更提供一種半導體元件，包括半導體基板；具有第一型導電性之第一井區位於半導體基板中；具有第二型導電性之第二井區位於半導體基板中；閘極結構位於半導體基板上，且閘極結構之第一部份及第二部份分別位於第一井區及第二井區上；具有第一型導電性之源極位於第二井區中；具有第一型導電性之汲極位於第一井區中；以及阻障區位於第一井區中並鄰接汲極，阻障區係半導體材料，且半導體材料與半導體基板之組成不同。
本發明領域為半導體積體電路。可以理解的是，下述內容提供多種實施例以說明本發明的多種特徵。為了簡化說明，將採用特定的實施例、單元、及組合方式說明。然而這些特例並非用以限制本發明。此外為了簡化說明，本發明在不同圖示中採用相同符號標示不同實施例的類似元件，但上述重複的符號並不代表不同實施例中的元件具有相同的對應關係。另一方面，形成某一元件於另一元件上包含了兩元件為直接接觸，或者兩者間隔有其他元件這兩種情況。
第1圖為高壓半導體元件100之剖視圖，其形成方式為互補式金氧半製程。值得注意的是，高壓半導體元件100可裝配至單晶片系統(SoC)，且SoC含有不同操作電壓之多種PMOS及NMOS電晶體。上述PMOS及NMOS電晶體可具有低壓功能如邏輯/記憶單元，以及高壓功能如電源管理元件。以標準CMOS為例，低壓功能之電晶體的操作電壓(或汲極電壓)為約1.1V，而特殊電晶體如輸入/輸出電晶體之操作電壓為1.8/2.5/3.3V。中/高電壓功能之電晶體的操作電壓(或汲極電壓)為約5V或更高如20-35V。可以理解的是，高壓半導體元件100亦可包含電阻、電容、電感、二極體、及一般設置於積體電路中的其他半導體元件。在本發明一實施例中，高壓半導體元件100包含n型高壓金氧半(NHVMOS)元件，如n型橫向擴散金氧半(LDMOS)元件。
高壓半導體元件100包含基板102，可為半導體晶圓如矽晶圓。在較佳實施例中，基板102包含p型矽晶圓。為形成互補型高壓金氧半元件，可將n型埋層(如深n型井區)深入地佈植於p型基板中p型高壓金氧半元件(PHVMOS)的主動區下。接著可在基板中形成絕緣結構104如淺溝槽絕緣(STI)或局部氧化矽(LOCOS)，以定義並電性絕緣不同的主動區。
高壓半導體元件100中，形成於基板102中的n型井區鄰接絕緣結構104。n型井區亦可稱為延伸汲極或汲極延伸井區。高壓半導體元件100中，形成於p型基板102的p型井區鄰接另一端的絕緣結構104。n型井區及p型井區可為基板的一部份，或者由不同的離子佈植製程形成。此外，n型井區及p型井區可為部份的磊晶成長層如磊晶矽層。n型井區可具有n型摻質如磷，而p型井區可具有p型摻質如硼。在一實施例中，可採用多重步驟形成n型井區與p型井區，該些步驟可為現有或未來開發之步驟如成長犧牲氧化層於基板上，形成開口圖案對應p型井區或n型井區，以及佈植摻質。
上述高壓半導體基板100更包含一閘極結構位於基板102上，依序為閘極介電層106及閘極108。閘極介電層106可包含氧化矽層。此外，閘極介電層可視情況需要採用高介電常數材料、氮氧化矽、其他合適材料、或上述之組合。高介電常數材料可擇自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿、或上述之組合。閘極介電層106可為多層結構如氧化矽層與其他高介電常數層之組合。閘極介電層106之形成方法可為化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)、熱氧化法、其他合適製程、或上述之組合。
耦合至金屬內連線之閘極108可形成於閘極介電層106上。閘極108可包含摻雜或未摻雜之多晶矽。此外，閘極108可包含金屬如鋁、銅、鎢、鈦、鉭、氮化鉭、氮化鉭、矽化鎳、矽化鈷、其他合適導電材料、或上述之組合。閘極108之形成方式可為CVD、PVD、ALD、電鍍、或其他合適製程。閘極108可為多層結構，並由多重步驟形成。
側壁間隔物110可形成於閘極結構兩側的側壁上。側壁間隔物可包含介電材料如氧化矽。此外，側壁間隔物110亦可為氮化矽、碳化矽、氮氧化矽、或上述之組合。在一實施例中，側壁間隔物110為多層結構。側壁間隔物110之形成方法可為本技藝已知的沉積及蝕刻如非等向蝕刻法。
高壓半導體元件100更包含阻障區112，其形成方法可為反向摻雜或逆向佈植等製程。如前所述，高壓半導體元件100可含有多種n型及p型MOS元件形成於基板102的其他主動區。如此一來，可局部同時形成阻障區112與基板102其他主動區的PMOS元件其p型淡摻雜汲極區。為形成阻障區112，需露出部份n型井區。阻障區112之邊緣實質上可對準閘極結構的邊緣。
高壓半導體元件100更包含n型淡摻雜源極區 (NLDD)114形成於p型井區。NLDD 114自閘極結構側壁下橫向延伸至絕緣結構104。如前所述，高壓半導體元件100可包含p型高壓金氧半元件、多種核心NMOS元件、與多種核心PMOS元件形成於基板102的其他主動區。如此一來，可局部同時形成NLDD 114與基板102其他主動區的NMOS元件其n型淡摻雜汲極區。NLDD 114之邊緣實質上可對準閘極結構的邊緣。NLDD 114可含有n型摻質如磷或砷。NLDD 114之形成方式可為離子佈植或擴散。值得注意的是，在形成NLDD 114時，應採用圖案化光阻層保護阻障層112。
高壓半導體元件100更包含源極120及汲極122。為形成NMOS元件，可採用形成n型源極/汲極之方法如N+或重摻雜製程。源極120與汲極122位於閘極兩側，源極120邊緣對準閘極間隔物110邊緣，且汲極122邊緣鄰接阻障區112。此外，在形成汲極122時應採用圖案化光阻層保護阻障區112。在一實施例中，源極120與汲極122含有n型摻質如磷或砷。源極120與汲極122之形成方法可為離子佈植或擴散。
高壓半導體元件100更包含電阻保護氧化層124形成於側壁間隔物110未保護的阻障層112上。當進行後續金屬矽化製程時，電阻保護氧化層124可作為金屬矽化阻擋層。阻障區112之電阻路徑可使通道區電壓下降，進而使高壓半導體元件100具有高阻斷電壓特性。若將基板102之其他主動區的PMOS元件中，應力特徵之形成方法如磊晶的矽鍺合金應用於上述阻障區112，可進一 步改善電阻路徑。上述矽鍺合金應用於阻障區112之作法及對應結構將詳述如下。
如第2圖所示，係本發明實施例形成高壓半導體元件之方法200的流程圖。首先，方法200之步驟202提供基板。接著進行步驟204，形成第一井區於基板中，且第一井區具有第一型導電性。接著進行步驟206，形成第二井區於基板中，且第二井區具有第二型導電性。接著進行步驟208，形成閘極結構於基板上。閘極結構之第一部份位於第一井區上，而閘極結構之第二部份位於第二井區上。接著進行步驟210，形成淡摻雜區於第二井區中，且淡摻雜區之邊緣對準閘極結構之邊緣。上述淡摻雜區具有第一型導電性。
接著進行步驟212，形成側壁間隔物於閘極結構側壁。接著進行步驟214，形成阻障區於部份的第一井區中。阻障區係不同於基板組成的半導體材料，且阻障區具有第二型導電性。接著進行步驟216，形成源極於第二井區，以及形成汲極於第一井區。源極與汲極均具有第一型導電性。接著進行步驟218，形成電阻保護氧化層於阻障區上。接著進行步驟220，形成金屬矽化特徵。在後續說明中，本發明不同實施例的半導體元件均可由第2圖之方法200形成。
第3-13圖係對應第2圖之方法200中，不同步驟的半導體元件300剖視圖。值得注意的是，第3-13圖已簡化以利本技藝人士了解本發明之實施例，而半導體元件300可設置於單晶片系統(SoC)中，且上述SoC具有不同 操作電壓之多種PMOS及NMOS電晶體。上述PMOS及NMOS電晶體可具有低壓功能如邏輯/記憶元件與輸入/輸出元件，以及高壓功能如電源管理元件。以標準CMOS為例，低壓功能之電晶體的操作電壓(或汲極電壓)為約1.1V，而特殊電晶體如輸入/輸出電晶體之操作電壓為1.8/2.5/3.3V。中/高電壓功能之電晶體的操作電壓(或汲極電壓)為約5V或更高如20-35V。可以理解的是，半導體元件300亦可包含電阻、電容、電感、二極體、及一般設置於積體電路中的其他半導體元件。在本發明一實施例中，半導體元件300包含n型高壓金氧半(NHVMOS)元件。
如第3圖所示，半導體元件300包含基板302。基板302包含半導體晶圓如矽晶圓。此外，基板302可包含其他半導體元素如鍺，或其他半導體化合物如碳化矽、砷化鎵、砷化銦、及磷化銦。基板302亦可包含半導體合金如矽鍺合金、碳化矽鍺、磷砷化鎵、或磷化鎵銦。在其他實施例中，基板302包含磊晶層於基體矽上。此外，基板302可為絕緣層上矽(SOI)結構。在多種實施例中，基板302包含埋層如n型埋層(NBL)、p型埋層(PBL)、及/或介電埋層如氧化埋層(BOX)。在此實施例中，基板302包含p型矽基板。
絕緣結構304如淺溝槽絕緣(STI)或局部氧化矽(LOCOS)可形成於基板302中，以定義並電性絕緣不同的主動區。在一實施例中，STI特徵的形成方法可包含乾蝕刻基板以形成溝槽，接著將絕緣材料如氧化矽、氮化矽、或氮氧化矽填入溝槽中。溝槽中的絕緣材料可為多層結構，比如先形成熱氧化層於溝槽表面，再將氮化矽或氧化矽填入溝槽中。在另一實施例中，STI結構的形成方法如下：先成長墊氧化層；以低壓化學氣相沉積法形成氮化物層；以光罩及遮罩層圖案化上述結構後，形成STI開口；以上述開口進行蝕刻，形成溝槽於基板中；視情況需要成長熱氧化襯墊層，可增加絕緣材料與溝槽之作用力；將氧化物填入溝槽；進行化學機械研磨以回蝕刻並平坦化上述結構；以及以氮化物剝除製程移除氮化矽層。在此實施例中，絕緣結構304定義NHVMOS元件區、核心NMOS元件區(未圖示)、核心PMOS核心區(未圖示)、PHVMOS元件區(未圖示)、以及其他積體電路採用之多種微電子元件區。可以理解的是雖然僅圖示NHVMOS元件，但下述製程亦可形成基板102其他主動區之不同元件中的對應特徵。
如第4圖所示，以習知技藝之離子佈植或擴散等方法，形成n型井區於p型基板302中。舉例來說，可採用微影製程或其他合適方法搭配光罩形成圖案化光阻層306。上述微影製程可包含步驟如下：塗佈光阻、軟烘烤、光罩對準、曝光、曝光後烘烤、顯影、以及硬烘烤。接著進行離子佈植並採用n型摻質如砷或磷，以形成n型井區310於基板302中。n型井區310可視為NHVMOS的延伸汲極。
如第5圖所示，以習知技藝之離子佈植或擴散等方法，形成p型井區於p型基板302中。p型井區312的形成方法與前述之n型井區310類似，可採用微影製程或其他合適方法搭配光罩形成圖案化光阻層314，以保護n型井區310。接著進行離子佈植並採用p型摻質如硼，以形成p型井區312於基板302中後續形成源極特徵的區域。值得注意的是除上述製程外，亦可進行額外離子佈植以調整基板302中，其他主動區之核心NMOS元件及核心PMOS元件的臨界電壓。
如第6圖所示，形成各整元件之閘極結構。閘極結構320係位於基板302上，在基板302上依序為閘極介電層322及閘極324。此外，閘極結構320位於部份n型井區310及部份p型井區312上。
閘極介電層322可包含氧化矽層。此外，閘極介電層322可視情況需要採用高介電常數材料、氮氧化矽、其他合適材料、或上述之組合。高介電常數材料可擇自金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鉿、或上述之組合。閘極介電層322可為多層結構如氧化矽層與其他高介電常數層之組合。閘極介電層322之形成方法可為化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)、熱氧化法、其他合適製程、或上述之組合。
耦合至金屬內連線之閘極324可形成於閘極介電層322上。閘極324可包含摻雜之多晶矽。此外，閘極324可包含金屬如鋁、銅、鎢、鈦、鉭、氮化鉭、氮化鉭、矽化鎳、矽化鈷、其他合適導電材料、或上述之組合。閘極324之形成方式可為CVD、PVD、電鍍、或其他合適製程。閘極324可為多層結構，並由多重步驟形成。
在形成閘極介電層與閘極層於基板上後，接著圖案化上述兩層以形成複數個閘極結構。在一實施例中，圖案化製程包括微影製程及蝕刻如下述。先以適當方法如旋轉塗佈法形成光阻層於多晶矽層上，接著以適當之微影圖案化方法形成圖案化光阻層。接著以乾蝕刻等製程將圖案化光阻層之開口轉移至多晶矽層及閘極介電層，以形成閘極結構。之後可剝除圖案化光阻層。在另一實施例中，只圖案化閘極層。在又一實施例中，可在多晶矽層上先形成一硬遮罩層，再形成圖案化光阻層於硬遮罩層上。接著將圖案化光阻層之開口轉移至硬遮罩層，再將硬遮罩層之開口轉移至多晶矽層以形成閘極層。上述硬遮罩層包含氮化矽、氮氧化矽、碳化矽、及/或其他合適介電材料，其形成方法可為CVD或PVD。
如第7圖所示，形成n型淡摻雜區(NLDD)330於p型井區312中。NLDD 330自閘極結構320側壁下橫向延伸至絕緣結構304。如前所述，含有半導體元件300之晶片可更包含多種NMOS元件及PMOS元件形成於基板302的其他主動區。如此一來，可局部同時形成NLDD 330與基板302其他主動區的NMOS元件其n型淡摻雜汲極區。NLDD 330之邊緣實質上可對準閘極結構320的邊緣。NLDD 330可含有n型摻質如磷或砷。NLDD 330之形成方式可為離子佈植或擴散。可以理解的是，可另外形成p型LDD(PLDD)於基板其他主動區之PMOS元件。 綜上所述，在形成PLDD時應採用圖案化光阻層保護此實施例之NMOS元件。
如第8圖所示，形成側壁間隔物332於閘極結構320兩側之側壁上。側壁間隔物332可包含介電材料如氧化矽。此外，側壁間隔物332可視情況需要採用氮化矽、碳化矽、氮氧化矽、或上述之組合。在一實施例中，側壁間隔物332為多層結構。側壁間隔物332之形成方法可為本技藝已知的沉積及蝕刻如非等向蝕刻法。
如前所述，含有半導體元件300之晶片可含有多種NMOS及PMOS元件形成於基板302之其他主動區。如此一來，具有基板302之其他主動區的PMOS元件可包含具應力之源極/汲極特徵，以施加應力或應變於通道區，這將提高載子移動率並改善元件效能。舉例來說，可採用磊晶法形成矽鍺合金於基板302中，作為具有應力之源極與汲極特徵。此外，磊晶矽鍺合金之製程亦可形成阻障區，以提供上述NHVMOS元件之電阻路徑。由磊晶矽鍺合金形成阻障區將使NHVMOS具有高阻斷電壓。此外，由於NHVMOS元件之阻障區，與基板302其他主動區之PMOS元件中具有應力之源極/汲極特徵可同時形成，因此不需額外步驟及/或光罩形成阻障區。
如第9圖所示，以蝕刻製程形成凹槽340於基板302中。首先形成圖案化光阻層342，露出部份n型井區310。蝕刻步驟可包含乾蝕刻、濕蝕刻、或上述之組合。在此實施例中，蝕刻製程若為乾蝕刻可採用HBr/Cl2 /O2 /He之組合氣體，其壓力介於1mT至1000mT之間、蝕刻功率介於50W至1000W之間、偏壓介於100V至500V之間。上述HBr之氣體流速介於10sccm至500sccm之間，Cl2 之氣體流速介於0sccm至500sccm之間，O2 之氣體流速介於0sccm至100sccm之間，而He之氣體流速介於0sccm至1000sccm之間。乾蝕刻製程可移除未被圖案化光阻層342保護，即露出部份之矽基板302。綜上所述，藉由非等向蝕刻/方向性蝕刻，凹槽340之垂直側壁對準側壁間隔物332之一側。凹槽340深度D介於400埃至800埃之間。在一實施例中，可採用HF或其他適當溶液預清潔凹槽340。
如第10圖所示，進行磊晶製程以成長半導體材料層於凹槽340中，且此半導體材料不同於基板302之組成。在此實施例中，可採用磊晶製程沉積矽鍺合金於凹槽340中，形成結晶態的矽鍺特徵350。矽鍺之磊晶製程屬習知技藝，在此不詳述。此外，矽鍺特徵350之上表面可高於基板302表面。在另一實施例中，矽鍺特徵350可臨場摻雜p型摻質如硼。p型摻雜的矽鍺特徵350與n型井區310可形成PN接面，且矽鍺特徵350在基板302之深度比第1圖之阻障區112深。如此一來，矽鍺特徵350的電阻路徑將大於第1圖之阻障區112的電阻路徑，可進一步改良NHVMOS元件的高阻斷電壓。此外值得注意的是，由於基板302有較多露出區域進行磊晶製程，可改良矽鍺磊晶製程的負載效應。雖然核心PMOS元件可能小於NHVMOS，但核心PMOS元件中具有應力的特徵與矽鍺特徵350可具有相同深度及相同摻雜濃度。
如第11圖所示，形成n型的源極352與汲極354(又稱作N+或重摻雜區)。舉例來說，可同時形成核心NMOS元件與NHVMOS元件中n型的源極/汲極。源極352與汲極354位於閘極結構320兩側。在此實施例中，形成圖案化光阻層360以露出p型井區312，及鄰接矽鍺特徵350的n型井區310。源極352與汲極354包含n型摻質如磷或砷。源極352與汲極354可由離子佈植或擴散等方法形成。源極352之邊緣對準側壁間隔物332，而汲極354鄰接矽鍺特徵350。接著可進行快速回火(RTA)步驟活化佈植的摻質。在其他實施例中，可採用多重佈植步驟使源極與汲極各自具有不同的摻雜圖案。必需注意的是，可形成p型的源極/汲極(又稱作P+或重掺雜區)於基板302之其他主動區的PMOS元件。如此一來，當形成p型的源極/汲極時，需採用圖案化光阻層保護此實施例的NMOS元件。
如第12圖所示，以電阻保護氧化層(RPO)作為後續金屬矽化製程之阻擋層。在此實施例中，RPO係形成於矽鍺特徵350上，其形成方式可為沉積氧化層於基板302上後再圖案化氧化層。RPO可保護矽鍺特徵350，且避免金屬矽化特徵形成於矽鍺特徵350上。
如第13圖所示，形成金屬矽化特徵360於源極352、汲極354、及閘極324上以降低接觸電阻。在此實施例中，形成金屬矽化特徵360之金屬矽化製程如下：形成金屬層於基板302上，接著加熱金屬層使其回火並與其下的矽層反應形成金屬矽化層，之後蝕刻未反應之金屬層。如上所述，RPO可避免矽鍺特徵350進行金屬矽化反應。
可以理解的是，在形成半導體元件300後可進行後續製程以完成產品。舉例來說，可在基板上形成複數層圖案化介電層及導電層作為內連線，可耦合多種p型及n型摻雜區如源極區、汲極區、接觸區、及閘極。在一實施例中，層間介電層(ILD)及多層內連線(MLI)結構之組態為ILD分隔並絕緣MLI結構中的不同金屬層。在另一實施例中，MLI結構包含接觸孔、導孔、及金屬連線形成於基板上。在一實施例中，MLI結構包含導電材料如鋁、鋁矽銅合金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物、或上述之組合，又稱作鋁內連線。上述鋁內連線之形成方法包含PVD(或濺鍍法)、CVD、或上述之組合。其他形成鋁內連線的技術包含微影製程及蝕刻以圖案化導電材料，形成垂直導通(如通孔及接觸)與水平導通(如導電連線)。此外，可採用銅多層內連線作為金屬圖案。銅內連線結構可包含銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物、或上述之組合。銅內連線可由CVD、濺鍍、電鍍、或其他合適製程形成。
上述ILD材料包含氧化矽。此外，ILD材料亦可為低介電常數材料，其介電常數約小於3.5。在一實施例中，介電材料包含二氧化矽、氮化矽、氮氧化矽、聚亞醯胺、旋塗玻璃(SOF)、氟摻雜矽酸鹽玻璃(FSG)、碳摻雜氧化矽、Black diamond(購自美國加州的Santa Clara公司)、乾凝膠、氣膠、非晶氟化碳、聚對二甲苯、雙苯並環丁烷(BCB)、SiLK(購自美國密西根州之密德蘭的Dow Chemical)、及/或其他合適材料。上述介電材料的形成方法可為旋塗法、CVD、或其他合適製程。
MLI及ILD結構的形成方法可為已整合的製程如鑲嵌製程。在鑲嵌製程中，內連線之導電材料可採用金屬如銅。其他金屬或合金可作為額外或取代的多種導電特徵。此外，ILD亦可採用氧化矽、氟化矽玻璃、或低介電常數材料。在鑲嵌製程中，先在介電層形成溝槽，接著將銅填入溝槽中。之後可進行CMP製程以回蝕刻並平坦化基板表面。
上述結構及方法並非唯一，可進一步以多種實施方式、調整、及變因改良。在一實施例中，半導體元件可進一步含有應力層於基板及閘極結構上。應力層可包含氮化矽、氮氧化矽、氧化矽、及碳化矽。在其他實施例中，源極區與汲極區具有不同的結構參數如高度、凹陷度、及應力。上述之高電壓元件並不限於n型MOS元件，亦可延伸至p型MOS元件，兩者可具有類似結構與組態，差別僅在於所有摻雜區的導電性均相反，且含有PMOS之基板為具有深n型井區(DNW)埋層。根據所需的電晶體效能，可調整元件使其具有不同的尺寸。在另一實施例中，可包含但不限定下列結構：垂直擴散金氧半電晶體(VDMOS)、其他種類的高功率MOS電晶體、鰭狀場效電晶體(FinFET)、及具有應力之MOS結構。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
D．．．凹槽深度
RPO．．．電阻保護氧化層
100．．．高壓半導體元件
102、302．．．基板
104．．．絕緣結構
106、322．．．閘極介電層
108、324．．．閘極
110、332．．．側壁間隔物
112．．．阻障區
114、330．．．n型淡摻雜源極區
120、352．．．源極
122、354．．．汲極
200．．．高壓半導體元件的形成方法
202、204、206、208、210、212、214、216、218、220．．．步驟
300．．．半導體元件
306、314、342、360．．．圖案化光阻層
310．．．n型井區
312．．．p型井區
320．．．閘極結構
340．．．凹槽
350．．．矽鍺特徵
360．．．金屬矽化特徵
第1圖係高壓半導體元件之剖視圖；
第2圖係本發明一實施例中半導體元件之製備方法的流程圖；以及
第3-13圖係對應第2圖中不同步驟的半導體元件剖視圖。
RPO．．．電阻保護氧化層
300．．．半導體元件
302．．．基板
310．．．n型井區
312．．．p型井區
324．．．閘極
330．．．n型淡摻雜源極區
350．．．矽鍺特徵
352．．．源極
354．．．汲極
360．．．金屬矽化特徵

Claims (20)

  1. 一種半導體元件，包括：一半導體基板；一閘極結構形成於該基板上；一淡摻雜區形成於該半導體基板中，對準該閘極結構之側壁，且具有第一型導電性；一源極及一汲極形成於該半導體基板中，位於該閘極結構兩側，且具有第一型導電性；以及一阻障區形成於該半導體基板中，鄰接該汲極，且具有第二型導電性，其中該阻障區係一半導體材料，且該半導體材料與該半導體基板之組成不同。
  2. 如申請專利範圍第1項所述之半導體元件，其中該阻障區之半導體材料包括矽鍺合金。
  3. 如申請專利範圍第1項所述之半導體元件，其中該第一型導電性包括n型，而該第二型導電性包括p型。
  4. 如申請專利範圍第1項所述之半導體元件，更包括：具有第二型導電性之一第一井區形成於該半導體基板中，該第一井區圍繞該源極及該淡摻雜區，且該第一井區位於該閘極結構之第一部份下方並接觸該閘極結構；以及具有第一型導電性之一第二井區形成於該半導體基板中，該第二井區圍繞該汲極及該阻障區，且該第二井區位於該閘極結構之第二部份下方並接觸該閘極結構，其中該閘極結構之第一部份及第二部份不同。
  5. 如申請專利範圍第1項所述之半導體元件，其中該半導體元件包括一n型高壓金氧半元件。
  6. 如申請專利範圍第1項所述之半導體元件，更包括一間隔物形成於該閘極結構之側壁；其中該阻障區之一邊緣對準該側壁，且該阻障區之另一邊緣鄰接該汲極。
  7. 如申請專利範圍第1項所述之半導體元件，更包括一電阻保護氧化層形成於該阻障區上方並接觸該阻障區。
  8. 一種半導體元件的形成方法，包括：提供一半導體基板；形成一第一井區於該半導體基板中，且該第一井區具有第一型導電性；形成一第二井區於該半導體基板中，且該第二井區具有第二型導電性；形成一閘極結構於該半導體基板上，該閘極結構具有一第一部份及一第二部份，該第一部份位於該第一井區上，且該第二部份位於該第二井區上；形成一淡摻雜區於該第二井區中，且該淡摻雜區具有第一型導電性；形成一阻障區於該第一井區中，該阻障區係一半導體材料，且該半導體材料與該半導體基板之組成不同；以及形成一源極於該第二井區中及形成一汲極於該第一井區中，該源極與該汲極為第一型導電性，且該汲極鄰接該阻障區。
  9. 如申請專利範圍第8項所述之半導體元件的形成方法，其中該第一型導電性包括n型，第二型導電性包括p型。
  10. 如申請專利範圍第8項所述之半導體元件的形成方法，其中形成該阻障區的步驟包括：蝕刻該半導體基板之第一井區以形成一凹槽；以及進行磊晶成長製程以形成矽鍺合金於該凹槽中。
  11. 如申請專利範圍第10項所述之半導體元件的形成方法，其中該磊晶成長製程在該半導體基板之其他主動區的p型金氧半元件中，形成具有應力之源極與汲極。
  12. 如申請專利範圍第8項所述之半導體元件的形成方法，其中該阻障區摻雜有p型摻質。
  13. 如申請專利範圍第8項所述之半導體元件的形成方法，更包括形成一電阻保護氧化層於該阻障區上。
  14. 一種半導體元件，包括：一半導體基板；具有第一型導電性之一第一井區位於該半導體基板中；具有第二型導電性之一第二井區位於該半導體基板中；一閘極結構位於該半導體基板上，且該閘極結構之第一部份及第二部份分別位於該第一井區及該第二井區上；具有第一型導電性之源極位於該第二井區中；具有第一型導電性之汲極位於該第一井區中；以及一阻障區位於該第一井區中並鄰接該汲極，該阻障區係一半導體材料，且該半導體材料與該半導體基板之組成不同。
  15. 如申請專利範圍第14項所述之半導體元件，其中該第一型導電性包括n型，而第二型導電性包括p型。
  16. 如申請專利範圍第15項所述之半導體元件，其中該阻障區摻雜有p型摻質。
  17. 如申請專利範圍第14項所述之半導體元件，其中該阻障區之半導體材料包括矽鍺合金。
  18. 如申請專利範圍第14項所述之半導體元件，更包括一電阻保護氧化層位於該阻障區上。
  19. 如申請專利範圍第14項所述之半導體元件，更包括一金屬矽化特徵位於該源極、該汲極、與該閘極結構上。
  20. 如申請專利範圍第14項所述之半導體元件，更包括一淡摻雜區位於該第一井區中，且該淡掺雜區之底部與該半導體基板表面的距離為第一深度；其中位於該第一井區之該阻障區底部與該半導體基板表面的距離為第二深度，且第二深度大於第一深度。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7920544B2 (en) * 2005-03-28 2011-04-05 Qualcomm Incorporated Method and apparatus for enhancing signal-to-noise ratio of position location measurements
JP5463811B2 (ja) 2009-09-09 2014-04-09 富士通セミコンダクター株式会社 半導体装置の製造方法
US8390063B2 (en) * 2010-01-29 2013-03-05 Broadcom Corporation Semiconductor device having a lightly doped semiconductor gate and method for fabricating same
US8304831B2 (en) * 2010-02-08 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus of forming a gate
CN102386138B (zh) * 2011-11-24 2014-05-14 上海华力微电子有限公司 通孔刻蚀方法、集成电路制造方法和集成电路
US8853022B2 (en) 2012-01-17 2014-10-07 Globalfoundries Singapore Pte. Ltd. High voltage device
US8822291B2 (en) * 2012-01-17 2014-09-02 Globalfoundries Singapore Pte. Ltd. High voltage device
US9231097B2 (en) * 2012-02-07 2016-01-05 Mediatek Inc. HVMOS transistor structure having offset distance and method for fabricating the same
KR101994237B1 (ko) * 2012-08-28 2019-06-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9054124B2 (en) 2012-12-14 2015-06-09 International Business Machines Corporation Electrostatic discharge resistant diodes
CN103280460B (zh) 2013-05-22 2016-09-07 矽力杰半导体技术(杭州)有限公司 注入形成具有叠加漂移区的高压pmos晶体管及其制造方法
US9917168B2 (en) 2013-06-27 2018-03-13 Taiwan Semiconductor Manufacturing Company, Ltd. Metal oxide semiconductor field effect transistor having variable thickness gate dielectric
KR102089682B1 (ko) 2013-07-15 2020-03-16 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9570584B2 (en) 2014-08-14 2017-02-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN105529264B (zh) * 2014-09-30 2019-07-02 中芯国际集成电路制造(上海)有限公司 Ldmos晶体管的形成方法及ldmos晶体管
CN105826373A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 一种ldmos的器件及其制造方法
US10121867B2 (en) 2015-12-31 2018-11-06 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method
KR102490091B1 (ko) 2016-07-08 2023-01-18 삼성전자주식회사 반도체 소자
CN107785321A (zh) * 2016-08-26 2018-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构的制造方法
US10236367B2 (en) 2017-07-06 2019-03-19 Globalfoundries Inc. Bipolar semiconductor device with silicon alloy region in silicon well and method for making
KR102256226B1 (ko) * 2017-08-02 2021-05-25 매그나칩 반도체 유한회사 낮은 소스-드레인 저항을 갖는 반도체 소자 및 그 제조 방법
CN110690210B (zh) * 2018-07-06 2021-11-16 联华电子股份有限公司 栅极接地n型金属氧化物半导体晶体管
CN111508843B (zh) * 2019-01-31 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN110098149B (zh) * 2019-04-24 2021-06-25 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
US11367788B2 (en) 2019-05-23 2022-06-21 Mediatek Inc. Semiconductor device structure
TWI698017B (zh) 2019-09-17 2020-07-01 瑞昱半導體股份有限公司 高壓半導體裝置以及其製作方法
US11069777B1 (en) * 2020-06-09 2021-07-20 Monolithic Power Systems, Inc. Manufacturing method of self-aligned DMOS body pickup

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6548874B1 (en) * 1999-10-27 2003-04-15 Texas Instruments Incorporated Higher voltage transistors for sub micron CMOS processes
US6528850B1 (en) * 2000-05-03 2003-03-04 Linear Technology Corporation High voltage MOS transistor with up-retro well
US7211846B2 (en) * 2000-10-20 2007-05-01 Infineon Technologies Ag Transistor having compensation zones enabling a low on-resistance and a high reverse voltage
US6793390B2 (en) * 2002-10-10 2004-09-21 Eastman Kodak Company Method for automatic arrangement determination of partial radiation images for reconstructing a stitched full image
EP1432156A1 (en) * 2002-12-20 2004-06-23 Sony International (Europe) GmbH Method for monitoring broadcast signals at alternative frequencies and gain control unit
JP2005044948A (ja) * 2003-07-25 2005-02-17 Toshiba Corp 半導体装置、および、その製造方法
US20050275037A1 (en) * 2004-06-12 2005-12-15 Chung Shine C Semiconductor devices with high voltage tolerance
KR100592749B1 (ko) * 2004-11-17 2006-06-26 한국전자통신연구원 실리콘과 실리콘 게르마늄 이종 구조를 가지는 고전압전계효과 트랜지스터 및 그 제조 방법
US20060108616A1 (en) * 2004-11-22 2006-05-25 Himax Technologies, Inc. High-voltage metal-oxide-semiconductor transistor
US8350327B2 (en) * 2008-08-29 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage device with reduced leakage
US20100237439A1 (en) 2009-03-18 2010-09-23 Ming-Cheng Lee High-voltage metal-dielectric-semiconductor device and method of the same

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