CN102169835B - 集成电路元件及其制造方法 - Google Patents

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Abstract

本发明公开了一种集成电路元件及其制造方法。所揭示集成电路元件的制造方法包括提供一基板；形成一栅极结构在该基板上；形成一磊晶层在基板的源极与漏极区域，该源极与漏极区域内有该栅极结构插入其中；待形成磊晶层后，在该源极与漏极区域内形成一轻度掺杂的源极与漏极(LDD)特征。

Description

集成电路元件及其制造方法
技术领域
本发明大致是与制造集成电路领域相关，且特别是有关于集成电路，以及制造此集成电路的方法。
背景技术
半导体集成电路(IC)产业一直享有快速成长，在IC演进的历史上，功能性密度(亦即，每一芯片面积上内连元件的数目)随着几何尺寸(亦即，使用一制程所能创造出来的最小元件(或线))的缩减而增加。此缩减处理一般可通过提高制造效率和降低相关费用来增加其效益。然而，这类缩减处理也增加了IC处理与制造上的复杂度，为了实现上述的演进，必须对IC制造进行类似的研发。
举例来说，当可通过多种技术来缩减诸如金氧半导体场效晶体管(MOSFETs)的类的半导体元件尺寸时，可使用磊晶半导体材料来实现有应力的源极/漏极特征，借以提高载子迁移力并改善元件效能。制造MOSFET的步骤包括磊晶生长一硅层在一n-型元件的源极与漏极区域中，以及磊晶生长一硅锗层在一p-型元件的源极与漏极区域中。此种方式又被称为双磊晶制程(dual-epiprocess)。在双磊晶制程之前，例如，在形成Si磊晶层和SiG磊晶层之前，可使用习知技术分别为n-型与p-型元件来形成轻度掺杂的源极与漏极区域。虽然目前用来形成IC元件的LDD区域的技术对所欲达成的目的而言已足够，但尚无法满足各方面的要求。
发明内容
本发明提供多种不同的实施方式。依据本发明最广的实施方式，提供一种集成电路元件的制造方法。此方法包括提供一基板；形成一栅极结构在该基板上；形成一磊晶层在该基板的一源极与漏极区，且该源极与漏极区有该栅极结构插入其中：和待形成该磊晶层后，形成一轻度掺杂的源极与漏极(lightlydoped source and drain，LDD)特征在该源极与漏极区中。
依据本发明另一较广的实施方式，提供一种集成电路元件的制造方法。此方法包括形成一第一栅极结构和一第二栅极结构在一基板上；形成一第一材料的一磊晶层在该基板的一源极与漏极区，且该源极与漏极区有该第一栅极结构插入其中；形成一第二材料的一磊晶层在该基板的另一源极与漏极区，且该另一源极与漏极区有该第二栅极结构插入其中；和待形成该些磊晶层后，形成一个以上的LDD特征在该些源极与漏极区中。
依据本发明另一较广的实施方式，提供一种集成电路元件，包含：一基板；一栅极堆叠，位在该基板上，且该栅极结构插设在该基板的一源极与漏极区中；一个以上的间隔物，设在该栅极堆叠的侧壁上；一磊晶层，位在该基板的该源极与漏极区中，该磊晶层是与该些间隔物的一边缘对齐；一轻度掺杂的源极与漏极(LDD)特征，设在该基板的源极与漏极区中，且该LDD特征是与该些间隔物相邻；和一重度掺杂的源极与漏极(HDD)特征，设在该基板的源极与漏极区中，且该HDD特征是远离该些间隔物的该边缘。
附图说明
可通过下附详细说明与附图而更加了解所揭示内容。依据一般产业的标准操作，各种特征并未成比例地绘示。事实上，为了方便讨论，各种特征尺寸可任意地增加或缩减。
图1是用来制造本揭示内容一集成电路元件的方法流程图；
图2-5是依据图1的方法一集成电路元件在各制造阶段的各截面示意图。
在不同的特征中所对应的数字和符号，除非另有注记，一般而言视为对应部份。所绘示的特征清楚地标明了具体实施方式的相关态样，且其并不一定依比例绘制。
【主要附图标记说明】
100方法
102、104、106、108、110步骤
200半导体元件
210基板
212隔离区
220、221栅极结构
222栅极介电层
224闸电极层
226硬遮罩层
228间隔物
230、232磊晶层
234假间隔物
236、238高度掺杂的源极/漏极(HDD)
具体实施方式
本发明大致是有关集成电路元件和制造此集成电路元件的方法，更特定是有关形成具有轻度掺杂的源极与漏极(LDD)特征的电路元件的方法。
下述揭示内容提供多种不同实施方式或实施例。为简化揭示内容，以下仅提供特定元件与配置方式的实例，当然，本发明并不仅限于这些实例。此外，当说明中指出第一特征系形成在第二特征的上方时，代表此第一、第二特征间彼此直接接触，也涵盖有其它特征形成在此第一、第二特征之间，使得此第一、第二特征间彼此并不直接接触。此外，在各实例中也可能重复使用相同的元件符号和/或字母。这些重复的目的仅在便于以简洁、清晰的方式表达所讨论各实施方式或组态，并不必然代表其间存在有相关关系。
参照图1及2-5，以下同时描述一种集成电路元件的制造方法100和一半导体元件200。所示的半导体元件200为一种集成电路，或是其的一部份，可包含记忆胞和/或逻辑电路。此半导体元件200包含主动元件，例如金氧半导体场效晶体管(MOSFETs)、互补式金氧半导体晶体管(CMOSs)、高电位晶体管、和/或高频晶体管；其它适当的元件；和/或其的组合。此半导体元件200可额外包括被动元件，例如电阻、电容、电感和/或保险丝。可在执行方法100之前、之中或之后，实施其它附加步骤，在此方法的某些实施方式中，可取代或省略某些下述的这类附加步骤。更需了解可在半导体元件200中加入额外的特征，且在此半导体元件200的某些实施方式中，可取代或省略某些下述的这类附加特征。
参照图1及2，集成电路元件的制造方法100以方块102开始，其中提供一块基板210。在本实施方式中，基板210是一包含硅的半导体基板。或者，此基板210包括一种元素型半导体，包括结晶锗；一复合半导体(其包括有碳化硅、鉮化镓、膦化镓、膦化铟、鉮化铟、锑化铟)；一合金半导体(包括有SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和GaInAsP)；或上述的组合。在基板210是合金半导体基板的实施方式中，此合金半导体基板可具有一梯度SiGe特征，其中Si和Ge的组成分从一位置上的一比例逐渐变成该梯度SiGe特征中另一位置上的另一比例。在其它实施方式中，此梯度SiGe特征是形成在硅基板上方，和/或此SiGe基板具有拉伸应力。在另一实施方式中，此半导体基板可以是一种绝缘体上覆半导体(SOI)。
视此技艺中设计上的要求(如，p-型阱或n-型阱)，基板210也可包括有各种掺杂区域。这些掺杂区域是掺杂有p-型掺质(如，硼或BF2)和或n-型掺质(如，磷或鉮)。这些掺杂区可直接形成在基板210上，于p-型阱结构中，于n-型阱结构中，于双阱结构中或是使用一种升高的结构。在本实施方式中，此半导体元件200是CMOS元件，因此，半导体基板210包括各种主动区域，例如设计用来当作N-型金氧半导体晶体管(以下称NMOS)的区域和一设计用来当作P-型金氧半导体晶体管(以下称PMOS)的区域。需知此半导体元件200可利用CMOS处理技术来形成，因此某些这类处理并未详述于此。
在基板210上形成一个例举的隔离区212，以界定并隔离基板210上的各主动区域，且在本实施方式中，用来隔离NMOS与PMOS元件区域。此隔离区212是使用诸如浅沟渠隔离(STI)或硅的局部氧化(local oxidation of silicon，LOCOS)，以定义并使各主动区域彼此电性隔离。在实施方式中，隔离区212包括STI。此隔离区212包含氧化硅、氮化硅、氧氮化硅、其它适合的材料或其的组合。可通过任一种适合的制程来形成此隔离区212。举例来说，形成STI的步骤包括光微影蚀刻、在基板中蚀刻一沟槽(例如，利用干蚀刻和或湿蚀刻)，及以一或多介电材料来填充(例如，利用化学气相沉积处理)该沟槽。在某些实例中，所填充的沟槽具有多层结构，例如填充有氮化硅和/或氧化硅的热氧化物衬垫层。接着，可施加一种研磨处理(如，化学气相研磨处理(CMP))来移除基板上表面过量的介电材料，并产生一整体平坦表面。
基板210包括有一栅极结构位于其上，且在本实施方式中，是包括有栅极结构220和栅极结构221位于其上。在本实施方式中，栅极结构220、221包括栅极介电层222、栅极层224(又称为闸电极层)、硬遮罩层226和多个间隔物228。栅极介电层222、栅极层224和硬遮罩层226一起形成栅极结构220、221的栅极堆叠。这些栅极堆叠还可包括其它附加层，包括介面层、高k介电层、帽盖层、扩散/阻障层、导电层、其它适当层和/或其的组合。
栅极结构220、221是利用沉积、光微影蚀刻图案化和/或蚀刻处理而形成。上述沉积处理包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度电浆CVD(HDPCVD)、金属有机CVD(MOCVD)、远程电浆CVD(RPCVD)、电浆增强的CVD(PECVD)、电镀、其它适当沉积方法和/或上述组合。光微影蚀刻图案化处理包括涂布光阻(例如，旋涂)、软烘烤、遮罩对齐、曝光、曝光后烘烤、光阻显影、冲洗、干燥(如，硬烘烤)、其它适当处理和/或上述组合。或者，以其它适当方法来实施或取代光微影曝光处理，例如以无遮罩光微影蚀刻、电子束写入或离子束写入等方法来实施或取代光微影曝光处理。蚀刻处理包括干蚀刻、湿蚀刻、和或其它蚀刻方法。需知可使用相同步骤和处理材料，同时形成栅极结构220、221；或使用不同处理步骤和处理材料，分别且单独地形成栅极结构220、221；或是使用同时与单独处理所需步骤和处理材料两者的组合来形成栅极结构220、221。
栅极介电层222是形成在基板210上且包括一种介电材料，例如氧化硅、氧氮化硅、氮化硅、高k介电材料层、其它适当的介电材料和/或其的组合。高k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其它适当的高k介电材料和/或其的组合。此栅极介电层可包括一多层结构。举例来说，栅极介电层222可包括有介面层和一高k介电材料层(形成在该界面层上)。此介面层是以热处理或原子层沉积处理所生长而成的氧化硅层。
栅极层224是形成在栅极介电层222之上。在本实施方式中，栅极层224是一种多晶硅层(或聚硅层)。可掺杂此聚硅层以产生适当的导电性。或者，如果要形成一可于后续制程中被取代的假栅极的话，则无需掺杂此聚硅层。或者，栅极层224可包括具有适当功函数(proper work function)的导电层，因此，此栅极层224又可称为功函数层(work function layer)。此功函数层包括任一种适当材料，使得可将层转变成具有可增强相关元件效能的适当功函数。举例来说，如果所需求的是PMOS元件的P-型功函数金属(P-金属)，可使用TiN或TaN。相反的，如果所需求的是NMOS元件的N-型功函数金属(N-金属)，可使用Ta、TiAl、TiAlN或TaCN。此功函数层可包括经掺杂的导电氧化物材料。栅极层224也可包括其它导电材料，例如铝、铜、钨、金属合金、金属硅化物、其它适当材料和/或其的组合。举例来说，当栅极层224包括有一功函数层时，可在此功函数层上形成另一导电层。
硬遮罩层226是形成在栅极层224上方。此硬遮罩层包括氮化硅、氧氮化硅、碳化硅、和或其它适当的介电材料。或者，此硬遮罩层226可包括旋涂玻璃(SOG)、氟化的硅玻璃(FSG)、掺杂碳的氧化硅(SiCOH)、黑钻石
Figure BSA00000432682400061
(美商应用材料公司贩卖)、Xerogel、Aerogel、非晶形氟化碳、Parylene、双-苯并环丁烯(bis-benzocyclobutenes，BCB)、Flare、SiLK(美国道氏化学公司贩卖)、聚酰亚胺、TEOS形成的氧化物、电浆强化的氧化物(plasma enhanced oxide，PE氧化物)、高深宽比沉积制程(HARP)所形成的氧化物、其它适当的低-k介电材料和或其的组合。
在本发明中，栅极结构220、221包括间隔物228(又称为偏移间隔物或是假间隔物)。此偏移间隔物228位在栅极结构220、221的栅极堆叠(即，栅极介电层222、栅极层224、和硬遮罩层226)的每一侧上(亦即，沿着栅极介电层222/栅极层224/硬遮罩层226的侧壁)。此偏移间隔物228包括氮化硅，或者是其它适当的介电材料，例如氧化硅、碳化硅、氧氮化硅和或其的组合。在一实例中，此偏移间隔物228是通过毯覆式沉积介电材料到半导体元件200上，接着非等向性地蚀刻并移除此介电层而形成如图2所示的间隔物228。
参照图1及3，在方块104中，在基板上形成磊晶层。在本实施方式中，实施诸如选择性磊晶生长(SEG)之类的磊晶处理，以生长磊晶层230和磊晶层232在基板210外露的部分。磊晶层230是形成在基板210的一源极与漏极区域，其中有栅极结构220插入其中；且磊晶层232是形成在基板210的另一源极与漏极区域，其中有栅极结构221插入其中。如图3所示，磊晶层230和磊晶层232是与间隔物228相邻，且明确地说，该些磊晶层230、232是与间隔物228的一边缘对齐。或者，上述的磊晶处理可包括CVD沉积技术(如，气相磊晶和或超高压CVD(UHV-CVD))、分子束磊晶、和或其它适当处理。此磊晶处理可使用气态或是液态前驱物，其可与基板210的组成互相作用。在生长磊晶层230、232之前，可执行一蚀刻处理以在基板210中形成一可供该些磊晶层生长的凹陷/沟槽。
在本实施方式中，该些磊晶层230、232实质上形成基板210的源极与漏极区域中高起的源极与漏极特征。这些磊晶层230、232包含一适当的半导体材料以诱发产生一应力效应和/或其它可增强元件效能的效应。半导体材料的实例包括硅、硅锗、其它适当材料或其的组合。在本实施方式中，基板上包括栅极结构220的区域是设计成为NMOS元件，且基板上包括栅极结构221的区域是设计成为PMOS元件。因此，磊晶层230包括一种硅的磊晶材料，且磊晶层232包括一种硅锗的磊晶材料。在磊晶生长过程中，可原地掺杂或不掺杂而生成磊晶层230、232。磊晶层230、232中可掺杂有磷布植物种、碳布植物种、其它适当的布植物种和或其的组合。举例来说，磊晶层230中掺杂有磷(Si:P区域)。当磊晶层230和或磊晶层232不含掺质时，该些未掺杂层之后也可被掺杂。
参照图1及4，在方块106中，在基板上形成一高度掺杂的源极/漏极(HDD)特征。在本实施方式中，在形成该HDD特征之前，先利用适当处理形成假间隔物234。这些假间隔物234是位在栅极结构220、221的该些偏移间隔物228的每一侧。在本实施方式中，这些假间隔物234与偏移间隔物228类似。这些假间隔物234包含一种介电材料，例如氮化硅、氧化硅、碳化硅、氧氮化硅、其它适当的材料和或其的组合。在一实例中，这些假间隔物234是通过毯覆式沉积介电材料到半导体元件200上，接着非等向性地蚀刻并移除此介电层以使这些假间隔物234平整。或者，这些假间隔物234是与偏移间隔物228不同，例如，由不同的材料和/或不同的制程形成。
待形成这些假间隔物234之后，可在基板210上形成HDD特征236、238。更明确地说，是在基板210的源极漏极区域形成HDD特征。在本实施方式中，在预定形成NMOS元件的基板210的源极与漏极区域(其中有栅极结构220(其被包括在磊晶层230的一部分中)插入其中)中形成HDD特征236；在预定形成PMOS元件的基板210的源极与漏极区域(其中有栅极结构221(其被包括在磊晶层232的一部分中)插入其中)中形成HDD特征238。HDD特征236、238是与间隔物234相邻。在本实施方式中，HDD特征236、238是与间隔物234的一边缘对齐，且如图4所示，与间隔物228相隔一段距离。在形成HDD源极/漏极特征于NMOS区域中时，可将PMOS元件保护起来，反之亦然。举例来说，可于形成NMOS元件区域中的HDD特征236期间，在PMOS元件区域上沉积及图案化一光阻层或图案化光阻层；且可在形成PMOS元件区域中的HDD特征238期间，在NMOS元件区域上沉积及图案化一光阻层或图案化光阻层。
可利用离子布植处理、扩散处理和/或其它适当处理来形成HDD特征236、238。掺杂物种则视所欲制造的元件(如，PMOS或NMOS)类型而定。举例来说，因为包括栅极结构220的区域被设定为NMOS元件区，因此HDD特征236被掺杂了n-型掺质，例如磷或鉮；且因为包括栅极结构221的区域被设定为PMOS元件区，因此HDD特征238被掺杂了p-型掺质，例如硼或BF2。在此状况下，利用不同的离子布植处理和不同掺质分别形成HDD特征236、238。HDD特征236、238可包含各种掺杂模式。在本实施方式中，HDD特征236、238与假间隔物234自我对齐。接着可执行一种包含快速热退火(RTA)和/或雷射退火的退火处理，以活化HDD特征236、238。接着，移除假间隔物234。或者，可在退火处理前即将假间隔物234移除。
参照图1、5，在方块108中，在基板上形成一轻度掺杂的源极/漏极(LDD)特征。明确的说，此LDD特征是形成在基板210的源极和漏极区域。在本实施方式中，在预定形成NMOS元件的基板210的源极与漏极区域(其中有栅极结构220(其被包括在磊晶层230的一部分中)插入其中)中形成LDD特征240；在预定形成PMOS元件的基板210的源极与漏极区域(其中有栅极结构221(其被包括在磊晶层232的一部分中)插入其中)中形成LDD特征242。如图4所示，LDD特征240、242是与间隔物228相邻。或者，LDD特征240、242是与间隔物228的一边缘对齐。在本实施方式中，LDD特征240、242是在间隔物228下方延伸。或者，LDD特征240、242可与间隔物228的一边缘对齐，类似磊晶层230、232。在形成LDD特征于NMOS区域中时，可将PMOS元件保护起来，反之亦然。举例来说，可于形成NMOS元件区域中的LDD特征240期间，在PMOS元件区域上沉积及图案化一光阻层或图案化光阻层；且可在形成PMOS元件区域中的LDD特征242期间，在NMOS元件区域上沉积及图案化一光阻层或图案化光阻层。
可利用离子布植处理、扩散处理和/或其它适当处理来形成LDD特征240、242。在本实施方式中，可实施一斜角离子布植处理来形成LDD特征240、242。此斜角离子布植处理系以一相对于基板210垂直方向成斜角的离子束进行布植。以适当可形成LDD特征240、242的斜角来实施大角度的离子布植。因为方法100是在基板210的源极/漏极区域上形成磊晶层230、232之后，才形成LDD特征，因此可提高最大的斜角，同时还仍避免因栅极堆叠(特别是，硬遮罩层226)高度所造成的阴影效应。举例来说，在本实施方式中，所使用的斜角大于20度，例如约为30度。此系因为先前处理(例如，磊晶生长制程和/或形成HDD特征的制程)降低了栅极堆叠(特别是硬遮罩层226)的厚度/高度，减轻了硬遮罩层226高度太高所致的阴影效应。
此外，在磊晶层之前用来形成LDD特征的习知技术，会在后续热处理中(例如，磊晶生长处理)表现出LDD掺质扩散现象。此将限制用来形成磊晶层的热预算，因而降低用来达成磊晶层目标厚度的能力。在本实施方式中，其是在磊晶生长后才形成LDD特征，可成可达成较佳的磊晶层目标厚度，因为磊晶制程并不会受到LDD特征中往外扩散的掺质的影响。如此可提供改良的磊晶层。甚至，因为往外扩散的LDD掺质量减少，因此可改善整体元件效能，包括改善超浅接合区的生成及改善短通路效应。需知不同实施方式会有不同优点，且没有一特定优点对任一实施方式而言是必要的。
掺杂物种则视所欲制造的元件(如，PMOS或NMOS)类型而定。举例来说，因为包括栅极结构220的区域被设定为NMOS元件区，因此LDD特征240被掺杂了n-型掺质，例如磷或鉮；且因为包括栅极结构221的区域被设定为PMOS元件区，因此LDD特征242被掺杂了p-型掺质，例如硼或BF2。在此状况下，利用不同的离子布植处理和不同掺质分别形成LDD特征240、242。LDD特征240、242可包含各种掺杂模式。接着可执行一种包含快速热退火(RTA)和/或雷射退火的退火处理，以活化LDD特征240、242。在本例示实施方式中，所示方法100是在形成LDD特征240、242之前，先形成HDD特征236、238。或者，可在形成LDD特征240、242之后，才形成HDD特征236、238。需知，因为LDD特征240、242是在磊晶层230、232之后才形成，半导体元件100包括磊晶层230、232和邻近间隔物228并与间隔物228的一边缘对齐的LDD特征240、242，同时HDD特征236、238则与间隔物228知该边缘相隔一段距离。
参照图1，在方块110中，半导体元件200的制程继续进展到将完成制程的阶段，兹详述如下。可进一步以CMOS或NMOS技术来处理半导体元件200以形成习知特征。举例来说，方法100可持续进行形成主要间隔物，类似偏移间隔物228和/或假间隔物234。在一实施方式中，在形成主要间隔物之前，先将偏移间隔物228移除。此外，也可形成诸如硅化物区域之类的接触特征。将这些接触特征连接到基板210的源极与漏极区域(例如，磊晶层区域230、232)。这些接触特征包括硅化物材料，例如硅化镍(NiSi)、硅化镍铂(NiPtSi)、硅化镍铂锗(NiPtGeSi)、硅化镍锗(NiGeSi)、硅化镱(YbSi)、硅化铂(PtSi)、硅化铱(IrSi)、硅化铒(ErSi)、硅化钴(CoSi)、其它适当的导电材料和或其的组合。可利用沉积金属层、退火金属层使得金属层可与硅反应而形成硅化物，接着移除未反应的金属层类的方式来形成上述的接触特征。还可在基板210上形成层间介电层(ILD)，以及在基板210上施加化学机械研磨处理(CMP)使基板表面平坦。此外，可在形成ILD之前，先在栅极结构220、221上形成接触蚀刻中止层(CESL)。
在一实施方中，在最终元件内的栅极层/电极224保持为聚硅。在另一实施方中，实施一替换栅极处理(或门极最后处理(gate last process))，其中以一金属栅极取代该聚硅栅极层224。举例来说，可以一金属栅极取代该栅极结构220、221的栅极层(亦即，聚硅栅极层)。此栅极结构220中的金属栅极与栅极结构221中的金属栅极各自具有不同的功函数。金属栅极包括衬垫层、功函数层、导电层、金属栅极层、填充层、其它适合的层和或其的组合。此金属栅极层包括任一种适当材料，例如铝、铜、钨、钛、钽、钽铝、氮化钛、氮化钽、硅化镍、硅化钴、银、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、其它适合的材料和/或其的组合。在栅极最后处理(gate last process)中，ILD上的CMP处理一直持续到栅极结构220、221的栅极层224(和硬遮罩层226)被露出为止，并实施一蚀刻处理将此栅极层224移除，以形成沟槽。以对PMOS元件与NMOS元件而言具有适当功函数的金属(如，p-型功函数金属和n-型功函数金属)填充此沟槽。
后续处理可在基板210上形成各种接点/通孔/金属线和多层内连特征，其系设计用来连接半导体元件200上的各种特征或结构。这些额外的特征可提供与元件间的电性连接。举例来说，多层内连结构包括垂直内连结构，例如习知的通孔或接点；和水平内连结构，例如金属线。各种内连结构可使用包括铜、钨、和/或硅化物在内的各种材料。在一实例中，使用一镶嵌和/或双镶嵌处理来形成与铜相关的多层内连结构。
以上已详述数种实施方式的特征，但是所揭示的结构与方法尚有多种实施方式、修正或变化。本技艺中具有通常知识之人可了解，能以本发明作为基础来设计或改善其它方法和结构以实现与所述实施方式相同的目地和或达成相同的优点，且本技艺中具有通常知识之人可了解，在不偏离如所附权利要求书中定义的本发明精神和范围的情况下，可进行各种改变、替换和更动。

Claims (8)

1.一种集成电路元件的制造方法，其特征在于，包含：
提供一基板；
形成一栅极结构在该基板上；
形成一磊晶层在该基板的一源极与漏极区，且该源极与漏极区有该栅极结构插入其中；和
待形成该磊晶层后，先形成一重度掺杂的源极与漏极特征在该源极与漏极区中，再形成一轻度掺杂的源极与漏极特征在该源极与漏极区中，该形成重度掺杂的源极与漏极特征的步骤包含：
在与该栅极结构相邻处形成一个以上的假分隔物；
在该些源极与漏极区中与该些假分隔物相邻处形成一个以上的重度掺杂的源极与漏极特征；和
移除该些假分隔物。
2.根据权利要求1所述的集成电路元件的制造方法，其特征在于，该形成轻度掺杂的源极与漏极特征在源极与漏极区中的步骤包括执行一斜角离子布植处理。
3.一种集成电路元件的制造方法，其特征在于，包含：
形成一第一栅极结构和一第二栅极结构在一基板上；
形成一第一材料的一磊晶层在该基板的一源极与漏极区，且该源极与漏极区有该第一栅极结构插入其中；
形成一第二材料的一磊晶层在该基板的另一源极与漏极区，且该另一源极与漏极区有该第二栅极结构插入其中；和
待形成该些磊晶层后，形成不同的轻度掺杂的源极与漏极特征在该些源极与漏极区中，
该形成轻度掺杂的源极与漏极特征在有第一栅极结构插入其中的源极与漏极区的步骤包括以一第一布植物种来执行一布植处理，且该形成轻度掺杂的源极与漏极特征在有第二栅极结构插入其中的源极与漏极区的步骤包括以一第二布植物种来执行一布植处理，且该第二布植物种与该第一布植物种不同，在该源极与漏极区中形成该些轻度掺杂的源极与漏极特征的步骤包括执行一斜角离子布植处理，而上述的布植处理所使用的斜角大于20度。
4.根据权利要求3所述的集成电路元件的制造方法，其特征在于，还包含形成不同的重度掺杂的源极与漏极特征在该些源极与漏极区中。
5.根据权利要求3所述的集成电路元件的制造方法，其特征在于，该形成第一材料的磊晶层的步骤包括磊晶生长一硅层，且该形成第二材料的磊晶层的步骤包括磊晶生长一硅锗层。
6.根据权利要求3所述的集成电路元件的制造方法，其特征在于，还包含执行一栅极置换处理，其包括：
以一具有一第一功函数的一栅极层来取代该第一栅极结构；和
以一具有一第二功函数的一栅极层来取代该第二栅极结构。
7.一种集成电路元件，其特征在于，包含：
一基板；
一栅极堆叠，位在该基板上，且该栅极结构插设在该基板的一源极与漏极区中；
一个以上的间隔物，设在该栅极堆叠的侧壁上；
一磊晶层，位在该基板的该源极与漏极区中，该磊晶层是与该些间隔物的一边缘对齐；
一轻度掺杂的源极与漏极特征，设在该基板的源极与漏极区中，且该轻度掺杂的源极与漏极特征是与该些间隔物相邻；和
一重度掺杂的源极与漏极特征，设在该基板的源极与漏极区中，且该重度掺杂的源极与漏极特征是远离该些间隔物的该边缘。
8.根据权利要求7所述的集成电路元件，其特征在于，该轻度掺杂的源极与漏极特征在该些间隔物下方延伸。
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