TW202109678A - 半導體裝置之製造方法 - Google Patents

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Abstract

此處揭露半導體裝置及其製造方法，並且更特別是揭露包括具有環繞式閘極(gate all around；GAA)電晶體結構的電晶體的半導體裝置及其製造方法。磊晶成長不同厚度以在相同的裝置通道區內產生不同的薄片厚度，以用於製造垂直堆疊的奈米結構(例如：奈米片、奈米線等)GAA裝置。GAA裝置可以在通道區中形成具有奈米結構的垂直堆疊，其中垂直堆疊的最頂奈米結構比垂直堆疊的其他奈米結構更厚。此外，最頂奈米結構的輕摻雜汲極(lightly doped drain；LDD)部分可以形成為垂直堆疊中最厚的奈米結構。

Description

半導體裝置之製造方法
本揭露係關於一種半導體裝置之製造方法，特別是具有環繞式閘極(GAA)電晶體結構的電晶體的半導體裝置之製造方法。
半導體裝置用於各種電子應用中，例如個人電腦、手機、數位相機以及其他電子設備。半導體裝置通常藉由依次在半導體基板上方沉積絕緣層或介電層、導電層以及材料的半導體層，並且使用微影製程圖案化各種材料層以在其上形成電路部件和元件來製造。
半導體工業藉由不斷減小最小特徵尺寸來持續提高各種電子部件(例如：電晶體、二極體、電阻、電容等)的整合密度，這允許將更多的部件整合到給定區域中。然而，隨著最小特徵尺寸的減小，出現了應解決的額外問題。
本揭露提供一種半導體裝置之製造方法。半導體裝置之製造方法包括在半導體基板上方沉積第一薄片；在第一薄片上方沉積第一奈米片，第一奈米片包括第一材料並具有第一厚度；在第一奈米片上方沉積第二薄片；在第二薄片上方沉積第二奈米片，第二奈米片包括第一材料並具有大於第一厚度的第二厚度；將第一薄片、第一奈米片、第二薄片、以及第二奈米片圖案化成鰭片；移除第一薄片和第二薄片，以從第一奈米片形成第一奈米結構和從第二奈米片形成第二奈米結構；沉積圍繞第一奈米結構和第二奈米結構的閘極介電層；以及沉積圍繞閘極介電層的閘極電極。
本揭露提供一種半導體裝置之製造方法。半導體裝置之製造方法包括蝕刻穿過半導體基板上方的多層堆疊的開口，多層堆疊包括具有第一材料的複數第一層和具有與第一材料不同的第二材料的複數第二層；執行導線釋放製程，以移除第一層並形成複數奈米結構之堆疊，奈米結構之堆疊包括第一奈米結構和中間奈米結構，第一奈米結構與半導體基板距離第一距離並具有第一厚度，中間奈米結構與半導體基板距離第二距離並具有第二厚度，第一厚度大於第二厚度，並且第一距離大於第二距離；沉積圍繞奈米結構之堆疊的閘極介電層；以及沉積圍繞閘極介電層的閘極電極。
本揭露提供半導體裝置。半導體裝置包括在基板上方的複數奈米結構的垂直堆疊、閘極電極、以及閘極介電質。奈米結構的垂直堆疊在第一源極/汲極區和第二源極/汲極區之間延伸，其中隨著與基板的距離的增加，奈米結構的厚度逐漸增加，並且從奈米結構到相鄰奈米結構的厚度的增加在約1.05倍至約1.3倍之間。閘極電極圍繞奈米結構的垂直堆疊中的每一者的一部分，並且在奈米結構的垂直堆疊中的個別奈米結構之間延伸。閘極介電質將閘極電極與奈米結構的垂直堆疊分開。
本揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其與空間相關用詞。例如“在…下方”、“下方”、“較低的”、“上方”、“較高的” 及類似的用詞，係為了便於描述圖示中一個元件或特徵與另一個(些)元件或特徵之間的關係。除了在圖式中繪示的方位外，這些空間相關用詞意欲包含使用中或操作中的裝置之不同方位。除此之外，設備可能被轉向不同方位(旋轉90度或其他方位)，則在此使用的空間相關詞也可依此相同解釋。
現在將描述關於在5nm技術節點及下面的積體電路的設計和操作中使用的水平環繞式閘極奈米結構電晶體的整合的實施例。這種實施例允許製造具有垂直堆疊的最頂通道(例如：最接近閘極頂部或最接近閘極接點(gate contact)的通道)比垂直堆疊中的其他通道更厚的GAA裝置。然而，實施例可以以各種方式利用，並且不旨在限制此處所述之實施例。
現在參照第1圖，顯示了基板101，其中摻雜物劑注入基板101以形成井(well)。在一個實施例中，基板101是半導體基板，其可以是矽基板、矽鍺基板、鍺基板、III-V族材料基板(例如：砷化鎵(GaAs)、磷化鎵(GaP)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、砷化銦(InAs)、磷化鎵銦(GaInP)、磷化銦(InP)、銻化銦(InSb)及/或磷砷化鎵銦(GaInAsP)；或其組合)或由其他具有高能帶間穿隧(band-to-band tunneling；BTBT)的半導體材料形成的基板。基板101可以是摻雜的或未摻雜的。在一些實施例中，基板101可以是塊體半導體基板(bulk semiconductor substrate)(例如是晶圓的塊體矽基板)、絕緣體上半導體(semiconductor-on-insulator；SOI)基板、多層或梯度基板等。
第1圖進一步顯示了基板101包括用於形成N型裝置(例如N型金屬氧化物半導體(N-type Metal-Oxide-Semiconductor；NMOS)電晶體(例如：N型環繞式閘極電晶體))的第一裝置區106和用於形成P型裝置(例如P型金屬氧化物半導體(P-type Metal-Oxide-Semiconductor；PMOS)電晶體(例如：P型環繞式閘極電晶體))的第二裝置區108。為了將第一裝置區106和第二裝置區108分開，可以在基板101內形成具有N型摻雜物和P型摻雜物的井(在第1圖中未個別顯示)。為了形成所期望的井，根據所期望形成的裝置，將N型摻雜物和P型摻雜物注入到基板101中。舉例來說，可以注入N型摻雜物(例如磷或砷)以形成N型井，而可以注入P型摻雜物(例如硼)以形成P型井。可以使用一或多種注入技術來形成N型井和P型井，例如擴散注入、離子佈值(例如：電漿摻雜、電子束注入摻雜)、選擇性注入、深井注入等或其組合。在第一井注入(例如：N型井)製程期間，在暴露基板101的其他區域(例如：第一裝置區106)時，也可以利用遮蔽技術來遮蔽基板101的一些區域(例如：第二裝置區108)。
一旦完成第一井注入製程，就移除罩幕以暴露先前所遮蔽的區域(例如：第二裝置區108)，並且另一罩幕可以在第二井注入(例如：P型井)製程期間被放置在先前所暴露的區域(例如：第一裝置區106)上方。在一些實施例中，可以執行進一步的摻雜注入以在基板101內形成深井注入區。
根據一些實施例，可以執行可選的抗擊穿(anti-punch through；APT)(例如：由第1圖中的方向箭頭所表示的可選的APT注入製程150)，以將抗擊穿摻雜物注入到基板101中。抗擊穿摻雜物有助於減少或防止電子或電洞從源極擊穿到汲極的短通道效應。第一裝置區106中的抗擊穿摻雜物可以與第一裝置區106中的井相同地被摻雜，但是具有更高的摻雜物濃度，並且第二裝置區108中的抗擊穿區可以與第二裝置區108中的井相同地被摻雜(在個別的製程)，但是具有更高的摻雜物濃度。此外，可選的APT注入製程150可以包括一系列注入步驟(例如：Well-1、Well-2以及APT)。根據一些實施例，每一個注入步驟使用注入劑量到基板101中，其濃度在約1×1013 cm-2 至約1.5×1014 cm-2 之間。然而，可以使用任何合適注入和劑量。
第2圖是根據一些實施例之在製造環繞式閘極(GAA)電晶體的中間站點中形成多層結構200的沉積製程250的剖面圖。具體來說，第2圖顯示了執行一系列沉積以在基板101上方形成第一層251和第二層261的交替材料的多層堆疊203。
根據一些實施例，沉積製程250包括形成具有第一晶格常數的半導體材料的第一層251，半導體材料例如矽鍺(SiGe)、鍺(Ge)、矽(Si)、砷化鎵(GaAs)、銻化銦(InSb)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、磷化鎵銻(GaSbP)、砷銻化鎵(GaAsSb)、這些的組合等。在一些實施例中，使用沉積技術在基板101上磊晶成長第一層251，沉積技術例如磊晶成長、氣相磊晶(vapor-phase epitaxy；VPE)、分子束磊晶(molecular beam epitaxy；MBE)，儘管也可以利用其他沉積工藝，例如化學氣相沉積(chemical vapor deposition；CVD)、低壓CVD(low pressure CVD；LPCVD)、原子層CVD(atomic layer CVD；ALCVD)、超高真空 CVD(ultrahigh vacuum CVD；UHVCVD)、減壓CVD(reduced pressure CVD；RPCVD)、其組合等。在一些實施例中，第一層251形成在約6nm和約20nm之間的第一厚度Th1，例如約10nm。然而，可以使用任何合適厚度而保持在實施例的範圍內。
一旦已經在基板101上方形成第一層251，就可以在第一層251上方形成第二層261。根據一些實施例，第二層261可以是第二半導體材料，矽(Si)、矽鍺(SiGe)、鍺(Ge)、砷化鎵(GaAs)、銻化銦(InSb)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化銦鎵(InGaAs)、磷化鎵銻(GaSbP)、砷銻化鎵(GaAsSb)、這些的組合等，具有與第一層251的材料不同的晶格常數。在第一層251是矽鍺的特定實施例中，第二層261是具有不同晶格常數的材料，例如矽。然而，可以利用材料的任何合適組合。
在一些實施例中，使用沉積技術在第一層251上磊晶成長第二層261，沉積技術例如磊晶成長、氣相磊晶(VPE)、分子束磊晶(MBE)，儘管也可以利用其他沉積工藝，例如化學氣相沉積(CVD)、低壓CVD(LPCVD)、原子層CVD(ALCVD)、超高真空 CVD(UHVCVD)、減壓CVD(RPCVD)、其組合等。第二層261形成在約4nm和約8nm之間的第二厚度Th2，例如約6nm。然而，可以使用任何合適材料和任何合適厚度。
一旦已經在第一層251上形成第二層261，就重複沉積製程250以形成第一層251和第二層261的一系列交替材料中的剩餘材料層，直到已經形成多層堆疊203的期望的最頂層。在特定實施例中，另一個第一層251形成為第三厚度Th3，另一個第二層261形成為第四厚度Th4，另一個第一層251形成為第五厚度Th5，另一個第二層261形成為第六厚度Th6。根據本揭露實施例，多層堆疊203的最頂層形成為第二層261；然而，在其他實施例中，多層堆疊203的最頂層可以形成為第一層251。另外，儘管此處揭露了包括三個第一層251和三個第二層261的實施例，但是多層堆疊203可以具有任何合適數量的層(例如：奈米片)。舉例來說，多層堆疊203可以包括在2至10個奈米片之間的範圍內的多個奈米片。在一些實施例中，多層堆疊203可以包括相等數量的第一層251和第二層261；然而，在其他實施例中，第一層251的數量可以與第二層261的數量不同。
根據一些實施例，多層堆疊203的第一層251被形成為具有大抵相同的厚度(例如：第一厚度Th1〜第三厚度Th3〜第五厚度Th5)並且多層堆疊203的第二層261(例如：第二厚度Th2、第四厚度Th4、第六厚度Th6)形成為彼此不同的厚度。在一些實施例中，隨著與基板101的距離增加，多層堆疊203的第二層261的厚度(例如：第二厚度Th2、第四厚度Th4以及第六厚度Th6)從第二層261的最薄層(例如：第二厚度Th2)到第二層261的最厚層(例如：第六厚度Th6)逐漸增加。根據一些實施例，第2圖進一步顯示了第二層261的最頂層是第二層261中最厚的，並且第二層261的最底層是第二層261中最薄的(例如：第六厚度Th6＞第四厚度Th4＞第二厚度Th2)。根據一些實施例，隨著與基板101的距離增加，多層堆疊203的第二層261(例如：第二厚度Th2、第四厚度Th4以及第六厚度Th6)的厚度從一個第二層261到下一個第二層261逐漸增加約1.05倍至約1.3倍。在一些實施例中，在多層堆疊203中從一個第二層261(例如：第二厚度Th2、第四厚度Th4以及第六厚度Th6)到下一個第二層261的厚度之間的差值在約0.5nm和約3.0nm之間，例如約1.0nm。然而，可以使用任何合適尺寸。
舉例來說，根據一些實施例，多層堆疊203的第一層251的每一個厚度(例如：第一厚度Th1、第三厚度Th3以及第五厚度Th5)可以是約6nm和約20nm之間的相同厚度，例如約10nm。繼續該實施例，根據一些實施例，每一個第二層261可以形成為約4nm至約8nm之間的厚度，例如約6nm，其中隨著與基板101的距離增加，第二層261(例如：第二厚度Th2、第四厚度Th4以及第六厚度Th6)的厚度從一個第二層到下一個第二層(例如：從第二厚度Th2至第四厚度Th4或從第四厚度Th4至第六厚度Th6)逐漸增加約1.05倍至約1.3倍(例如：第二厚度Th2＜第四厚度Th4＜第六厚度Th6)。舉例來說，第二層261的中間層的厚度(例如：第四厚度Th4)可以在約4.5nm至約8.5nm之間，例如約6.5nm，其中第四厚度Th4在第二厚度Th2的約1.05倍至約1.3倍之間。此外，第二層261的最頂層的厚度(例如：第六厚度Th6)可以在約5nm至約9nm之間，例如約7nm，其中第六厚度Th6在第四厚度Th4的約1.05倍至約1.3倍之間。然而，可以使用任何合適厚度。
另外，根據一些實施例，如上面所述，可以在磊晶形成多層堆疊203之前執行井注入和可選的APT注入製程150。在其他實施例中，在執行井注入和可選的APT注入製程150之前形成多層堆疊203的磊晶形成。可以利用製程的任何合適組合來形成多層堆疊203並執行井注入，並且可以使用可選的APT注入製程150，並且所有這樣的組合完全包括在實施例的範圍內。
現在參照第3圖，根據一些實施例，顯示了在製造環繞式閘極(GAA)電晶體的中間站點中的多層結構200的圖案化製程350。在一個實施例中，多層堆疊203由可以與基板101一起工作的半導體材料形成，以幫助形成用於環繞式閘極(GAA)電晶體的奈米結構(例如：奈米片、奈米線等)。根據一些實施例，圖案化製程350包括在多層堆疊203上方施加光祖，並且接著圖案化和顯影光阻以在多層堆疊203上方形成罩幕。一旦形成，就在蝕刻製程(例如非等向性蝕刻製程)期間使用罩幕，以將罩幕的圖案轉移到下面的層中並在多層結構200中形成鰭片122。
另外，儘管已經描述了單一的罩幕製程，但這僅是示例性的，而非限制性的，因為可以藉由任何合適方法來圖案化環繞式閘極(GAA)電晶體結構。舉例來說，可以使用一或多種微影製程圖案化結構，包括雙重圖案化或多重圖案化製程。通常來說，雙重圖案化製程或多重圖案化製程將微影和自我對準製程結合，從而允許產生具有間距小於使用單一、直接的微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板上方形成犧牲層，並且使用微影製程將其圖案化。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且剩餘的間隔物可接著用來圖案化GAA結構。
轉向第4圖，在鰭片122形成之後，形成第一隔離區135。在一個實施例中，第一隔離區135可以是藉由沉積介電材料形成的淺溝槽隔離區，例如氧化物材料(例如：可流動氧化物)、高密度電漿(high-density plasma；HDP)氧化物等。介電材料可以在可選的清潔(cleaning)和襯墊(lining)之後，使用化學氣相沉積（CVD）方法(例如：HARP製程)，高密度等電漿CVD方法或其他合適形成方法來形成，以填充或過度填充鰭片122周圍的區域。
根據一些實施例，其中將可流動氧化物用作第一隔離區135的介電材料，在多層結構200上執行放置後退火製程(post placement anneal process)450(例如，氧化物緻密化製程(oxide densification process))以緻密化第一隔離區135的氧化物材料並降低其濕式蝕刻速率。在一個實施例中，放置後退火製程450可包括可以在爐管中或在快速熱製程(rapid thermal processing；RTP)腔室中執行的一或多個退火製程(例如：蒸氣退火、乾式熱退火、無擴散退火、擴散退火等)。根據一些實施例，放置後退火製程450包括使用蒸氣(水(H2 O))或(雙氧水(H2 O2 ))作為氧源的蒸氣退火，其在約500℃至約600℃的範圍內的製程溫度，持續時間為約30分鐘至1小時。在另一個實施例中，放置後退火製程450包括不引入蒸氣的乾式(“無蒸汽”)熱退火，並且使用低於約750℃的溫度作為低溫乾式熱退火來執行。在又一個實施例中，使用惰性氣體(例如：氮氣(N2 ))執行乾式熱退火。根據一些實施例，放置後退火製程450包括執行的紫外光(Ultraviolet；UV)固化或微波退火(microwave anneal；MWA)製程。然而，可以使用任何合適退火製程。
一旦被緻密化，就可以透過合適製程來移除多餘的介電材料，例如化學機械研磨(chemical mechanical polishing；CMP)、蝕刻、這些的組合等。在一個實施例中，移除製程也移除在鰭片122上方的任何介電材料，使得介電材料的移除將暴露鰭片122的表面於進一步的製程步驟。
一旦已經沉積了介電材料以填充或過度填充鰭片122周圍的區域，就可以接著使介電材料凹陷遠離鰭片122的表面以形成第一隔離區135。可以執行凹陷以暴露鰭片122的側壁的與鰭片122的頂表面相鄰的至少一部分。藉由將鰭片122的頂表面浸入對介電材料的材料有選擇性的蝕刻劑中，可以使用濕式蝕刻使介電材料凹陷，儘管可以使用其他方法，例如反應離子蝕刻、乾式蝕刻、化學氧化物移除或乾式化學清潔(dry chemical clean)。
然而，如本技術領域中具有通常知識者將認識到的，上述步驟可能僅是用於填充和凹陷介電材料的整個製程流程的一部分。舉例來說，襯墊步驟、清潔步驟、退火步驟、間隙填充步驟(gap filling step)、這些的組合等也可以用於形成介電材料。所有可能的製程步驟完全包括在實施例的範圍內。
第4圖還顯示了在鰭片122上方形成冗餘閘極介電質119和冗餘閘極電極121。在一個實施例中，冗餘閘極介電質119可以藉由熱氧化、化學氣相沉積、濺鍍或本領域中已知的和所用的用於形成閘極介電質的任何其他方法來形成。取決於閘極介電質形成的技術，頂部上的冗餘閘極介電質119的厚度可以與側壁上的冗餘介電質厚度不同。
冗餘閘極介電質119可以包括二氧化矽或氮氧化矽的材料，其厚度在約3埃至約100埃的範圍，例如約10埃。在一個實施例中，可以藉由首先沉積材料(例如矽)的犧牲層以提供側壁保護來形成冗餘閘極介電質119。一旦形成犧牲層，就可以將犧牲材料氧化或氮化並消耗掉，以形成介電質，例如二氧化矽或氮氧化矽。然而，可以使用任何合適製程。
在其他實施例中，冗餘閘極介電質119也可以由高介電常數(permittivity)(高k)材料(例如：相對介電常數大於約5)形成， 例如氧化鑭(La2 O3 )、氧化鋁(Al2 O3 )、氧化鉿(HfO2 )、氮氧化鉿(HfON)或氧化鋯(ZrO2 )或其組合，其等效氧化物厚度為約0.5埃至約100埃，例如約10埃或更小。另外，二氧化矽、氧氮化矽及/或高k材料的任何組合也可以用於冗餘閘極介電質119。
冗餘閘極電極121可以包括導電材料，並且可以選自多晶矽、鎢(W)、鋁(Al)、銅(Cu)、鋁銅(AlCu)、鈦(Ti)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、碳化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鈷(Co)、鎳(Ni)、這些的組合等。冗餘閘極電極121可以藉由化學氣相沉積(CVD)、濺鍍沉積或本領域中已知的和所用的用於沉積導電材料的任何其他技術來沉積。冗餘閘極電極121的厚度可以在約5Ǻ至約500Ǻ的範圍內。冗餘閘極電極121的頂表面可以具有非平面的頂表面，並且可以在冗餘閘極電極121的圖案化或閘極蝕刻之前被平坦化。此時，離子可以被引入或可以不被引入到冗餘閘極電極121中。舉例來說，可以藉由離子注入技術引入離子。
一旦已經形成冗餘閘極介電質119和冗餘閘極電極121，就可以圖案化冗餘閘極介電質119和冗餘閘極電極121。在一個實施例中，可以藉由首先形成第一硬罩幕123和在第一硬罩幕123上方的第二硬罩幕125來執行圖案化。第一硬罩幕123包括介電材料，例如氧化矽、氮化矽、氮化鈦、氧氮化矽、這些的組合等。第一硬罩幕123可以使用化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積等的製程來形成。然而，可以使用任何其他合適材料和形成方法。第一硬罩幕123可以形成為約20Å至約3000Å之間的厚度，例如約20Å。
第二硬罩幕125包括個別的介電材料，例如氮化矽、氧化矽、氮化鈦、氧氮化矽、這些的組合等。第二硬罩幕125可以使用化學氣相沉積、電漿輔助化學氣相沉積、原子層沉積等的製程來形成。然而，可以使用任何其他合適材料和形成方法。第二硬罩幕125可以形成為約20Å至約3000Å之間的厚度，例如約20Å。
一旦已經形成第一硬罩幕123和第二硬罩幕125，就可以圖案化第一硬罩幕123和第二硬罩幕125。在一個實施例中，第一硬罩幕123和第二硬罩幕125可以藉由首先在第一硬罩幕123和第二硬罩幕125上方放置光阻(未個別顯示)並且將光阻暴露於圖案化能量源(例如：光)以引發化學反應來圖案化，化學反應改變了第一光阻的曝光部分的物理特性。接著可以藉由施加第一顯影劑(也未個別顯示)來顯影第一光阻，以利用曝光區和未曝光區之間改變的物理特性來選擇性地移除曝光區或未曝光區。
一旦已經圖案化光阻，就可以將光阻用作罩幕，以圖案化下面的第一硬罩幕123和第二硬罩幕125。在一個實施例中，可以使用以光阻作為罩幕的一或多個反應離子蝕刻(RIE)製成來圖案化第一硬罩幕123和第二硬罩幕125。可以繼續圖案化製程，直到冗餘閘極電極121暴露在第一硬罩幕123下方。
一旦已經圖案化第一硬罩幕123和第二硬罩幕125，就可以從第一硬罩幕123和第二硬罩幕125移除光阻。在一個實施例中，可以利用灰化製成來移除光阻，由此升高光阻的溫度直到光阻經歷熱分解，並且可以使用一或多種清潔製程容易地移除。然而，可以使用任何其他合適移除製程。
一旦已經圖案化第一硬罩幕123和第二硬罩幕125，就可以圖案化冗餘閘極電極121和冗餘閘極介電質119，以形成一系列的堆疊129。在一個實施例中，使用非等向性蝕刻製程(例如反應離子蝕刻)來圖案化冗餘閘極電極121和冗餘閘極介電質119，儘管可以使用任何合適製程。
轉向第5圖，此圖顯示了根據一些實施例的透過第4圖的線段B-B’截取的多層結構200的剖面圖。另外，儘管為清楚起見，線段B-B’橫穿第一裝置區106，但也顯示了第二裝置區108的剖面圖，儘管在第5圖中第二裝置區108已經與第一裝置區106分開。
第5圖還顯示了第一間隔物131(例如：頂部間隔物)的形成。根一個實施例，可以在冗餘閘極電極121和冗餘閘極介電質119上方形成第一間隔物介電層。第一間隔物介電層可以形成在堆疊129的相對側上。可以藉由藉由毯式沉積(blanket deposition)在多層結構200上形成第一間隔物介電層。第一間隔物介電層可以包括氧化矽(SiO2 )、氮氧化矽(SiON)、氮化矽(Si3 N4 )、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)，儘管可以使用任何合適材料，例如k值小於約4.0的低k材料，或甚至氣隙，或其組合。第一間隔物131可以藉由用於形成這種層的方法形成，例如化學氣相沉積(CVD)、電漿輔助CVD、濺鍍以及任何其他合適方法。
一旦形成，就可以蝕刻第一間隔物介電層以在堆疊129上形成第一間隔物131。一個實施例中，可以使用非等向性蝕刻製程(例如反應離子蝕刻(RIE)製程)來形成第一間隔物131。然而，儘管使用單一的第一間隔物介電層描述了第一間隔物131，但這僅是示例性的，而非限制性的。而是，可以使用任何數量的層以及沉積和移除製程的任何組合，並且所有這樣的製程完全包括在實施例的範圍內。
另外，在第一間隔物131的形成期間，多層堆疊203將藉由移除第一間隔物介電層來重新暴露。一旦暴露，第5圖另外顯示了蝕刻製程，以從多層堆疊203和基板移除材料以形成開口133，開口133延伸穿過多層堆疊203並進入基板101，以準備用於形成源極/汲極區(下面參照第7圖進一步描述)。在一個實施例中，可以使用一或多個非等向性蝕刻(例如反應離子蝕刻)來執行蝕刻，儘管可以使用任何合適製程。
在一個實施例中，開口133可以形成為具有在約10nm和約40nm之間的第一寬度W1，例如約20nm。另外，開口133可以形成為延伸到基板101中在約3nm和約40nm之間的第一深度D1，例如約10nm。然而，可以使用任何合適尺寸。
此外，在一些實施例中，形成在第二裝置區108中的開口133可以被個別地圖案化並且不同於形成在第一裝置區106中的開口133。如此一來，在第二裝置區108中圖案化的開口133可以形成為與在第一源極/汲極區601中圖案化的開口133不同的寬度及/或不同的高度。在第二裝置區108中圖案化的開口133可以形成為比在第一裝置區106中圖案化的開口133更大的寬度或更小(例如：第一寬度W1)，及/或可以形成為比在第一裝置區106中圖案化的開口133更大幅度或更小幅度延伸到基板101中(例如：第一深度D1)。然而，可以使用任何合適高度及/或合適深度來形成第二裝置區108中的開口133，並且所有這樣的製程完全包括在實施例的範圍內。
第6圖顯示了在第一裝置區106的第一層251中形成第一內部間隔物501和在第二裝置區108的第一層251中形成第二內部間隔物503。在相同的一系列步驟期間，第一內部間隔物501可以形成在第一裝置區106的第一層251中，並且第二內部間隔物503可以形成在第二裝置區108的第一層251中，或者它們可以在遮蔽裝置區之一者時以不同系列的步驟形成。
在一些實施例中，第一內部間隔物501和第二內部間隔物503是藉由使用具有對第一層251的材料(例如：矽鍺(SiGe))具有選擇性的蝕刻劑的濕式蝕刻來圖案化凹陷而形成的，而不會顯著地移除第二層261的材料(例如：矽)或基板101的材料(例如：矽(Si))。舉例來說，在第一層251是矽鍺並且第二層261是矽的實施例中，濕式蝕刻可以使用鹽酸(HCl)的蝕刻劑。
在一個實施例中，濕式蝕刻製程可以是浸入製程(dip process)、噴塗製程(spray process)、旋塗製程等。另外，濕式蝕刻製程可以在約400℃至約600℃之間的溫度下執行，並且可以持續約100秒至約1000秒之間的時間，例如約300秒。但是，可以使用任何合適製程條件和參數。可以繼續蝕刻製程，使得在第一層251的每一者中形成具有刻面受限表面(facet limited surface)的凹陷，其長度在約4nm至約8nm之間，例如約6nm。然而，可以使用任何合適長度。
在第一裝置區106的第一層251和第二裝置區108的第一層251個別被圖案化的實施例中，在第一裝置區106中形成的凹陷可以與在第二裝置區108中形成的凹陷不同地被圖案化。舉例來說，形成在第一裝置區106中的凹陷可以形成為第一長度L1，並且形成在第二裝置區108中的凹陷可以形成為第二長度L2。第二長度L2可以與第一長度L1相同或不同，並且所有這樣的製程完全包括在實施例的範圍內。
然而，濕式蝕刻製程不是唯一可以利用的製程。舉例來說，在另一實施例中，可以利用等向性乾式蝕刻製程或乾式蝕刻製程和濕式蝕刻製程的組合來執行第一層251的圖案化。可以利用圖案化第一層251的任何合適製程，並且所有這樣的製程完全包括在實施例的範圍內。
一旦在第一裝置區106的每一個第一層251和第二裝置區108的每一個第一層251中形成了凹陷，就在第一裝置區106和第二裝置區106兩者上方形成間隔物材料。在一些實施例中，間隔物材料可以與第一間隔物131的材料不同，並且可以是包括矽的介電材料，例如氧化矽(SiO2 )、氮氧化矽(SiON)、氮化矽(Si3 N4 )、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)，儘管可以使用任何合適材料，例如k值小於約4.0的低k材料，或甚至氣隙，或其組合。可以使用沉積製程(例如化學氣相沉積、物理氣相沉積或原子層沉積)將間隔物材料沉積至約3nm至約10nm之間的厚度，例如約5nm。但是，可以使用任何合適厚度或沉積製程。
藉由在第一裝置區106和第二裝置區108兩者上方沉積間隔物材料，間隔物材料將襯墊在開口133的側壁上，並且還將填充第一裝置區106的第一層251中的凹陷和第二裝置區108的第一層251中的凹陷。一旦凹陷已經填充有間隔物材料，則接著執行移除製程以從第一裝置區106內的開口133和第二裝置區108內的開口133移除間隔物材料，同時在第一裝置區106中留下第一內部間隔物501並在第二裝置區108中留下第二內部間隔物503。在一個實施例中，可以使用乾式蝕刻製程(例如：非等向性)(例如反應離子蝕刻製程)的蝕刻製程來執行間隔物材料的移除。然而，可以使用任何合適蝕刻製程，期從開口133移除間隔物材料，同時留下第一內部間隔物501和第二內部間隔物503。
如此一來，第一內部間隔物501將具有第一凹陷的形狀，並且第二內部間隔物503將具有第二凹陷的形狀。另外，儘管描述了將第一內部間隔物501和第二內部間隔物503形成為刻面形狀的實施例，但這僅是示例性的，而非限制性的。而是，可以使用任何合適形狀，例如凹形(concave shape)或凸形(convex shape)，或者甚至使第一內部間隔物501和第二內部間隔物503凹陷。所有這些形狀完全包括在實施例的範圍內。
第7圖顯示了在第一裝置區106內的第一源極/汲極區601和在第二裝置區108內的第二源極/汲極區603的形成。在一個實施例中，第一源極/汲極區601可以藉由首先用光阻或其他罩幕材料保護第二裝置區108來形成。一旦已經保護了第二裝置區108，就可以使用成長製程(例如選擇性磊晶製程)用適合用於期望形成的裝置的半導體材料來形成第一源極/汲極區601。舉例來說，在利用第一源極/汲極區601形成NMOS裝置的實施例中，第一源極/汲極區601可以是半導體材料，例如矽、磷矽、磷碳化矽、這些的組合等。磊晶成長製程可以使用前驅物，例如矽烷、二氯矽烷、鍺烷等，並且可以持續約5分鐘至約120分鐘之間，例如約30分鐘。根據一些實施例，第一源極/汲極區601形成為約30nm和約90nm之間(例如約60nm)的第一源極/汲極高度SDH1，並且以第一深度D1延伸到基板101中。然而，可以使用任何合適高度及/或合適深度。
一旦形成第一源極/汲極區601，就可以藉由注入適當的摻雜物以在第一裝置區106的其餘部分內補充摻雜劑來將摻摻雜物注入到第一源極/汲極區601中。舉例來說，可以注入N型摻雜物(磷(P)、碳(C)、砷(As)、矽(Si)、銻(Sb)等及其組合(例如：磷化矽(SiP)、碳化矽(SiC)、碳磷化矽(SiPC)、砷化矽(SiAs)、矽(Si)、銻(Sb)等)以形成NMOSFET裝置。可以使用堆疊129和第一間隔物131作為罩幕來注入這些摻雜劑。
在另一個實施例中，可以在第一源極/汲極區601的成長期間放置第一源極/汲極區601的摻雜物。舉例來說，可以在形成第一源極/汲極區601時將磷原位(in situ)放置。可以利用用於將摻雜劑放置在第一源極/汲極區601內的任何合適製程，並且所有這樣的製程完全包括在實施例的範圍內。此外，可以執行退火製程以激活第一源極/汲極區601內的摻雜劑。在退火製程期間，第一源極/汲極區601的摻雜物可以在第二層261和第一源極/汲極區601之間的界面橫向擴散到第二層261中。如此一來，可以在第一裝置區106的第二層261內形成輕摻雜汲極(LDD)區。
一旦已經形成第一源極/汲極區601，就可以藉由從第二裝置區108移除保護(透過灰化等製程)並用光阻或其他罩幕材料保護第一裝置區106來形成第二源極/汲極區603。一旦第一裝置區106已經被保護，第二源極/汲極區603就可以由包括矽(Si)、矽鍺(SiGe)、矽鍺碳(SiGeC)、鍺(Ge)或其組合的材料形成。可以使用磊晶成長的製程來形成第二源極/汲極區603，儘管可以使用任何合適材料或製程。
第7圖進一步顯示了第二源極/汲極區603形成為第二源極/汲極高度(例如：SDH2)和第二深度(例如：D2)。第二源極/汲極區603可以形成為與第一源極/漏極區601相同的高度及/或相同的深度，儘管高度及/或深度可以與第一源極/汲極區601的高度及/或深度不同，並且所有這樣的製程完全包括在實施例的範圍內。根據一些實施例，第二源極/汲極區603形成為約30nm和約90nm之間(例如約60nm)的第二源極/汲極高度SDH1，並且以約3nm和約40nm之間(例如約10nm)的第一深度D1延伸到基板101中。然而，可以使用任何合適高度及/或合適深度。
另外，在成長製程期間或成長製程之後，可以藉由注入適當的摻雜物以在第二裝置區108的其餘部分內補充摻雜劑來將摻摻雜物注入到第二源極/汲極區603中。舉例來說，可以將硼的P型摻雜物放置在第二源極/汲極區603內。可以使用堆疊129和第一間隔物131作為罩幕來注入這些摻雜劑。舉例來說，可以在形成之後使用離子注入製程注入摻雜物，或者可以在形成第二源極/汲極區603時原位沉積摻雜物。可以執行退火製程以激活第二源極/汲極區603內的摻雜劑。在退火製程期間，第二源極/汲極區603的摻雜物可以在第二層261和第二源極/汲極區603之間的界面橫向擴散到第二層261中。如此一來，可以在第二裝置區108的第二層261內形成輕摻雜汲極(LDD)區。另外，一旦已經形成第二源極/汲極區603，就可以使用灰化的製程來移除對第一裝置區106的保護。
第8圖顯示了在第一裝置區106和第二裝置區108上方的第一層間介電質(ILD)(例如：第一ILD層701)的形成。第一ILD層701可以包括如二氧化矽的材料、低k介電材料(例如：介電常數低於二氧化矽的材料)，例如氮氧化矽、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼矽酸鹽玻璃(borosilicate glass；BSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)、氟化矽酸鹽玻璃(fluorinated silicate glass；FSG)、有機矽酸鹽玻璃(organosilicate glasses；OSG)、碳氧化矽(SiOx Cy )、旋塗玻璃、旋塗聚合物、矽碳材料、其化合物、其複合材料等或其組合，儘管可以使用任何合適介電質。可以使用PECVD的製程來形成第一ILD層701，但是可以替代地使用其他製程，例如LPCVD。
另外，如果需要，可以形成閘極端部介電質(gate end dielectric)1325(在第8圖中未顯示，但是下面參照第12A圖顯示)。在一個實施例中，使用罩幕和蝕刻製程移除冗餘閘極電極121的一部分，以將冗餘閘極電極121切割成個別的部分。一旦材料被切割，用於閘極端部介電質1325的材料(例如氮化矽、氧化矽、氮化鈦、氧氮化矽、這些的組合等)就被沉積並被平坦化，以形成閘極端部介電質1325，並且將冗餘閘極電極121的材料分開。
一旦已經沉積了第一ILD層701並且已經形成了任何閘極端部介電質1325，就可以使用平坦化製程(例如化學機械研磨製程)與第一間隔物131一起將第一ILD層701和閘極端部介電質1325平坦化，儘管可以使用任何合適製程。另外，平坦化製程還可以移除第二硬罩幕125而停止在第一硬罩幕123上。
第9圖顯示了第一硬罩幕123的移除和冗餘閘極電極121的移除。在一個實施例中，可以使用蝕刻製程或平坦化製程(例如：先前化學機械研磨製程的繼續)來移除第一硬罩幕123，以移除第一硬罩幕123的材料。然而，可以使用移除第一硬罩幕123以暴露冗餘閘極電極121的材料的任何合適方法。
一旦已經暴露了冗餘閘極電極121，就可以移除冗餘閘極電極121以暴露下面的冗餘閘極介電質119。在一個實施例中，可以使用利用對冗餘閘極電極121的材料具有選擇性的蝕刻劑的一或多種濕式或乾式蝕刻製程來移除冗餘閘極電極121。然而，可以使用任何合適移除製程。
第10A圖顯示，一旦冗餘閘極介電質119已經被暴露，則可以在導線釋放製程步驟中移除第一裝置區106和第二裝置區108中的冗餘閘極介電質119。導線釋放製程步驟也可以稱為薄片釋放製程步驟、薄片形成製程步驟、奈米片形成製程步驟或導線形成製程步驟。
第10A圖進一步顯示，一旦冗餘閘極介電質119已經被移除(其也暴露出第一層251的側面)，則可以從第一裝置區106和第二裝置區108兩者內的基板101之間和第二層261之間移除第一層251。在一個實施例中，可以使用濕式蝕刻製程來移除第一層251，濕式蝕刻製程選擇性地移除第一層251的材料(例如：矽鍺(SiGe))，而不會顯著地移除基板101的材料和第二層261的材料(例如：矽(Si))。然而，可以使用任何合適移除製程。
舉例來說，在第一層251的材料是矽鍺(SiGe)，並且第二層261的材料是矽的實施例中，可以使用選擇性地移除第一層251的材料(例如：矽鍺)而大抵不移除第二層261的材料(例如：矽)的蝕刻劑來執行第一層251的移除。在一個實施例中，蝕刻劑可以是高溫HCl。另外，濕式蝕刻製程可以在約400℃至約600℃之間的溫度(例如約560℃)下進行約100秒至約600秒之間的時間，例如約300秒。然而，可以使利用任何合適蝕刻劑、製程參數以及時間。
藉由移除第一層251的材料，第二層261(例如：奈米片)的材料形成為第一裝置區106內由第一內部間隔物501彼此分開的第一奈米結構901，並且形成為第二裝置區108內由第二內部間隔物503彼此隔開的第二奈米結構1001。第一奈米結構901包括在第一裝置區106內的相對的第一源極/汲極區601之間延伸的第一裝置區106的通道區，並且第二奈米結構1001包括在相對的第二源極/汲極區603之間延伸的第二裝置區108的通道區。在一個實施例中，第一奈米結構901和第二奈米結構1001形成為具有與第二層261的原始厚度相同的厚度或更薄的厚度，例如具有第二厚度Th2、第四厚度Th4、第六厚度Th6，儘管蝕刻製程也可以用來減小厚度。另外，根據實施例，其中第一層251的最上層形成為多層堆疊203的第一層251的中間層(例如：第四厚度Th4)的厚度的約1.05倍至約1.3倍之間、第一奈米結構901的最頂奈米結構(例如：第六厚度Th6)是第一奈米結構901的中間奈米結構(例如：第四厚度Th4)的厚度的約1.05倍至約1.3倍、以及第二奈米結構1001的最頂奈米結構(例如：第六厚度Th6)是第二奈米結構1001的中間奈米結構(例如：第四厚度Th4)的厚度的約1.05倍至約1.3倍。
在一些實施例中，導線釋放步驟可以包括在移除第一層251期間用於第二層261的材料的部分移除(例如：藉由過蝕刻)的可選步驟。如此一來，與第二層261的原始厚度(例如：第二厚度Th2、第四厚度Th4、第六厚度Th6)相比，第一奈米結構901和第二奈米結構1001的厚度形成為具有減小的厚度。在這種部分移除期間，第一間隔物131、第一內部間隔物501以及第二內部間隔物503可以用於保護第二層261的相鄰材料不被移除。如此一來，第一奈米結構901和第二奈米結構1001在奈米結構的遠端部分(distal end portion)的厚度(因此的奈米結構的輕摻雜汲極LDD區)在導線釋放步驟中受到保護，並保持第二層261的原始厚度。根據一些實施例，第一奈米結構901的中間部分和第二奈米結構1001的中間部分可以具有在約4nm至約8nm之間的減小的厚度(例如約5.5nm)，第一奈米結構901的LDD區和第二奈米結構1001的LDD區可以具有約5nm至約10nm之間的厚度(例如約7.5nm)。然而，可以使用任何合適厚度。
另外，儘管第10A圖顯示了三個第一奈米結構901和三個第二奈米結構1001的形成，但是可以從多層堆疊203中所提供的奈米片來形成任意合適數量的第一奈米結構901。舉例來說，可以將多層堆疊203形成為包括任何合適數量的第一層251(例如：第一奈米片)和任何合適數量的第二層261(例如：第二奈米片)。如此一來，包括更少的第一層251和更少的第二層261的多層堆疊203在移除第一層251之後形成一或兩個第一奈米結構901和第二奈米結構1001。然而，包括許多第一層251和許多第二層261的多層堆疊203在移除第一層251之後形成四個或更多個第一奈米結構901和第二奈米結構1001。
第10B圖顯示了沿著第10A圖中的線段B-B’的第一裝置區106的剖面圖，並且與第3圖的示意圖相似。可以看出，隨著移除冗餘閘極介電質119，第一裝置區106內的第二層261(在第10B圖中重新標記為第一奈米結構901)的側面被暴露，並且第二裝置區108內的第二層261(在第10B圖中重新標記為第二奈米結構1001)的側面被暴露。如此一來，第一層251可以暴露於蝕刻劑並且從基板101和第二層261之間移除，以在第一裝置區106中形成第一奈米結構901，並且在第二裝置區108中形成第二奈米結構1001。
第11圖顯示了包括閘極介電質和閘極電極的閘極堆疊的形成。舉例來說， 第11圖顯示了根據一些實施例的在第一裝置區106內的閘極介電質1101、第一閘極電極1103以及源極/汲極接點1107的形成。第11圖進一步顯示了根據一些實施例的在第二裝置區108內形成的閘極介電質1101、第二閘極電極1113和源極/汲極接點1107的形成。
根據一些實施例，一旦第一奈米結構901和第二奈米結構1001已經暴露，則可以形成圍繞第一奈米結構901和第二奈米結構1001的閘極介電質1101。在一些實施例中，在形成閘極介電質1101之前，可以形成圍繞第一裝置區106中的第一奈米結構901周圍和第二裝置區108中的第二奈米結構1001周圍的可選的第一界面層(未個別顯示)。在一些實施例中，第一界面層包括緩衝材料(例如氧化矽)，儘管可以使用任何合適材料。可以使用CVD、PVD或甚至氧化至約1Ǻ和20Ǻ之間(例如約9 Ǻ)的厚度的製程形成圍繞第一裝置區106中的第一奈米結構901和第二裝置區108中的第二奈米結構1001的第一界面層。然而，可以使用任何合適製程或厚度。
在一個實施例中，閘極介電質1101包括透過原子層沉積、化學氣相沉積等的製程沉積的高k材料(例如：K＞=9)，例如三氧化二鉭(Ta2 O5 )、氧化鋁(Al2 O3 )、鉿(Hf)氧化物、鉭(Ta)氧化物、鈦(Ti)氧化物、鋯(Zr)氧化物、鋁(Al)氧化物、鑭(La)氧化物(例如：氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO))、這些的組合等。在一些實施例中，閘極介電質1101包括氮摻雜的氧化物介電質，其在形成含金屬高K(例如，K值＞13)介電材料之前首先形成。可以將閘極介電質1101沉積到約1nm至約3nm之間的厚度，儘管可以使用任何合適材料和厚度。如圖式所示，閘極介電質1101圍繞第一奈米結構901，從而形成第一裝置區106的通道區，並且閘極介電質1101圍繞第二奈米結構1001，從而形成第二裝置區108的通道區。
根據一些實施例，第一奈米結構901和第二奈米結構1001的厚度比第二層261(例如：矽(Si))的原始厚度薄約0.3nm和約2nm。在導線釋放製程步驟期間和在閘極介電質1101的形成期間，每一個第二層261的厚度可能經歷一些矽(Si)材料的損失及/或氧化。如此一來，第一奈米結構901和第二奈米結構1001中的每一者(因此的第一裝置區106和第二裝置區108的通道區)形成為約4nm至約8nm之間的厚度，例如對於最底部的奈米結構約5nm或更薄，並且對於最頂部的奈米結構約6nm或更薄。
第11圖進一步顯示了第一閘極電極1103被形成圍繞第一裝置區106內的第一奈米結構901。在一個實施例中，使用多層來形成第一閘極電極1103，每一層都使用原子層沉積的高度順應性沉積製程(highly conformal deposition process)彼此相鄰地順序沉積，儘管可以使用任何合適沉積製程。根據一些實施例，第一閘極電極1103可以包括覆蓋層、阻擋層、N金屬功函數層、P金屬功函數層以及填充材料。
覆蓋層可以形成與閘極介電質1101相鄰，並且可以由金屬材料形成，例如氮化鉭(TaN)、鈦(Ti)、氮化鈦鋁(TiAlN)、鈦鋁(TiAl)、鉑(Pt)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、這些的組合等。可以使用原子層沉積、化學氣相沉積等的沉積製程來沉積金屬材料，儘管可以使用任何合適沉積製程。
阻擋層可以形成與覆蓋層相鄰，並且可以由與覆蓋層不同的材料形成。舉例來說，阻擋層可以由一或多層金屬材料的材料形成，例如氮化鈦(TiN)、氮化鉭(TaN)、鈦(Ti)、氮化鈦鋁(TiAlN)、鈦鋁(TiAl)、鉑(Pt)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、這些的組合等。可以使用原子層沉積、化學氣相沉積等的沉積製程來阻擋層，儘管可以使用任何合適沉積製程。
N金屬功函數層可以形成與阻擋層相鄰。在一個實施例中，N金屬功函數層是鎢(W)、銅(Cu)、鋁銅(AlCu)、碳化鈦鋁(TiAlC)、氮化鈦鋁(TiAlN)、鈦鋁(TiAl)、鉑(Pt)、鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鈷(Co)、鎳(Ni)、銀(Ag)、鋁(Al)、鉭鋁(TaAl)、碳化鉭鋁(TaAlC)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、其他合適N型功函數材料或其組合。舉例來說，可以利用原子層沉積(ALD)製程、CVD製程等來沉積第一N金屬功函數層。然而，可以使用任何合適材料和製程來形成N金屬功函數層。
P金屬功函數層可以形成與N金屬功函數層相鄰。在一個實施例中，第一P金屬功函數層可以由金屬材料形成，例如鎢(W)、鋁(Al)、銅(Cu)、氮化鈦(TiN)、鈦(Ti)、氮化鈦鋁(TiAlN)、鈦鋁(TiAl)、鉑(Pt)、鉭(Ta)、鈷(Co)、鎳(Ni)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)、矽化鉭(TaSi2 )、矽化鎳(NiSi2 )、錳(Mn)、鋯(Zr)、矽化鋯(ZrSi2 )、氮化鉭(TaN)、釕(Ru)、鋁銅(AlCu)、鉬(Mo)、矽化鉬(MoSi2 )、氮化鎢(WN)、其他金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氧氮化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、這些的組合等。另外，可以使用原子層沉積、化學氣相沉積等的沉積製程來沉積P金屬功函數層，儘管可以使用任何合適沉積製程。
一旦形成了P金屬功函數層，就沉積填充材料以填充開口的其餘部分。在一個實施例中，填充材料可以是鋁(Al)、銅(Cu)、鋁銅(AlCu)、鎢(W)、鈦(Ti)、氮化鈦鋁(TiAlN)、鈦鋁(TiAl)、鉑(Pt)、碳化鉭(TaC)、氮碳化鉭(TaCN)、碳化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鈷(Co)、鎳(Ni)、其組合等的材料，並且可以使用電鍍、化學氣相沉積、原子層沉積、物理氣相沉積、這些的組合等的沉積製程來形成。然而，可以使用任何合適材料。
第11圖進一步顯示了第二閘極電極1113被形成圍繞第二裝置區108內的第二奈米結構1001，並且可以使用多層形成，每一層都使用原子層沉積的高度順應性沉積製程彼此相鄰地順序沉積，儘管可以使用任何合適沉積製程。在一個實施例中，可以使用覆蓋層、與覆蓋層相鄰的阻擋層、與阻擋層相鄰的P金屬功函數層、與P金屬功函數層相鄰的N金屬功函數層、以及填充材料來形成第二閘極電極1113。
根據一些實施例，可以在相同的一系列步驟期間形成第一閘極電極1103和第二閘極電極1113內的一或多個層。舉例來說，第一閘極電極1103和第二閘極電極1113兩者中的覆蓋層和阻擋層可以同時形成，而其他層(例如N金屬功函數層和P金屬功函數層)可以彼此獨立地形成及/或圖案化。可以利用沉積和移除的任何合適組合來形成第一閘極電極1103和第二閘極電極1113。
一旦藉由移除冗餘閘極電極121所留下的開口被填充，就可以平坦化第一閘極電極1103和第二閘極電極1113的材料，以移除藉由移除冗餘閘極電極121所留下的開口之外的任何材料。在特定實施例中，可以使用化學機械研磨的平坦化製程來執行移除。然而，可以使用任何合適平坦化和移除製程。
第11圖進一步顯示了閘極介電質1101和第一閘極電極1103的閘極堆疊(包括任何界面層)，其具有與基板101相鄰的第一薄片距離S1、在第一奈米結構901的最底奈米結構和第一奈米結構901的中間奈米結構之間的第二薄片距離S2、以及在第一奈米結構901的中間奈米結構和第一奈米結構901的最頂奈米結構之間的第三薄片距離S3。第一薄片距離S1、第二薄片距離S2以及第三薄片距離S3等於第一層251的原始厚度，例如第一厚度Th1、第三厚度Th3以及第五厚度Th5。在第一層251形成為大抵相同的厚度的實施例中，第一薄片距離S1、第二薄片距離S2以及第三薄片距離S3也形成為大抵相同的厚度(例如：第一薄片距離S1〜第二薄片距離S2〜第三薄片距離S3)。在這樣的實施例中，第一薄片距離S1、第二薄片距離S2以及第三薄片距離S3形成為約4nm和約15nm之間的大抵相同的距離，例如約10nm。然而，可以使用任何合適距離。
此外，第一奈米結構901(因此的NMOS裝置的通道)和第二奈米結構1001(因此的PMOS裝置的通道)由第二層261形成。如此一來，每一個第一奈米結構901和第二奈米結構1001可以具有與第二層261的原始厚度相同的厚度，例如第二厚度Th2、第四厚度Th4以及第六厚度Th6。在第二層261的原始厚度形成為約4nm至約8nm之間的厚度的實施例中，第一奈米結構901和第二奈米結構1001具有在約4nm至約8nm之間的厚度。此外，在其中第一奈米結構901和第二奈米結構1001的遠端部分在導線釋放步驟期間由上方間隔物及/或內部間隔物保護的實施例中，遠端部分(因此的奈米結構的LDD區)保持第二層261的原始厚度，而奈米結構的中間部分的厚度可以減小(例如：由於過蝕刻)。如此一來，第一奈米結構901和第二奈米結構1001的遠端(因此的奈米結構的LDD區)形成為約4nm至約8nm之間的厚度。另外，第一奈米結構901(在形成第一源極/汲極區601之後)可以具有第一通道長度CL1，並且第二奈米結構1001(在形成第二源極/汲極區603之後)可以具有第二通道長度CL2。在一些實施例中，第二通道長度CL2與第一通道長度CL1不同，儘管它們也可以相同。根據一些實施例，第一通道長度CL1和第二通道長度CL2在約3nm與約30nm之間，例如約12nm。然而，可以使用任何合適尺寸。
最後，在第二層261的最頂層的原始厚度形成為第二層261的中間層的厚度的約1.05倍至約1.3倍的實施例中，第一奈米結構901的最頂奈米結構和第二奈米結構1001的最頂奈米結構的厚度個別在第一奈米結構901的中間層和第二奈米結構1001的中間層的厚度的約1.05倍至約1.3倍之間。此外，在其中第一奈米結構901和第二奈米結構1001的遠端部分在導線釋放步驟期間由第一間隔物131、第一內部間隔物501及/或第二內部間隔物503保護的實施例中，遠端部分(因此的奈米結構的LDD區)保持第二層261的原始厚度，而奈米結構的中間部分的厚度可以減小(例如：由於過蝕刻)。如此一來，第一奈米結構901的最頂奈米結構的遠端部分和第二奈米結構1001的最頂奈米結構的遠端部分(因此的奈米結構的LDD區)的厚度個別形成為第一奈米結構901的中間奈米結構的遠端部分和第二奈米結構1001的中間層的遠端部分的約1.05倍至約1.3倍之間的厚度。然而，可以使用任何合適尺寸。
根據一些實施例，一旦已經形成第一閘極電極1103和第二閘極電極1113，第一閘極電極1103、第二閘極電極1113和以及第一間隔物131的材料就可以被凹陷在第一ILD層701的平坦化表面下方。一旦凹陷，就可以在凹陷內形成介電覆蓋層1104，並接著使用第一ILD層701將其平坦化。在一個實施例中，介電覆蓋層1104可以是介電材料(例如氮化矽層或高k介電層)，其使用沉積製程(例如CVD、ALD、PVD、這些的組合等)形成。一旦形成，就可以使用化學機械研磨製程的平坦化工藝來平坦化介電覆蓋層1104。
第11圖還顯示，一旦已經形成第一閘極電極1103，就可以形成穿過第一ILD層701的矽化物接點1105和源極/汲極接點1107，以電性連接到第一裝置區106中的第一源極/汲極區601和第二裝置區108中的第二源極/汲極區域603。在一個實施例中，可以藉由首先形成穿過第一ILD層701的開口以暴露第一裝置區106中的第一源極/汲極區601和第二裝置區108中的第二源極/汲極區603，來形成矽化物接點1105和源極/汲極接點1107。可以使用合適微影罩幕和蝕刻製程來形成開口。
矽化物接點1105可以包括鈦、鎳、鈷或鉺，以減小源極/汲極接點1107的蕭特基能障(Schottky barrier)高度。然而，也可以使用其他金屬，例如鉑、鈀等。可以藉由毯式沉積合適金屬層來執行矽化，接著執行退火步驟，其導致金屬與下面暴露的矽反應。接著移除未反應的金屬，例如使用選擇性蝕刻製程。矽化物接點1105的厚度可以在約5nm和約50nm之間。然而，可以使用任何合適厚度。
在一個實施例中，源極/汲極接點1107可以是導電材料(例如鋁(Al)、銅(Cu)、鎢(W)、鈷(Co)、鈦(Ti)、鉭(Ta)、釕(Ru)、氮化鈦(TiN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、氮化鉭(TaN)、碳化鉭(TaC)、矽化鎳(NiSi)、矽化鈷(CoSi)、這些的組合等)，儘管可以使用沉積製程(例如濺鍍、化學氣相沉積、電鍍、化學鍍等)將任何合適材料沉積到開口中以填充及/或過填充開口。一旦填充或過填充，就可以使用平坦化製程(例如化學機械研磨(CMP))移除開口之外的任何沉積材料。然而，可以使用任何合適材料和形成方法。
一旦已經形成源極/汲極接點1107，就可以藉由在第一裝置區106和第二裝置區108上方沉積介電材料來形成第二ILD層1109。可以使用適合用於形成第一ILD層701的任何製程和材料來形成和平坦化第二ILD層1109，如上面所述。
另外，在形成之後，可以形成穿過第二ILD層1109和介電覆蓋層1104的源極/汲極通孔1205和閘極通孔1207，以提供電連接性。在一個實施例中，可以藉由首先使用罩幕和蝕刻製程形成穿過第二ILD層1109和介電覆蓋層1104的開口來利用源極/汲極通孔1205和閘極通孔1207。一旦形成開口，就可以使用沉積製程(例如電鍍、化學氣相沉積、濺鍍、這些的組合等)來沉積導電材料(例如銅)以填充和/或過度填充開口。接著可以使用平坦化製程(例如：化學機械平坦化等)來移除多餘的材料。
藉由形成和利用第一裝置區106內的第一奈米結構901和第二裝置區08內的第二奈米結構1001，可以使用短通道裝置實現高效能。舉例來說，根據一些實施例，包括多個通道厚度的GAA裝置結構允許GAA裝置中最頂通道(例如：最接近閘極頂部或最接近閘極接點的通道)減輕頂部通道電流擁擠問題(top channel current crowding issues)。舉例來說，在最頂通道的垂直薄片厚度大於GAA裝置結構的其他通道的垂直薄片厚度的情況下，與在其他通道的界面所提供的電阻相比，在最頂通道的通道到源極/汲極界面所提供的電阻較低。此外，最頂通道的LDD部分的垂直薄片厚度可以具有大於GAA裝置結構的其他通道的LDD部分的垂直薄片厚度的垂直薄片厚度。如此一來，減輕了頂部通道電流擁擠問題。此外，多溝厚度薄片裝置結構(multiple thickness sheet device structure)內的多個通道厚度還允許透過裝置結構來調節導通電流(ION )和汲極導致能障負載(drain induced barrier loading；DIBL)。另外，源極/汲極區可以形成在基板的更深處，其提供了更大的體積以允許執行增強的源極/汲極應變效應(source/drain strain effect)。如此一來，實現了具有改善的導通電流(ION )效能以及用於源極/汲極到底部薄片端點部(bottom sheet end)的增加的連接幅度(connection margin)的GAA裝置。
第12A圖顯示了根據一些實施例的與PMOS環繞式閘極電晶體一起形成的NMOS環繞式閘極電晶體的一個實施例的俯視圖，一組GAA電晶體被佈置為CMOS裝置。在一個實施例中，利用第一裝置區106來形成第一NMOS環繞式閘極電晶體1201和第二NMOS環繞式閘極電晶體1203。第一NMOS環繞式閘極電晶體1201和第二NMOS環繞式閘極電晶體1203兩者利用第一奈米結構901和第一源極/汲極區601的相同組合，其中在第一奈米結構901和第一源極/汲極區601的相同組合上形成多個第一閘極電極1103。然而，在這些示意圖中，第一奈米結構901由第一閘極電極1103覆蓋，因此第一奈米結構901不可見。另外，形成源極/汲極接點1107以與第一裝置區106內的每一個第一源極/汲極區601電性連接，並且形成源極/汲極通孔1205和閘極通孔1207以提供電連通性。
在第二裝置區108內，形成第一PMOS環繞式閘極電晶體1208和第二PMOS環繞式閘極電晶體1209。第一PMOS環繞式閘極電晶體1208和第二PMOS環繞式閘極電晶體1209兩者利用第二奈米結構1001和第二源極/汲極區603的相同組合，其中在第二奈米結構1001和第二源極/汲極區603的相同組合上形成多個第二閘極電極1113。然而，在這些示意圖中，第二奈米結構1001由第二閘極電極1113覆蓋，因此第二奈米結構1001不可見。閘極端部介電質1325形成在第二閘極電極1113和第一間隔物131的端部。另外，形成源極/汲極接點1107以與第二裝置區108內的每一個第二源極/汲極區603電性連接，並且形成源極/汲極通孔1205和閘極通孔1207以提供電連通性。
第12B圖顯示了根據一些實施例的沿著第12A圖的線段B-B’截取的剖面圖。如圖式所示，第二NMOS環繞式閘極電晶體1203的第一閘極電極1103被形成與第二PMOS環繞式閘極電晶體1209的第二閘極電極1113相鄰。此外，第一奈米結構901提供第二NMOS環繞式閘極電晶體1203的第一垂直堆疊通道1251，並且第二奈米結構1001提供第二PMOS環繞式閘極電晶體1209的第二垂直堆疊通道1253。如此一來，第一垂直堆疊通道1251的通道的高度和第二垂直堆疊通道1253的通道的高度個別大抵等於第二層261的厚度(第六厚度Th6、第四厚度Th4以及第二厚度Th2)。此外，薄片間隔(例如：第一薄片距離S1、第二薄片距離S2以及第三薄片距離S3)大抵等於第一層251的厚度(例如：第一厚度Th1、第三厚度Th3以及第五厚度Th5)。另外，利用閘極通孔1207中的單一閘極通孔來電性連接第一閘極電極1103和第二閘極電極1113兩者。
第12B圖進一步顯示了第一奈米結構901可以形成為具有第一通道寬度CW1，並且第二奈米結構1001可以形成為具有第二通道寬度CW2。第一通道寬度CW1和第二通道寬度CW2可以形成為相同的寬度，或者它們可以形成為具有不同的寬度，這取決於第二NMOS環繞式閘極電晶體1203和第二PMOS環繞式閘極電晶體1209的期望裝置特性。根據一些實施例，第一通道寬度CW1和第二通道寬度CW2形成為在約3nm大約70nm之間的大致相同的寬度，例如約30nm。然而，可以使用任何合適寬度。
第12C圖顯示了根據一些實施例的透過第12A圖的線段C-C’截取的剖面圖。如圖式所示，第二NMOS環繞式閘極電晶體1203的第一源極/汲極區601形成為與第二PMOS環繞式閘極電晶體1209的第二源極/汲極區603相鄰。此外，顯示了第一源極/汲極區601和第二源極/汲極區603具有在基板101上方和第一隔離區135的側壁之間形成的磊晶成長材料的刻面受限表面。接著在第二NMOS環繞式閘極電晶體1203的第一源極/汲極區601上方和第二PMOS環繞式閘極電晶體1209的第二源極/汲極區603上方形成第一ILD層701。可以在第一ILD層701中形成開口以暴露第一源極/汲極區601和第二源極/汲極區603的表面。矽化物接點1105可以形成穿過第一ILD層701中的開口並且在第一源極/汲極區601和第二源極/汲極區603的暴露表面上方。源極/汲極接點1107可以沉積在矽化物接點1105上方，並且填充第一ILD層701中的開口的其餘部分，並接著用第一ILD層701的表面平坦化。接著將第二ILD層1109沉積在源極/汲極接點1107和第一ILD層701的平面上。然後，形成穿過第二ILD層1109的源極/汲極通孔1205，以電性連接至源極/汲極接點1107。
此處揭露的實施例涉及半導體裝置及其製造方法，並且特別是包括具有環繞式閘極(GAA)電晶體結構的電晶體的半導體裝置及其製造方法。根據一些實施例，通道的垂直堆疊(例如：由閘極介電層圍繞的奈米結構)形成有頂部通道，該頂部溝道具有大於垂直堆疊的其他通道的垂直厚度的垂直厚度。根據一些實施例，GAA裝置的每一個電晶體包括三個垂直堆疊的通道，其中垂直堆疊的頂部通道的垂直厚度大於垂直堆疊的中央通道的垂直厚度，並且中央通道的垂直厚度大於垂直堆疊的底部通道的垂直厚度。在一些實施例中，用於形成垂直堆疊的奈米片的磊晶成長方案製程包括形成頂層為厚度大於垂直堆疊的奈米片的其他層的厚度。
此外，本實施例提供以下優點中的一或多個。用於形成矽鍺(SiGe)/矽(Si)層的不同薄片厚度的磊晶成長方案製程可減輕GAA裝置的頂部通道擁擠問題，並且允許在用於GAA裝置的源極/汲極之間形成在垂直堆疊的通道中的LDD部分的低電阻路徑。此外，可以透過裝置結構的多個薄片厚度來控制導通電流(ION )和汲極導致能障負載(DIBL)的調節。此外，由於增加了深源極/汲極區的體積，因此可以實現增強的S/D應變效應。如此一來，還可以實現進一步的導通電流(ION )增益效能以及與底部薄片端部連接幅度的增加的源極/汲極。
根據實施例，一種半導體裝置之製造方法包括在半導體基板上方沉積第一薄片；在第一薄片上方沉積第一奈米片，第一奈米片包括第一材料並具有第一厚度；在第一奈米片上方沉積第二薄片；在第二薄片上方沉積第二奈米片，第二奈米片包括第一材料並具有大於第一厚度的第二厚度；將第一薄片、第一奈米片、第二薄片、以及第二奈米片圖案化成鰭片；移除第一薄片和第二薄片，以從第一奈米片形成第一奈米結構和從第二奈米片形成第二奈米結構；沉積圍繞第一奈米結構和第二奈米結構的閘極介電層；以及沉積圍繞閘極介電層的閘極電極。在半導體裝置之製造方法的一個實施例中，第二厚度和第一厚度之間的差值在至少0.5nm至最多3nm的範圍內。在半導體裝置之製造方法的一個實施例中，第一厚度和第二厚度之比率在約1.05至約1.3之間。在一個實施例中，半導體裝置之製造方法，更包括在圖案化第一薄片之後，蝕刻第一薄片、第一奈米片、第二薄片、以及第二奈米片以暴露半導體基板；使第一薄片凹陷以形成第一凹陷；以及在第一凹陷中形成第一介電間隔物。在一個實施例中，半導體裝置之製造方法更包括其中第一奈米結構具有第三厚度，並且第二奈米結構具有大於第三厚度的第四厚度。在一個實施例中，半導體裝置之製造方法更包括減小第一奈米結構的中央部分的厚度。在半導體裝置之製造方法的一個實施例中，第一奈米結構的遠端部分保持第一厚度。
根據一個實施例，一種半導體裝置之製造方法包括蝕刻穿過半導體基板上方的多層堆疊的開口，多層堆疊包括具有第一材料的複數第一層和具有與第一材料不同的第二材料的複數第二層；執行導線釋放製程，以移除第一層並形成複數奈米結構之堆疊，奈米結構之堆疊包括第一奈米結構和中間奈米結構，第一奈米結構與半導體基板距離第一距離並具有第一厚度，中間奈米結構與半導體基板距離第二距離並具有第二厚度，第一厚度大於第二厚度，並且第一距離大於第二距離；沉積圍繞奈米結構之堆疊的閘極介電層；以及沉積圍繞閘極介電層的閘極電極。在半導體裝置之製造方法的一個實施例中，隨著與半導體基板的距離的增加，奈米結構的厚度逐漸增加。在半導體裝置之製造方法的一個實施例中，第一厚度和第二厚度之間的差值在約0.5nm至約3nm的範圍內。在一個實施例中，半導體裝置之製造方法更包括使多層堆疊的第一層凹陷，以形成複數凹陷；在凹陷中沉積介電材料；以及蝕刻介電材料，以形成複數間隔物。在半導體裝置之製造方法的一個實施例中，執行導線釋放製程的步驟進一步減小最頂奈米結構的中央部分的厚度，而沒有減小最頂奈米結構的遠端部分的厚度。在一個實施例中，半導體裝置之製造方法包括蝕刻到半導體基板中至少3nm的深度。在半導體裝置之製造方法的一個實施例中，奈米結構的堆疊包括第一奈米結構、中間奈米結構以及第二奈米結構。
根據另一個實施例，一種半導體裝置包括在基板上方的複數奈米結構的垂直堆疊，奈米結構的垂直堆疊在第一源極/汲極區和第二源極/汲極區之間延伸，其中隨著與基板的距離的增加，奈米結構的厚度逐漸增加，並且從奈米結構到相鄰奈米結構的厚度的增加在約1.05倍至約1.3倍之間；閘極電極，圍繞奈米結構的垂直堆疊中的每一者的一部分，並且在奈米結構的垂直堆疊中的個別奈米結構之間延伸；以及閘極介電質，將閘極電極與奈米結構的垂直堆疊分開。在半導體裝置的一個實施例中，奈米結構的垂直堆疊包括具有第一厚度的最頂奈米結構和具有第二厚度的中間奈米結構，第一厚度和第二厚度之間的差值在約0.5nm至約3nm的範圍內。。在半導體裝置的一個實施例中，奈米結構之一者的遠端部分的厚度大於奈米結構之一者的中央部分的厚度。在一個實施例中，第一源極/汲極區延伸到基板中至少3nm。在半導體裝置的一個實施例中，奈米結構的垂直堆疊內的第一奈米結構和奈米結構的垂直堆疊內的第二奈米結構之間的第一距離等於奈米結構的垂直堆疊內的第二奈米結構和第三奈米結構之間的第二距離。在一個實施例中，半導體裝置更包括與閘極電極相鄰的閘極端部介電質。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
101:基板 106:第一裝置區 108:第二裝置區 150:抗擊穿注入製程 200:多層結構 250:沉積製程 251:第一層 261:第二層 203:多層堆疊 Th1:第一厚度 Th2:第二厚度 Th3:第三厚度 Th4:第四厚度 Th5:第五厚度 Th6:第六厚度 350:圖案化製程 122:鰭片 135:第一隔離區 450:放置後退火製程 119:冗餘閘極介電質 121:冗餘閘極電極 123:第一硬罩幕 125:第二硬罩幕 129:堆疊 B-B’:線段 131:第一間隔物 133:開口 W1:第一寬度 D1:第一深度 501:第一內部間隔物 503:第二內部間隔物 L1:第一長度 L2:第二長度 601:第一源極/汲極區 603:第二源極/汲極區 SDH1:第一源極/汲極高度 SDH2:第二源極/汲極高度 D2:第二深度 701:第一層間介電層 1325:閘極端部介電質 901:第一奈米結構 1001:第二奈米結構 1101:閘極介電質 1103:第一閘極電極 1107:源極/汲極接點 1113:第二閘極電極 S1:第一薄片距離 S2:第二薄片距離 S3:第三薄片距離 CL1:第一通道長度 CL2:第二通道長度 1104:介電覆蓋層 1105:矽化物接點 1107:源極/汲極接點 1109:第二層間介電層 1205:源極/汲極通孔 1207:閘極通孔 1201:第一NMOS環繞式閘極電晶體 1203:第二NMOS環繞式閘極電晶體 1208:第一PMOS環繞式閘極電晶體 1209:第二PMOS環繞式閘極電晶體 1251:第一垂直堆疊通道 1253:第二垂直堆疊通道 C-C’:線段
本揭露之觀點從後續實施例以及附圖可以更佳理解。須知示意圖係為範例，並且不同特徵並無示意於此。不同特徵之尺寸可能任意增加或減少以清楚論述。 第1圖、第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10A圖、第10B圖、第11圖顯示了根據一些實施例的形成半導體裝置的中間步驟。 第12A圖顯示了根據一些實施例的包括一組GAA電晶體的半導體裝置的物理佈局。 第12B圖和第12C圖顯示了根據一些實施例的穿過第12A圖的半導體裝置中的一組GAA電晶體的剖面圖，該組GAA電晶體被佈置為互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor；CMOS)裝置。
無
101:基板
106:第一裝置區
108:第二裝置區
200:多層結構
Th2:第二厚度
Th4:第四厚度
Th6:第六厚度
203:多層堆疊
131:第一間隔物
501:第一內部間隔物
503:第二內部間隔物
601:第一源極/汲極區
603:第二源極/汲極區
701:第一層間介電層
901:第一奈米結構
1001:第二奈米結構
1101:閘極介電質
1103:第一閘極電極
1107:源極/汲極接點
1113:第二閘極電極
S1:第一薄片距離
S2:第二薄片距離
S3:第三薄片距離
CL1:第一通道長度
CL2:第二通道長度
1104:介電覆蓋層
1105:矽化物接點
1109:第二層間介電層
1205:源極/汲極通孔
1207:閘極通孔
C-C’:線段

Claims (1)

  1. 一種半導體裝置之製造方法，包括： 在一半導體基板上方沉積一第一薄片； 在上述第一薄片上方沉積一第一奈米片，上述第一奈米片包括一第一材料並具有一第一厚度； 在上述第一奈米片上方沉積一第二薄片； 在上述第二薄片上方沉積一第二奈米片，上述第二奈米片包括上述第一材料並具有大於上述第一厚度的一第二厚度； 將上述第一薄片、上述第一奈米片、上述第二薄片、以及上述第二奈米片圖案化成一鰭片； 移除上述第一薄片和上述第二薄片，以從上述第一奈米片形成一第一奈米結構和從上述第二奈米片形成一第二奈米結構； 沉積圍繞上述第一奈米結構和上述第二奈米結構的一閘極介電層；以及 沉積圍繞上述閘極介電層的一閘極電極。
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